CN111508826A - 一种半导体结构及形成方法 - Google Patents
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Abstract
本发明实施例提供了一种半导体结构及形成方法。本发明实施例通过在自对准四次图形工艺过程(SAQP)中，对图案间距要求不高的部分区域的芯轴覆盖一个保护层使得芯轴保留到在后的掩膜工艺步骤中，从而可以实现在部分区域采用自对准双图形工艺(SADP)，在部分区域采用SAQP工艺。由此，可以减少掩膜数量，降低生产成本。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及形成方法。
背景技术
为了增加半导体器件的集成密度，现有技术中采用了许多不同的方法，如，自对准双图形(Self-aligned Double Patterning，SADP)工艺和自对准四次图形(Self-alignedQuadruple Patterning，SAQP)工艺等。
然而，现有的半导体结构的工艺较为复杂，生产成本较高。
发明内容
有鉴于此，本发明实施例提供了一种半导体结构的形成方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括依次叠置的待图案化层、第二芯轴层以及第一芯轴层，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域；
刻蚀所述第一区域和所述第二区域的所述第一芯轴层，形成相互间具有预定间隔的多个第一芯轴；
在所述第一区域的所述第一芯轴的两侧形成第一侧墙；
去除所述第一区域的所述第一芯轴；
以所述第一区域的所述第一侧墙和第二区域的所述第一芯轴为掩膜，刻蚀所述第二芯轴层，以形成多个第二芯轴，其中，第一区域中的第二芯轴具有第一宽度，第二区域中的第二芯轴具有第二宽度，所述第一宽度小于所述第二宽度；
形成覆盖所述第二芯轴的两侧的第二侧墙；
去除所述第二芯轴；
以所述第二侧墙为掩膜刻蚀所述待图案化层，以在所述待图案化层上形成多个分立的图案。
进一步地，在形成第一侧墙前，所述方法还包括：
形成覆盖所述第二区域的所述第一芯轴的保护层；
在去除所述第一区域的所述第一芯轴后，所述方法还包括：
去除所述保护层。
进一步地，所述保护层的材料和所述第一侧墙的材料不同；
所述保护层的材料和所述第一芯轴层的材料不同。
进一步地，所述待图案化层为硅单晶、锗单晶或硅锗单晶，所述图案为鳍部。
进一步地，所述第一区域的所述鳍部的间距小于40nm。
进一步地，所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件。
进一步地，所述待图案化层为金属，所述图案为金属连线。
进一步地，所述第一芯轴层的材料和所述第二芯轴层的材料不同。
进一步地，所述第一芯轴层和所述第二芯轴层间具有刻蚀停止层，
所述刻蚀停止层的材料为氧化硅、氮化硅或含碳氮化硅；
所述第一芯轴层的材料为旋涂碳或无定形碳。
进一步地，所述形成覆盖所述第一区域的所述第一芯轴的两侧的第一侧墙，包括：
沉积覆盖所述第一区域的所述第一芯轴的第一侧墙材料层；
回刻蚀所述第一侧墙材料层，以形成所述第一侧墙。
在本发明实施例的另一方面，提供一种半导体结构，包括：
半导体衬底，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域，所述半导体衬底上形成有多个分立的图案，其中，第一区域的图案之间具有第一间距，第二区域的部分图案之间具有第二间距，所述第二间距大于所述第一间距。
进一步地，所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件。
本发明实施例通过在SAQP工艺中，对图案间距要求不高的部分区域的芯轴覆盖一个保护层使得芯轴保留到在后的掩膜工艺步骤中，从而可以实现在部分区域采用SADP工艺，在部分区域采用SAQP工艺。由此，可以减少掩膜数量，降低生产成本。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是一个对比例的SAQP工艺中多次刻蚀掩膜的位置关系示意图；
图2是一个对比例中通过SAQP工艺形成的结构的俯视图；
图3是现有技术中SRAM的结构布局俯视图；
图4是本发明实施例的半导体结构的形成方法的流程图；
图5-图16本发明实施例的半导体结构的形成方法的各步骤结构示意图；
图17是本发明实施例的半导体结构的示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
由于受到光刻技术的限制，SADP工艺被广泛应用于鳍式场效应晶体管(FinField-Effect Transistor，FinFET)器件的制造工艺，而使用SAQP工艺能够制备更小节点的器件，并且证实SAQP工艺可以提供更小的过程波动。随着工艺的不断发展，现在采用SAQP可以使得鳍部的间距小于40nm。
在一个对比例中，图1-图3是一个对比例的静态随机存取存储器(Static Random-Access Memory，SRAM)的形成方法示意图。
图1是一个对比例的SAQP工艺中多次刻蚀掩膜的位置关系示意图。如图1所示，在SAQP工艺中，先形成芯轴11。然后形成覆盖芯轴11的侧墙，以所述芯轴11的侧墙为掩膜形成芯轴12。再形成覆盖芯轴12的侧墙，以所述芯轴12的侧墙为掩膜形成鳍部13。
图2是一个对比例中通过SAQP工艺形成的结构的俯视图。图3是现有技术中SRAM的结构布局俯视图。如图2所示，采用SAQP工艺形成的鳍部密集，鳍部的间距小于40nm。如图3所示，当形成SRAM时，需要刻蚀所述鳍部13以增大鳍部13的间距。并形成横跨所述鳍部13的栅极结构15。然而，如图2所示，掩膜图案14的距离的极限最低为80nm，当鳍部的间距小于40nm，需要以间隔的方式刻蚀鳍部13时，采用一张掩膜的情况下，掩膜图案14间的距离会小于80nm，无法达到预定的效果，因此，需要两张掩膜。使得工艺较为复杂，生产成本较高。
有鉴于此，本发明实施例提供一种半导体结构的形成方法，能够降低生产成本。图4是本发明实施例的半导体结构的形成方法的流程图。
如图4所示，所述方法包括如下步骤：
步骤S100、提供半导体衬底。所述半导体衬底包括依次叠置的待图案化层、第二芯轴层以及第一芯轴层，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域。
步骤S200、刻蚀所述第一区域和所述第二区域的所述第一芯轴层，形成相互间具有预定间隔的多个第一芯轴。
步骤S300、在所述第一区域的所述第一芯轴的两侧形成第一侧墙。
步骤S400、去除所述第一区域的所述第一芯轴。
步骤S500、以所述第一区域的所述第一侧墙和第二区域的所述第一芯轴为掩膜，刻蚀所述第二芯轴层，以形成多个第二芯轴。其中，第一区域中的第二芯轴具有第一宽度，第二区域中的第二芯轴具有第二宽度，所述第一宽度小于所述第二宽度。
步骤S600、形成覆盖所述第二芯轴的侧壁的第二侧墙。
步骤S700、去除所述第二芯轴。
步骤S800、以所述第二侧墙为掩膜刻蚀所述待图案化层，以在所述待图案化层上形成多个分立的图案。
可选地，在形成第一侧墙前，所述方法还包括：
步骤S300a、形成覆盖所述第二区域的所述第一芯轴的保护层；
在去除所述第一区域的所述第一芯轴后，所述方法还包括：
步骤S400a、去除所述保护层。
如图5所示，在步骤S100中，提供半导体衬底10。所述半导体衬底10包括依次叠置的待图案化层101、第二芯轴层102以及第一芯轴层103，所述半导体衬底包括用于形成第一类器件的第一区域1以及用于形成第二类器件的第二区域2。
可选地，所述待图案化层101也可以是金属，用于形成金属连线。
可选地，如图6所示，以所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件为例进行说明。
所述第二芯轴层102以及第一芯轴层103间具有第一刻蚀停止层(Etch StopLayer，ESL)104。所述第二芯轴层102和所述待图案化层101之间包括依次叠置的垫氧层(Pad Oxide，PO)106，鳍部硬掩膜层(Fin Hard Mask，Fin HM)105和刻蚀停止层104。
具体地，所述待图案化层101为硅单晶、锗单晶或硅锗单晶。可替换地，所述待图案化层101还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底或化合物半导体。所述化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟。优选地，所述待图案化层101为硅单晶。
所述垫氧层106为氧化硅(SiO2)。所述鳍部硬掩膜层105可以为氮化钛(TiN)、氮化钽(TaN)、碳化硅(SiC)和氧化钛(TiO2)中的一种或者多种的组合。垫氧层和鳍部硬掩膜层用于保护所述鳍部。
所述刻蚀停止层104可以是含碳的氮化硅(NDC)、氧化硅或氮化硅。所述刻蚀停止层104用于防止出现过刻蚀。
所述第一芯轴层103和第二芯轴层102可以是旋涂碳(Spin On Carbon，SOC)、旋涂硬掩膜(Spin On Hard，SOH)、无定形硅或无定形碳等。
所述第一芯轴层的材料和所述第二芯轴层的材料不同。
在一种可选的实现方式中，所述第一芯轴层103的材料为无定形硅，所述第二芯轴层102的材料为旋涂碳，所述鳍部硬掩膜层105的材料为碳化硅，所述刻蚀停止层104的材料为氮化硅。
如图7和图8所示，在步骤S200中，刻蚀所述第一区域1和所述第二区域2的所述第一芯轴层103，形成相互间具有预定间隔的多个第一芯轴108。
具体地，如图7所示，在所述第一芯轴层上方形成光刻图案107。如图8所示，以光刻图案107为掩膜刻蚀所述第一芯轴层，形成多个第一芯轴108。
具体地，所述第一芯轴108之间具有预定的间隔。可选地，所述第一芯轴108之间的间隔相等。
如图9所示，在步骤S300a中，形成覆盖所述第二区域的所述第一芯轴的保护层109。
具体地，所述保护层的材料和所述第一芯轴层的材料不同。具体地，所述保护层109的材料可以是旋涂硬掩膜。
所述保护层109的形成方法可以是先形成覆盖所述第一区域和所述第二区域的旋涂硬掩膜层，然后图案化所述旋涂硬掩膜层，形成所述保护层109。
如图10和图11所示，在步骤S300中，在所述第一区域的所述第一芯轴的两侧形成第一侧墙110。
具体地，沉积覆盖所述第一区域的所述第一芯轴的第一侧墙材料层；回刻蚀所述第一侧墙材料层，以形成所述第一侧墙110。
可选地，如图10所示，在所述第一区域和所述第二区域沉积侧墙材料层。
在一种可选的实现方式中，所述侧墙材料可以是氮化硅。所述侧墙材料层的形成方法可以是采用本领域技术人员所知的任何技术，优选采用采用化学气相沉积法(Chemical Vapor Deposition，CVD)，例如低温化学气相沉积(Low Temperature ChemicalVapor Deposition，LTCVD)、低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)、快热化学气相沉积(Rapid Thermo Chemical Vapor Deposition，RTCVD)、原子层沉积(Atomics Layer Deposition，ALD)工艺、离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)等。
如图11所示，回刻蚀所述第一侧墙材料层，以形成所述第一侧墙110。
可选地，所述刻蚀方法可以为各向异性刻蚀，可选地，可以是等离子刻蚀(PlasmaEtching，PE)。
如图12所示，在步骤S400中，去除所述第一区域1的所述第一芯轴108。
可选地，可以采用湿法剥离(Wet Strip，WS)的方法去除所述第一芯轴108。
如图12所示，在步骤S400a中，去除所述保护层109。
可选地，可以采用湿法刻蚀(Wet Etch，WE)的方法去除所述保护层109。
所述保护层109的材料和所述第一芯轴108的材料不同，可以避免在去除保护层109的过程中破坏第二区域中的第一芯轴108。
如图13所示，在步骤S500中，以所述第一区域1的所述第一侧墙110和第二区域2的所述第一芯轴108为掩膜，刻蚀所述第二芯轴层102，以形成多个第二芯轴111。其中，第一区域1中的第二芯轴111具有第一宽度，第二区域2中的第二芯轴111具有第二宽度，所述第一宽度小于所述第二宽度。
具体地，可以采用湿法刻蚀工艺刻蚀所述第二芯轴层102。所述第一芯轴108和第二芯轴层102的材料不同，由此，可以避免刻蚀过程中破坏所述第一芯轴。这样，在预定的刻蚀工艺中，第二芯轴层102的刻蚀速率大于所述第一芯轴108和所述第一侧墙110的刻蚀速率。
刻蚀完成后，在第一区域中，所述第二芯轴111的宽度与所述第一侧墙110的宽度基本相同。而在第二区域中，所述第二芯轴111的宽度与所述第一芯轴108的宽度基本相同。
如图14所示，在步骤S600中，形成覆盖所述第二芯轴11的两侧的第二侧墙112。
具体地，沉积覆盖所述第一区域和所述第二区域的所述第二芯轴的第二侧墙材料层；回刻蚀所述第二侧墙材料层，以形成所述第二侧墙112。
具体地，所述第二侧墙112的材料可以是氮化硅。
如图15所示，在步骤S700中，去除所述第二芯轴111。
可选地，可以采用湿法剥离(Wet Strip，WS)的方法去除所述第二芯轴111。
由于第二区域2中的第二芯轴111的宽度大于所述第一区域1的第二芯轴111的宽度，因此在第二区域2中的第二侧墙112间的距离大于所述第一区域1中的第二侧墙112间的距离。
如图16所示，在步骤S800中，以所述第二侧墙112为掩膜刻蚀所述待图案化层101，以在待图案化层101上形成多个分立的图案。
具体地，以所述第二侧墙112为掩膜采用湿法刻蚀工艺，依次刻蚀所述垫氧层、鳍部硬掩膜层和待图案化层。形成分立的鳍部113。
然后采用刻蚀工艺去除所述第二侧墙112。
因为第二区域2中的第二侧墙112之间的距离大于所述第一区域1中的第二侧墙112之间的距离。所以，第二区域2中的鳍部113之间的间距大于所述第一区域1的鳍部113之间的间距。
可选地，所述第一区域的所述鳍部的间距小于40nm。由此，可以减小后续在第一区域形成的逻辑器件的尺寸，提高半导体结构的集成度。
在后续工艺中，可以在第二区域形成的鳍部上形成SRAM器件。在第一区域中形成的鳍部上进一步形成逻辑器件。
在本发明实施例中，在第一区域采用SAQP工艺形成较为密集的鳍部，并在第一区域形成逻辑器件，可以提高半导体结构的集合程度，减小半导体结构的体积。同时，在第二区域复用SAQP的部分工艺，使得第二区域中第二芯轴的形状与第一芯轴的形状基本相同。即在第二区域中采用SADP工艺，使第二区域中形成的鳍部的间距较大。与对比例相比，不需要刻蚀来增大鳍部的间距，能够缩短工艺流程，减少掩膜数量，降低生产成本。
在另一种可选的实现方式中，所述待图案化层为金属，在所述第一区域和所述第二区域形成间距不同的金属连线。所述第一区域和第二区域可以形成不同的半导体器件。
本发明实施例通过在部分区域采用SADP工艺，在部分区域采用SAQP工艺，可以减少掩膜数量，降低生产成本。
在本发明的另一实施例中，提供一种半导体结构，所述半导体结构包括：半导体衬底，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域，所述半导体衬底上形成有多个分立的图案，其中，第一区域的图案之间具有第一间距，第二区域的部分图案之间具有第二间距，所述第二间距大于所述第一间距。
具体地，如图17所示，用于形成第一类器件的第一区域1’以及用于形成第二类器件的第二区域2’。
进一步地，所述半导体结构包括待图案化层101’，及在所述待图案化层101’上形成的分立的图案113’。
进一步地，在第一区域1’的图案113’之间具有第一间距，在第二区域2’的图案113’之间具有第二间距。
在一种可选的实现方式中，所述待图案化层101’为衬底材料，所述图案113’为鳍部。所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件。
可选地，所述第一区域的所述鳍部的间距小于40nm。由此，可以减小后续在第一区域形成的逻辑器件的尺寸，提高半导体结构的集成度。
在另一种可选的实现方式中，所述待图案化层为金属，在所述第一区域和所述第二区域形成间距不同的金属连线。所述第一区域和第二区域可以形成不同的半导体器件。
在本发明实施例中，在半导体衬底的第一区域和第二区域分别形成间距不同的图案，以在所述第一区域和第二区域形成不同的半导体器件。可以降低生产成本。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括依次叠置的待图案化层、第二芯轴层以及第一芯轴层，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域；
刻蚀所述第一区域和所述第二区域的所述第一芯轴层，形成相互间具有预定间隔的多个第一芯轴；
在所述第一区域的所述第一芯轴的两侧形成第一侧墙；
去除所述第一区域的所述第一芯轴；
以所述第一区域的所述第一侧墙和第二区域的所述第一芯轴为掩膜，刻蚀所述第二芯轴层，以形成多个第二芯轴，其中，第一区域中的第二芯轴具有第一宽度，第二区域中的第二芯轴具有第二宽度，所述第一宽度小于所述第二宽度；
形成覆盖所述第二芯轴的两侧的第二侧墙；
去除所述第二芯轴；
以所述第二侧墙为掩膜刻蚀所述待图案化层，以在所述待图案化层上形成多个分立的图案。
2.根据权利要求1所述的形成方法，其特征在于，在形成第一侧墙前，所述方法还包括：
形成覆盖所述第二区域的所述第一芯轴的保护层；
在去除所述第一区域的所述第一芯轴后，所述方法还包括：
去除所述保护层。
3.根据权利要求2所述的形成方法，其特征在于，所述保护层的材料和所述第一侧墙的材料不同；
所述保护层的材料和所述第一芯轴层的材料不同。
4.根据权利要求1所述的形成方法，其特征在于，所述待图案化层为硅单晶、锗单晶或硅锗单晶，所述图案为鳍部。
5.根据权利要求4所述的形成方法，其特征在于，所述第一区域的所述鳍部的间距小于40nm。
6.根据权利要求4所述的形成方法，其特征在于，所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件。
7.根据权利要求1所述的形成方法，其特征在于，所述待图案化层为金属，所述图案为金属连线。
8.根据权利要求1所述的形成方法，其特征在于，所述第一芯轴层的材料和所述第二芯轴层的材料不同。
9.根据权利要求1所述的形成方法，其特征在于，所述第一芯轴层和所述第二芯轴层间具有刻蚀停止层，
所述刻蚀停止层的材料为氧化硅、氮化硅或含碳氮化硅；
所述第一芯轴层的材料为旋涂碳或无定形碳。
10.根据权利要求1所述的形成方法，其特征在于，所述形成覆盖所述第一区域的所述第一芯轴的两侧的第一侧墙，包括：
沉积覆盖所述第一区域的所述第一芯轴的第一侧墙材料层；
回刻蚀所述第一侧墙材料层，以形成所述第一侧墙。
11.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括用于形成第一类器件的第一区域以及用于形成第二类器件的第二区域，所述半导体衬底上形成有多个分立的图案，其中，第一区域的图案之间具有第一间距，第二区域的部分图案之间具有第二间距，所述第二间距大于所述第一间距。
12.根据权利要求11所述的半导体结构，其特征在于，所述第二区域用于形成静态随机存取存储器，所述第一区域用于形成逻辑器件。
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