CN110148585B - 金属栅极及其制造方法 - Google Patents

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Abstract

本发明提供的一种金属栅极及其制造方法，在金属栅极的制造方法中，在以第二硬掩模层为掩模，刻蚀第一硬掩模层，并停止在部分深度的第一硬掩模层中，将第一图形和第二图形复制至第一硬掩模层中，以形成图形化的第一硬掩模层时，第一区刻蚀和第二区刻蚀都以第二硬掩模层为掩模，使得第一区和第二区在这个刻蚀过程中产生的聚合物的材料完全相同，因此，这些残留物没有对后续形成的栅极第一图形和第二图形的形貌造成影响，降低了工艺难度，提高了工艺稳定性。

Description

金属栅极及其制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种金属栅极及其制造方法。
背景技术
随着半导体技术的发展，先进逻辑芯片工艺已经达到28nm节点以下的工艺制程。栅极工艺作为先进逻辑芯片工艺的核心技术，在进入28nm技术节点以后，栅极工艺由传统的多晶硅栅极转变为高介质常数(HK)栅介质层的金属栅极(MG)，通常简称HKMG。HKMG的形成工艺中，需要先生成多晶硅伪栅形貌(dummy gate)，在氧化硅隔离层填充后，再进行多晶硅去除，接着再填充金属，最后形成金属栅极(即gate last技术)，整个过程很是复杂。
随着芯片尺寸的进一步微缩，例如是在进入14nm Finfet(鳍式场效应晶体管)技术节点后，特别是从12/10nm节点开始，由于多晶硅伪栅形貌图形周期已经超出传统光刻机(例如是193浸没式光刻机)的曝光极限，因此，引进了自对准双重成像技术(SADP：SelfAligned Double Patterning)来定义栅极的线条图形，但是，采用这种技术形成的栅极图形中栅极线条的尺寸具有局限性。因此必须借助其他的工艺步骤来打破它的局限性，以形成不同尺寸的栅极线条，来满足芯片各种器件的要求。
为了得到不同尺寸的栅极线条，通常在图形密集的器件区用SADP形成氧化硅硬掩膜线条图形，然后利用有机复合阻挡层(tri-layer mask)形成逻辑区有机复合掩模线条图形，再通过干法刻蚀把图形转递到氮化硅硬掩膜层，接着以氮化硅硬掩膜层为掩模形成最终的不同尺寸的栅极线条，最终形成金属栅极。整个过程存在以下问题：
a.工艺步骤较复杂；
b.工艺难度较大，使得栅极图形不能精确的复制，造成整个工艺的工艺窗口很窄，不利于工艺稳定性。
发明内容
本发明的目的在于提供一种金属栅极及其制造方法，能够减少工艺步骤，降低工艺难度，提高工艺窗口，从而达到降低成本，提高工艺稳定性。
为了解决上述问题，本发明提供了一种金属栅极的制造方法，包括以下步骤：
提供一基底，所述基底包括第一区和第二区，所述基底上形成有栅极膜层和第一硬掩模层，在第一区的基底上还形成有依次叠加的图形化的硅材料层和图形化的第二硬掩模层，在第二区的基底上还形成有图形化的第二硬掩模层，所述第一区的图形化的所述硅材料层和图形化的所述第二硬掩模层具有第一图形，所述第二区的图形化的所述第二硬掩模层具有第二图形；
以所述第二硬掩模层为掩模，刻蚀所述第一硬掩模层，并停止在部分深度的第一硬掩模层中，将所述第一图形和第二图形复制至第一硬掩模层中，以形成图形化的第一硬掩模层；以及
以图形化的第一硬掩模层和第二硬掩模层为掩模，刻蚀所述栅极膜层，并停止在部分深度的所述栅极膜层中，将所述第一图形和第二图形复制至栅极膜层中，以形成图形化的栅极膜层。
可选的，提供一基底，所述基底包括第一区和第二区，在所述基底上形成有栅极膜层和第一硬掩模层，在第一区的基底上形成有叠加的图形化的硅材料层和图形化的第二硬掩模层，在第二区的基底上形成有图形化的第二硬掩模层，第一区的图形化的硅材料层和图形化的第二硬掩模层具有第一图形，第二区的图形化的第二硬掩模层具有第二图形包括以下步骤：
提供一基底，在所述基底上依次形成有栅极膜层、第一硬掩模层和图形化的硅材料层，所述基底包括第一区和第二区，图形化的所述硅材料层在第二区具有初始第二图形，图形化的所述硅材料层在初始第二图形处具有开口；
在所述基底上形成第二硬掩模层，所述第二硬掩模层覆盖图形化的所述硅材料层以及所述开口的侧壁；
在所述第一区的基底上形成图形化的复合阻挡结构，图形化的所述复合阻挡结构具有第一图形；以及
以图形化的所述复合阻挡结构和第二硬掩模层为掩模，刻蚀所述第二硬掩模层和硅材料层，将所述第一图形复制至所述硅材料层，同时保留所述开口侧壁上的部分所述第二硬掩模层，以生成第二图形，形成图形化的硅材料层，再去除图形化的所述有机复合层。
进一步的，提供一基底，在所述基底上依次形成有栅极膜层、第一硬掩模层和图形化的硅材料层，所述基底包括第一区和第二区，图形化的所述硅材料层在第二区具有初始第二图形，图形化的所述硅材料层在初始第二图形处具有开口包括以下步骤：
提供一基底，在所述基底上依次形成栅极膜层、第一硬掩模层、硅材料层和初始有机复合层；
在所述初始有机复合层上形成第一光刻胶层，并形成图形化的第一光刻胶层，图形化的所述第一光刻胶层在第二区具有初始第二图形；
以图形化的所述的第一光刻胶层为掩模，刻蚀所述初始有机复合层和硅材料层，将初始第二图形复制至所述硅材料层中，以形成图形化的硅材料层，图形化的所述硅材料层在初始第二图形处具有开口；以及
通过灰化方式和清洗工艺去除剩余的初始有机复合层。
进一步的，所述第一硬掩模层包括依次形成于栅极膜层上的氧化硅层和氮化硅层；所述硅材料层的材料为多晶硅。
更进一步的，所述氧化硅层的厚度为
Figure BDA0002059132920000031
所述氮化硅层的厚度为
Figure BDA0002059132920000032
所述硅材料层的厚度为
Figure BDA0002059132920000033
进一步的，所述第一光刻胶层的厚度为
Figure BDA0002059132920000034
进一步的，采用ALD原子层沉积工艺在所述基底上沉积均匀厚度的第二硬掩模层。
更进一步的，所述第二硬掩模层的厚度为16nm-20nm。
进一步的，在所述第一区的基底上形成图形化的复合阻挡结构，图形化的所述复合阻挡结构具有第一图形包括以下步骤：
在所述第二硬掩模层上形成复合阻挡结构；
在第一区的所述复合阻挡结构上形成图形化的第二光刻胶层，所述复合阻挡结构填充了所述开口，图形化的所述第二光刻胶层在第一区具有第一图形；
以图形化的所述第二光刻胶层为掩模，刻蚀所述复合阻挡结构，将所述第一图形复制至所述复合阻挡结构中，以形成图形化的复合阻挡结构，图形化的所述复合阻挡结构暴露出所述第二硬掩模层。
本发明还提供了一种金属栅极，采用上述的制造方法制备而成。
与现有技术相比存在以下有益效果：
本发明提供的一种金属栅极及其制造方法，在金属栅极的制造方法中，在将所述第一图形和第二图形复制至第一硬掩模层中时，第一区刻蚀和第二区刻蚀都以第二硬掩模层为掩模，使得第一区和第二区在这个刻蚀过程中产生的聚合物的材料完全相同，这些残留物没有对后续形成的栅极第一图形和第二图形的形貌造成影响，从而降低了工艺难度，提高了工艺稳定性。另外，该制造方法采用了较少次数的刻蚀工艺，简化了工艺流程，降低了成本，同时减少了由于过多工艺步骤带来的工艺误差和缺陷发生率。
附图说明
图1a-1g为一种金属栅极的制造方法各步骤中的结构示意图；
图2为本发明一实施例的金属栅极的制造方法的流程示意图；
图3a-3g为本发明一实施例的金属栅极的制造方法各步骤中的结构示意图。
附图标记说明：
图1a-1g中：
10-硅衬底；11-第一多晶硅层；12-第一氧化层；13-氮化硅层；14-第二多晶硅层；20-第二氧化层；30-复合有机层阻挡层；40-第二光刻胶层；a-开口；
图3a-3g中：
I-第一区；II-第二区；a-开口；
100-基底；110-栅极膜层；120-第一硬掩模层；130-硅材料层；140-初始有机复合层；150-第一光刻胶层；
200-第二硬掩模层；
300-复合阻挡结构；310-有机复合层；320-第二光刻胶层。
具体实施方式
传统的金属栅极的制造方法包括以下步骤：
步骤S11：请参阅图1a，提供一硅衬底10，所述硅衬底10上依次形成有第一多晶硅层11、第一氧化层12、氮化硅层13和图形化的第二多晶硅层14，所述硅衬底10包括逻辑区I和器件区II，图形化的第二多晶硅层14在所述器件区II具有初始第二图形，图形化的第二多晶硅层14在所述器件区II具有初始第二图形处具有开口a；
步骤S12：请参阅图1b，在所述第二多晶硅层14上形成第二氧化层20，所述第二氧化层20覆盖了所述开口a的底部和侧壁；
步骤S13：请参阅图1c，在所述第二氧化层20上形成图形化的第一光刻胶层(图中未示出)，并以图形化的第一光刻胶层为掩模，依次刻蚀所述第二氧化层20和第二多晶硅层14，保留所述开口侧壁上的第二氧化层20，以构成了第二图形，以形成图形化的第二氧化层20；
步骤S14：请参阅图1d，在所述氮化硅层13上形成复合有机层阻挡层30，并在逻辑区I的复合有机层阻挡层30上形成图形化的第二光刻胶层40，所述复合有机层阻挡层30覆盖所述第二氧化层20，图形化的第二光刻胶层40在所述逻辑区I具有第一图形；
步骤S15：请参阅图1e，以图形化的第二光刻胶层40为掩模刻蚀所述复合有机层阻挡层30，将第一图形复制至所述第二多晶硅层13中，以形成图形化的第二多晶硅层13，同时暴露出所述第一图形；
步骤S16：请参阅图1f，在逻辑区I中，以图形化的第二光刻胶层40和复合有机层阻挡层30为掩模进一步刻蚀所述氮化硅层13，将所述第二图形复制至所述氮化硅层13中，在器件区II，以所述第二氧化层20为掩模进一步刻蚀所述氮化硅层13，将所述第一图形复制至所述氮化硅层13中，以形成图形化的氮化硅层13，并暴露所述第一氧化层12，再去除所述第二氧化层20和复合有机层阻挡层30；
步骤S17：请参阅图1g，以图形化的氮化硅层13为掩模，进一步刻蚀所述第一氧化层12和第一多晶硅层11，并刻蚀停止在所述第一多晶硅层11中，将所述第一图形和第二图形复制至所述第一多晶硅层11中，以形成栅极图形，最终形成金属栅极。
发明人研究发现，在上述的制造方法中，需要经过4次刻蚀工艺(图形化的第二氧化层，形成图形化的第二多晶硅层，形成图形化的氮化硅层，形成栅极图形)，整个过程工艺复杂。在步骤S16的逻辑区中，以图形化的第二光刻胶层和复合有机层阻挡层为掩模进一步的刻蚀，该过程掩模材料为有机材料；器件区中以所述第二氧化层为掩模进一步的刻蚀，该过程掩模材料为氧化物，两个区域在整个刻蚀过程所产生的聚合物的材料完全不同，这些完全不一样的聚合物增加了图形精度传递(包括精确的尺寸和垂直的侧壁形貌)的困难程度，使得栅极图形的尺寸不够精确和/或栅极图形在垂直方向存在倾斜角，造成了整个工艺的工艺窗口很窄，不利于工艺稳定性。
基于上述研究，本发明提供的一种金属栅极及其制造方法，本发明的核心思想在于，在金属栅极的制造方法中，在将所述第一图形和第二图形复制至第一硬掩模层中时，第一区刻蚀和第二区刻蚀都以第二硬掩模层为掩模，使得第一区和第二区在这个刻蚀过程中产生的聚合物的材料完全相同，因此，这些残留物没有对后续形成的栅极第一图形和第二图形的形貌造成影响，降低了工艺难度，提高了工艺稳定性。另外，该制造方法采用了较少次数的刻蚀工艺，简化了工艺流程，降低了成本，同时减少了由于过多工艺步骤带来的工艺误差和缺陷发生率。
以下将对本发明的一种金属栅极及其制造方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
本实施例所提供的一种金属栅极的制造方法。图2为本实施例的金属栅极的制造方法的流程示意图。如图2所示，该制造方法包括以下步骤：
步骤S21：提供一基底，所述基底包括第一区和第二区，所述基底上形成有栅极膜层和第一硬掩模层，在第一区的基底上还形成有依次叠加的图形化的硅材料层和图形化的第二硬掩模层，在第二区的基底上还形成有图形化的第二硬掩模层，所述第一区的图形化的所述硅材料层和图形化的所述第二硬掩模层具有第一图形，所述第二区的图形化的所述第二硬掩模层具有第二图形；
步骤S22：以所述第二硬掩模层为掩模，刻蚀所述第一硬掩模层，并停止在部分深度的第一硬掩模层中，将所述第一图形和第二图形复制至第一硬掩模层中，以形成图形化的第一硬掩模层；以及
步骤S23：以图形化的第一硬掩模层和第二硬掩模层为掩模，刻蚀所述栅极膜层，并停止在部分深度的所述栅极膜层中，将所述第一图形和第二图形复制至栅极膜层中，以形成图形化的栅极膜层。
下面结合具体实施例和图3a-3g详细说明本发明的金属栅极的制造方法。
如图3a至图3e所示，首先执行步骤S21，提供一基底100，所述基底100包括第一区I和第二区II，所述基底100上形成有栅极膜层110和第一硬掩模层120，在第一区I的基底100上还形成有依次叠加的图形化的硅材料层130和图形化的第二硬掩模层200，在所述第二区II的所述基底100上还形成有图形化的第二硬掩模层200，所述第一区I的图形化的所述硅材料层130和图形化的所述第二硬掩模层200具有第一图形，所述第二区II的图形化的所述第二硬掩模层200具有第二图形。
本步骤具体包括以下步骤：
步骤S211，提供一基底100，在所述基底100上依次形成有栅极膜层110、第一硬掩模层120和图形化的硅材料层130，所述基底100包括第一区I和第二区II，图形化的所述硅材料层130在第二区II具有初始第二图形，图形化的所述硅材料层130在初始第二图形处具有开口a。
具体的，如图3a所示，步骤S211a，提供一基底100，在所述基底100上依次形成栅极膜层110、第一硬掩模层120、硅材料层130和初始有机复合层140。在本实施例中，所述基底100为平面基底，所述基底100的材料为硅衬底、硅锗基底、碳化硅基底、绝缘体上硅(SOI)基底、绝缘体上锗(GOI)基底、玻璃基底或III-V族化合物基底(例如氮化镓基底或砷化镓基底等)。在另一实施例中，所述基底包括衬底、以及位于衬底表面的鳍部，还可以包括：位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁，且所述隔离层的表面低于所述鳍部的顶部表面。后续形成的栅极膜覆盖于所述鳍部的顶部表面和侧壁表面，栅极膜还覆盖于隔离层表面。
所述基底100包括若干第一区I和第二区II，所述第一区I例如是图形较为稀疏的逻辑区，所述第二区II例如是图形较为密集的器件区，例如存储器的存储区等。所述栅极膜层110为后续形成栅极提供工艺基础；所述栅极膜层110的材料为多晶硅或掺杂的多晶硅；所述栅极膜层110采用化学气相沉积法、物理气相沉积法或原子层沉积法形成。所述基底100上还具有栅介质膜(图中未示出)，所述栅介质膜用于后续形成栅介质层；所述栅介质膜的材料为氧化硅、氮化硅或氮氧化硅。所述第一硬掩模层120和硅材料层130为后续形成栅极图形层提供工艺基础。后续在第一硬掩模层120和硅材料层130表面形成图形化的光刻胶，图形化的所述光刻胶投影于基底100表面的图形覆盖了第一区的栅极表面，以形成第一区形成金属栅极；图形化的硅材料层130在第二区II具有初始第二图形，该初始第二图形II用于形成第二图形，以在第二区II形成金属栅极。所述第一硬掩模层120的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮氧化硅或无定形碳中的一种或组合；所述硅材料层130的材料为单晶硅、多晶硅或非晶硅。在本实施例中，所述第一硬掩模层120包括依次形成于栅极膜层110上的氧化硅层和氮化硅层；所述硅材料层130的材料为多晶硅。所述氧化硅层的厚度为
Figure BDA0002059132920000091
所述氮化硅层的厚度为
Figure BDA0002059132920000092
所述硅材料层130的厚度为
Figure BDA0002059132920000093
所述初始有机复合层140例如是包括但不限于初始有机材料层(Spin-on-Coating，SOC)和初始含硅抗反射涂层(Silicon_Containing-Anti_Reflective-Coating-Layer,SiARC)。所述初始有机材料层的厚度为
Figure BDA0002059132920000094
所述初始含硅抗反射涂层的厚度为
Figure BDA0002059132920000095
请继续参阅图3a，步骤S211b，在所述初始有机复合层140上形成第一光刻胶层150，并形成图形化的第一光刻胶层150，图形化的所述第一光刻胶层150在第二区II具有初始第二图形。其中，所述第一光刻胶层150的厚度为
Figure BDA0002059132920000096
如图3b所示，步骤S211c，以图形化的所述的第一光刻胶层150为掩模，刻蚀所述初始有机复合层140和硅材料层130，将初始第二图形复制至所述硅材料层130中，以形成图形化的硅材料层130，图形化的所述硅材料层130在初始第二图形处具有开口a。图形化的所述硅材料层130在第二区II具有初始第二图形，图形化的所述硅材料层130在第二区II暴露出所述第一硬掩模层120。
如图3b所示，步骤S211d，通过灰化方式和清洗工艺去除剩余的初始有机复合层140，此时，第一区I的初始有机复合层140消耗殆尽，并暴露出硅材料层130。
如图3c所示，步骤S212，在所述基底100上形成第二硬掩模层200，所述第二硬掩模层200覆盖图形化的所述硅材料层130以及所述开口a的侧壁。
在本步骤中，采用ALD(Atomic Layer Deposition)原子层沉积工艺在所述基底100上沉积均匀厚度的第二硬掩模层200，此时，所述第二硬掩模层200不仅覆盖了所述硅材料层130的上表面，还覆盖了所述开口a的侧壁和底部。所述第二硬掩模层200的厚度为16nm-20nm。
如图3d所示，步骤S213，在所述第一区I的基底100上形成图形化的复合阻挡结构300，图形化的所述复合阻挡结构300具有第一图形。其中，所述复合阻挡结构300包括依次形成与所述基底100上的有机复合层310和光刻胶层320。具体的，首先，在所述第二硬掩模层200上形成有机复合层310；接着，在第一区I的所述有机复合层310上形成图形化的第二光刻胶层320，所述有机复合层310填充了所述开口a，图形化的所述第二光刻胶层320在第一区I具有第一图形；再以图形化的所述第二光刻胶层320为掩模，刻蚀所述有机复合层310，将所述第一图形复制至所述有机复合层310中，以形成图形化的有机复合层310，图形化的所述有机复合层310暴露出所述第二硬掩模层200。
所述有机复合层310包括但不限于有机材料层(SOC)和含硅抗反射涂层(SiARC)。所述有机材料层的厚度为
Figure BDA0002059132920000101
所述含硅抗反射涂层的厚度为
Figure BDA0002059132920000102
图形化的所述第二光刻胶层320的厚度为
Figure BDA0002059132920000103
在本步骤中，以图形化的所述第二光刻胶层320为掩模，刻蚀有机复合层310时，第二区II内的有机复合层310同时被刻蚀。在图形化的所述有机复合层310时，在第一区I暴露出所述第二硬掩模层200，同时第二区II的有机复合层310也被刻蚀完成，并暴露出第二区II的第二硬掩模层200的全貌。
如图3e所示，步骤S214，以图形化的所述复合阻挡结构300和第二硬掩模层200为掩模，刻蚀所述第二硬掩模层200和硅材料层130，将所述第一图形复制至所述硅材料层130，同时保留所述开口a侧壁上的部分所述第二硬掩模层200，以生成第二图形，形成图形化的硅材料层130，再去除图形化的所述复合阻挡结构300。具体的，在第一区I以图形化的所述第二光刻胶层320和图形化的有机复合层310为掩模，刻蚀所述第二硬掩模层200和硅材料层130，将所述第一图形复制至所述硅材料层130；在第二区II以所述第二硬掩模层200为掩模，刻蚀所述第二硬掩模层200和硅材料层130，保留所述开口a侧壁上的部分所述第二硬掩模层200，以构成第二图形，形成图形化的硅材料层130，图形化的所述硅材料层130暴露出所述第一硬掩模层120，再去除图形化的所述有机复合层310。
在本步骤中，由于硅材料层130与第一硬掩模层120，以及硅材料层130与第二硬掩模层200的高刻蚀选择比，在刻蚀硅材料层130时对第一硬掩模层120和第二硬掩模层200的消耗很少，几乎没有损失，使得在形成第二图形时，第二图形的形貌和尺寸几乎没有受到影响。
如图3f所示，接着执行步骤S22，以所述第二硬掩模层200为掩模，刻蚀所述第一硬掩模层120，并停止在部分深度的第一硬掩模层120中，将所述第一图形和第二图形复制至第一硬掩模层120中，以形成图形化的第一硬掩模层120。可知，该步骤将所述第一图形和第二图形复制至第一硬掩模层120中时，都以第二硬掩模层200为掩模，这个刻蚀过程中产生的聚合物的材料完全相同，因此，这些聚合物没有对后续形成的栅极第一图形和第二图形的形貌造成影响，降低了工艺难度，提高了工艺稳定性。
在本步骤中，第一区I的所述第二硬掩模层200被消耗殆尽，第二区II的所述第二硬掩模层200还存在部分残留。
如图3g所示，接着执行步骤S23，以图形化的第一硬掩模层120和第二硬掩模层200为掩模，刻蚀所述栅极膜层110，并停止在部分深度的所述栅极膜层110中，将所述第一图形和第二图形复制至栅极膜层110中，以形成图形化的栅极膜层110，从而形成金属栅极。
由上可知，本实施例经过了3次刻蚀工艺(形成图形化的硅材料层、图形化的第一硬掩模层和图形化的栅极膜层)，整个过程简化了工艺步骤，降低了成本，同时减少了过多工艺步骤带来的工艺误差和缺陷发生率。
本实施例还提供了一种金属栅极，采用上述制造方法制备而成。
综上所述，本发明提供的一种金属栅极及其制造方法，在金属栅极的制造方法中，在将所述第一图形和第二图形复制至第一硬掩模层中时，第一区刻蚀和第二区刻蚀都以第二硬掩模层为掩模，使得第一区和第二区在这个刻蚀过程中产生的聚合物的材料完全相同，因此，这些残留物没有对后续形成的栅极第一图形和第二图形的形貌造成影响，降低了工艺难度，提高了工艺稳定性。另外，该制造方法采用了较少次数的刻蚀工艺，简化了工艺流程，降低了成本，同时减少了由于过多工艺步骤带来的工艺误差和缺陷发生率。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种金属栅极的制造方法，其特征在于，包括以下步骤：
提供一基底，在所述基底上依次形成有栅极膜层、第一硬掩模层和图形化的硅材料层，所述基底包括第一区和第二区，图形化的所述硅材料层在第二区具有初始第二图形，图形化的所述硅材料层在初始第二图形处具有开口；
在所述基底上形成第二硬掩模层，所述第二硬掩模层覆盖图形化的所述硅材料层以及所述开口的侧壁；
在所述第一区的基底上形成图形化的复合阻挡结构，图形化的所述复合阻挡结构具有第一图形；
以图形化的所述复合阻挡结构和第二硬掩模层为掩模，刻蚀所述第二硬掩模层和硅材料层，将所述第一图形复制至所述硅材料层，同时保留所述开口侧壁上的部分所述第二硬掩模层，并去除图形化的所述复合阻挡结构，以在第一区的基底上形成依次叠加的图形化的硅材料层和图形化的第二硬掩模层，并在第二区的基底上形成图形化的第二硬掩模层；
以所述第二硬掩模层为掩模，刻蚀所述第一硬掩模层，并停止在部分深度的第一硬掩模层中，将所述第一图形和第二图形复制至第一硬掩模层中，以形成图形化的第一硬掩模层；以及
以图形化的第一硬掩模层和第二硬掩模层为掩模，刻蚀所述栅极膜层，并停止在部分深度的所述栅极膜层中，将所述第一图形和第二图形复制至栅极膜层中，以形成图形化的栅极膜层。
2.如权利要求1所述的制造方法，其特征在于，提供一基底，在所述基底上依次形成有栅极膜层、第一硬掩模层和图形化的硅材料层，所述基底包括第一区和第二区，图形化的所述硅材料层在第二区具有初始第二图形，图形化的所述硅材料层在初始第二图形处具有开口包括以下步骤：
提供一基底，在所述基底上依次形成栅极膜层、第一硬掩模层、硅材料层和初始有机复合层；
在所述初始有机复合层上形成第一光刻胶层，并形成图形化的第一光刻胶层，图形化的所述第一光刻胶层在第二区具有初始第二图形；
以图形化的所述的第一光刻胶层为掩模，刻蚀所述初始有机复合层和硅材料层，将所述初始第二图形复制至所述硅材料层中，以形成图形化的硅材料层，图形化的所述硅材料层在初始第二图形处具有开口；以及
通过灰化方式和清洗工艺去除剩余的初始有机复合层。
3.如权利要求2所述的制造方法，其特征在于，所述第一硬掩模层包括依次形成于栅极膜层上的氧化硅层和氮化硅层；所述硅材料层的材料为多晶硅。
4.如权利要求3所述的制造方法，其特征在于，所述氧化硅层的厚度为
Figure FDA0002974089310000021
所述氮化硅层的厚度为
Figure FDA0002974089310000022
所述硅材料层的厚度为
Figure FDA0002974089310000023
5.如权利要求2所述的制造方法，其特征在于，所述第一光刻胶层的厚度为
Figure FDA0002974089310000024
6.如权利要求2所述的制造方法，其特征在于，采用ALD原子层沉积工艺在所述基底上沉积均匀厚度的第二硬掩模层。
7.如权利要求6所述的制造方法，其特征在于，所述第二硬掩模层的厚度为16nm-20nm。
8.如权利要求1所述的制造方法，其特征在于，在所述第一区的基底上形成图形化的复合阻挡结构，图形化的所述复合阻挡结构具有第一图形包括以下步骤：
在所述第二硬掩模层上形成复合阻挡结构；
在第一区的所述复合阻挡结构上形成图形化的第二光刻胶层，所述复合阻挡结构填充了所述开口，图形化的所述第二光刻胶层在第一区具有第一图形；
以图形化的所述第二光刻胶层为掩模，刻蚀所述复合阻挡结构，将所述第一图形复制至所述复合阻挡结构中，以形成图形化的复合阻挡结构，图形化的所述复合阻挡结构暴露出所述第二硬掩模层。
9.一种金属栅极，其特征在于，由权利要求1-8中任一项所述的制造方法制备而成。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105489480A (zh) * 2014-09-16 2016-04-13 中芯国际集成电路制造(上海)有限公司 采用双重图形化技术形成栅极的方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105489480A (zh) * 2014-09-16 2016-04-13 中芯国际集成电路制造(上海)有限公司 采用双重图形化技术形成栅极的方法
CN108933140A (zh) * 2017-05-26 2018-12-04 中芯国际集成电路制造（天津）有限公司 半导体器件的制造方法

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