CN111081547A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中方法包括：提供半导体衬底，所述半导体衬底上具有鳍部，所述鳍部上具有分别横跨所述鳍部的第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构覆盖鳍部的部分顶部和侧壁表面，且所述第二伪栅极结构覆盖鳍部的部分顶部和侧壁表面；在所述层间介质层上形成硬掩膜层，所述硬掩膜层内具有第一开口，且所述第一开口暴露出第一伪栅极结构顶部表面；以所述硬掩膜层为掩膜，刻蚀所述第一伪栅极结构和位于第一伪栅极结构底部的鳍部，在所述层间介质层和鳍部内形成沟槽，且在形成所述沟槽的刻蚀过程中，对所述硬掩膜层的刻蚀速率小于对氮化硅材料的刻蚀速率。所述方法形成的半导体器件的性能较好。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，注入鳍式场效应晶体管(Fin FET)等三维结构的设计成为本领域关注的热点。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，Fin FET一般具有从衬底上向上垂直延伸的多个薄的鳍部，所述鳍部中形成Fin FET的沟道，在鳍部上形成栅极结构，在栅极结构的两侧的鳍部中形成有源区和漏区，且相邻鳍部之间通过隔离结构隔离开来。
随着器件的不断小型化，为了制作尺寸更小、分别更密集的鳍部，隔离解结构的制作也出现了新的技术，例如一种单扩散隔断隔离结构(single diffusion breakisolation structures，SDB隔离结构)的制造技术，其一般分布在沿鳍部的长度方向上，通过去除鳍部的某些区域，在鳍部中形成一个甚至多个隔断沟槽，这些沟槽中填充二氧化硅等绝缘材料后，可以将鳍部分隔成多个小鳍部，由此可以防止鳍部两相邻区域之间以及相邻的两个鳍部之间的漏电流，还可以避免鳍部中形成的源区和漏区之间的桥接(source-drain bridge)。
由此可见，SDB隔离结构的制造工艺及其成形结构等的好坏会影响SDB隔离结构的隔离性能，甚至会对其周围的鳍部和栅极结构造成缺陷，进而影响Fin FET器件的性能。
发明内容
本发明解决的技术问题是提供一种半导体器件的形成方法，降低形成沟槽的难度，形成性能较好的半导体器件。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部，所述鳍部上具有分别横跨所述鳍部的第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构覆盖鳍部的部分顶部和侧壁表面，且所述第二伪栅极结构覆盖鳍部的部分顶部和侧壁表面，所述半导体衬底上具有层间介质层，且覆盖第一伪栅极结构的侧壁和第二伪栅极结构的侧壁；在所述层间介质层、第一伪栅极结构以及第二伪栅极结构上形成硬掩膜层，所述硬掩膜层内具有第一开口，且所述第一开口暴露出第一伪栅极结构顶部表面；以所述硬掩膜层为掩膜，刻蚀所述第一伪栅极结构和位于第一伪栅极结部的鳍部，在所述层间介质层和鳍部内形成沟槽，且在形成所述沟槽的刻蚀过程中，对所述硬掩膜层的刻蚀速率大于对氮化硅材料的刻蚀速率。
可选的，所述硬掩膜层的材料为金属氮化物。
可选的，所述硬掩膜层的材料包括：氮化钛、氮化钽、氮化铜、氮化钨、氮化铂、氮化铝、氮化镍和氮化钴中的一种或多种。
可选的，所述硬掩膜层为单层结构或者多层重叠结构。
可选的，所述硬掩膜层的厚度小于600埃。
可选的，所述硬掩膜层的厚度为50埃～300埃。
可选的，所述第一开口的形成方法包括：在所述硬掩膜层上形成光胶层，所述光胶层内具有第二开口，且暴露出第一伪栅极结构；以所述光胶层为掩膜，刻蚀所述硬掩膜层，在所硬掩膜层内形成第一开口。
可选的，在所述硬掩膜层上形成光胶层前，还包括：在所述硬掩膜层表面形成抗反射涂层；所述第一开口的形成方法还包括：以所述光胶层为掩膜，刻蚀所述抗反射涂层，在所述抗反射涂层内形成第三开口。
可选的，所述光胶层的厚度为600埃～1800埃。
可选的，所述抗反射涂层的厚度为200埃～900埃。
可选的，形成所述第一开口后，形成所述沟槽前，还包括：去除硬掩膜层表面的抗反射涂层和位于抗反射涂层表面的图形化的光胶层。
可选的，所述沟槽的深宽比为4:1～8:1。
可选的，所述沟槽的形成方法包括：以所述硬掩膜层为掩膜，刻蚀去除第一开口底部的第一伪栅极结构，在所述层间介质层内形成初始沟槽；形成初始沟槽后，刻蚀去除初始沟槽底部的鳍部，在所述层间介质层和鳍部内形成沟槽。
可选的，所述半导体衬底上还具有隔离层，所述隔离层覆盖鳍部的部分侧壁，且隔离层的顶部表面低于鳍部的顶部表面；所述沟槽的形成方法还包括：刻蚀去除初始沟槽底部的隔离层，在所述层间介质层和鳍部内形成沟槽。
可选的，形成所述沟槽后，还包括：在所述沟槽内形成隔离结构。
可选的，所述隔离结构的形成方法包括：在所述沟槽内、以及硬掩膜层表面形成隔离结构膜；平坦化所述隔离结构膜，直至暴露出硬掩膜层顶部表面，形成隔离结构。
相应地，本发明还提供一种采用上述任一项方法所形成的半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明提供的半导体器件的形成方法，以所述硬掩膜层为掩膜，刻蚀所述第一伪栅极结构和位于第一伪栅极结构底部的鳍部，在所述层间介质层内形成沟槽时，对硬掩膜层的刻蚀速率小于对氮化硅材料的刻蚀速率，从而在形成所述沟槽的刻蚀过程中，对硬掩膜层的损耗较小，因此可以形成厚度较薄的硬掩膜层作为掩膜。以所述较薄的硬掩膜层为掩膜形成沟槽时，需要刻蚀的深度相应减小，即：形成沟槽的深宽比较小，降低了形成沟槽的难度，有利于形成性能较好的半导体器件。
进一步，所述硬掩膜层的厚度较薄，在所述硬掩膜层内形成第一开口需要的刻蚀时间较短，相应的，位于硬掩膜层表面的抗反射涂层和位于抗反射涂层表面的光胶层的损耗量较少，因此，在硬掩膜层表面形成的抗反射涂层的厚度较薄以及位于抗反射涂层表面的光胶层厚度也较薄，从而以所述光胶层为掩膜在硬掩膜层内形成第一开口时，光胶层内的第一开口与抗反射涂层内的第三开口的厚度之和相应减小，即：形成第一开口的深宽比减小，降低了形成第一开口的难度，有利于形成性能较好的半导体器件。同时，厚度较薄的硬掩膜层，厚度较薄的抗反射涂层，厚度较薄的光胶层，有利于节约制备成本，节约工艺时间。
进一步，在所述沟槽内形成隔离结构时，需要平坦化所述隔离结构膜，直至暴露出硬掩膜层的顶部表面。由于所述硬掩膜层与隔离结构具有较大的刻蚀速率比，所述硬掩膜层可以作为刻蚀停止层，从而减少了工艺步骤，节约了制备成本。
附图说明
图1至图3是一种半导体器件形成过程的结构示意图；
图4至图13是本发明一实施例的半导体器件的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能有待提高。
图1至图3是一种半导体器件形成过程的结构示意图。
请参考图1，提供半导体衬底100，所述半导体衬底100上具有鳍部101，所述鳍部101上具有分别横跨所述鳍部101的第一伪栅极结构110和第二伪栅极结构111，所述第一伪栅极结构110覆盖鳍部101的部分顶部和侧壁表面，且所述第二伪栅极结构覆盖鳍部101的部分顶部和侧壁表面，所述第一伪栅极结构110和第二伪栅极结构111两侧的鳍部101内具有源漏掺杂区120，所述半导体衬底100上具有层间介质层130，且覆盖第一伪栅极结构110的侧壁和第二伪栅极结构111的侧壁。
请参考图2，在所述层间介质层130和第一伪栅极结构110和第二伪栅极结构111上形成氮化硅掩膜层141，所述氮化硅掩膜层141内具有开口142。
请参考图3，以所述氮化硅掩膜层141为掩膜，刻蚀去除第一伪栅极结构110和位于第一伪栅极结构110底部的鳍部101，在所述层间介质层130和鳍部101内形成沟槽150。
形成伪栅极结构之后再进行单扩散隔断隔离结构(single diffusion breakisolation structures，SDB隔离结构)制程的原因在于所述伪栅极结构有利于源漏掺杂区的准确定位，同时使形成的源漏掺杂区的形貌较好，形成的半导体器件的性能较好。
上述方法中，随着半导体器件集成度的不断提高，第一伪栅极结构110和第二伪栅极结构111的宽度不断减小，且在所述层间介质层130和鳍部101内形成的沟槽150的深度较深，即：形成所述沟槽150的深宽比越来越较大。所述沟槽150的深宽比越来越大，使得形成沟槽150的难度加大。在刻蚀形成沟槽150的过程中，作为形成所述沟槽150的掩膜的氮化硅掩膜层141，刻蚀工艺使氮化硅掩膜层141的刻蚀损耗量较大，厚度不断减小。所述氮化硅掩膜层141应具有较大的厚度，才能在不断刻蚀损耗的过程中，仍然具有一定的厚度，从而能够作为形成沟槽150的掩膜。
然而，厚度较厚的氮化硅掩膜层141会进一步加大形成沟槽150的深度，即：加大形成沟槽150的深宽比，使刻蚀形成沟槽150的难度较大，进而不利于形成性能较好的半导体器件。
为解决所述技术问题，本发明提供了一种半导体器件的形成方法，包括：在所述层间介质层、第一伪栅极结构以及第二伪栅极结构上形成硬掩膜层，所述硬掩膜层内具有第一开口，且所述第一开口暴露出第一伪栅极结构顶部表面；以所述硬掩膜层为掩膜，刻蚀所述第一伪栅极结构和位于第一伪栅极结构底部的鳍部，在所述层间介质层和鳍部内形成沟槽，且在形成所述沟槽的刻蚀过程中，对所述硬掩膜层的刻蚀速率小于对氮化硅材料的刻蚀速率。所述形成方法能够改善所形成的半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明一实施例的半导体器件的形成方法各步骤的结构示意图。
请参考图4，提供半导体衬底200，所述半导体衬底200上具有鳍部201，所述鳍部201上具有分别横跨所述鳍部201的第一伪栅极结构210和第二伪栅极结构211，和横跨所述鳍部201的多个分立的伪栅极结构210，所述第一伪栅极结构210覆盖鳍部201的部分顶部和侧壁表面，且所述第二伪栅极结构覆盖鳍部201的部分顶部和侧壁表面，所述半导体衬底200上具有层间介质层230，且覆盖第一伪栅结构210的侧壁和第二伪栅极结构211的侧壁。
所述半导体衬底200为后续形成半导体器件提供工艺平台。
在本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底还可以是多晶硅或非晶硅。所述半导体衬底的材料还可以为锗、锗化硅、砷化镓等半导体材料。
在本实施例中，所述鳍部201通过图形化所述半导体衬底200而形成。在其他实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。
所述第一伪栅极结构210包括：位于所述衬底上的第一伪栅介质层(图中未示出)；位于所述第一伪栅介质层上的第一伪栅极层(图中未示出)；位于所述第一伪栅介质层和第一伪栅极层侧壁表面的第一侧墙(图中未示出)。
所述第二伪栅极结构211包括：位于所述衬底上的第二伪栅介质层(图中未示出)；位于所述第二伪栅介质层上的第二伪栅极层(图中未示出)；位于所述第二伪栅介质层和第二伪栅极层侧壁表面的第二侧墙(图中未示出)。
所述第一伪栅介质层和第二伪栅介质层的材料包括氧化硅；所述第一伪栅电极层和第二伪栅极层的材料包括：硅、非晶硅、多晶硅或掺杂的多晶硅；所述第一侧墙和第二侧墙的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。
在本实施例中，所述第一伪栅介质层和第二伪栅介质层的材料为氧化硅；所述第一伪栅极层和第二伪栅极层的材料为多晶硅；所述第一侧墙的材料为氧化硅；所述第二侧墙的材料为氧化硅。
所述第一伪栅极结构210和第二伪栅极结构211顶部具有保护层(图中未示出)。
所述第一伪栅极结构210和第二伪栅极结构211两侧的鳍部201内具有源漏掺杂区220。
在本实施例中，所述半导体衬底200上还具有隔离层(图中未示出)，所述隔离层覆盖鳍部201的部分侧壁，所述隔离层的顶部表面低于鳍部201的顶部表面。
所述隔离层的材料包括：氧化硅、氮化硅、氮氧化硅。在本实施例中，所述隔离层的材料为氧化硅。
所述层间介质层230的形成方法包括：在所述半导体衬底200上、源漏掺杂区230上、隔离层上形成覆盖第一伪栅极结构210和第二伪栅极结构211的层间介质膜(图中未示出)；去除高于第一伪栅极结构210和第二伪栅极结构211顶部表面的层间介质膜，从而形成层间介质层230。
去除高于第一伪栅极结构210和第二伪栅极结构211顶部表面的层间介质膜的工艺包括：化学机械研磨工艺。
请参考图5，在所述层间介质层230、第一伪栅极结构210以及第二伪栅极结构211上形成硬掩膜层240。
形成所述硬掩膜层240的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
所述硬掩膜层240的材料为金属氮化物。
所述硬掩膜层240的材料包括氮化钛、氮化钽、氮化铜、氮化钨、氮化铂、氮化铝、氮化镍和氮化钴中的一种或者两种。
所述硬掩膜层240用于后续将光胶层的图形转移到硬掩膜层，并作为后续刻蚀工艺的掩膜层。
所述硬掩膜层240为单层结构或者多层重叠结构。
在本实施例中，所述硬掩膜层为单层结构，且材料为氮化钛。
在其他实施例中，所述硬掩膜层为双层重叠结构，所述双层重叠结构为氮化钛层和氮化钽层的重叠。
在后续形成沟槽的刻蚀过程中，对所述硬掩膜层240的刻蚀速率小于对氮化硅材料的刻蚀速率，从而在后续刻蚀伪栅极结210构和鳍部201形成沟槽的刻蚀过程中，硬掩膜层240的刻蚀损耗小，能够较好的用于形成沟槽的掩膜。
所述硬掩膜层240的厚度小于600埃。
所述厚度较薄的硬掩膜层240，一方面，有利于减小图形化所述硬掩膜层240的工艺和难度，从而减小制备成本和工艺时间；另一方面，有利于减小后续形成沟槽的深宽比，减小了刻蚀形成沟槽的难度，有利于形成性能较好的半导体器件。
在本实施例中，所述硬掩膜层240的厚度为：50埃～300埃。
选择所述厚度范围的硬掩膜层240的意义在于：若所述硬掩膜层240的厚度大于300埃，则相应后续需要在所述硬掩膜层240表面形成较厚的抗反射涂层和位于抗反射涂层表面的光胶层与较厚的硬掩膜层匹配，这样一方面会加大制备成本和工艺时间，另一方面，较厚的硬掩膜层会使后续形成沟槽的深宽比较大，使刻蚀形成沟槽的难度较大，不利于形成性能较好的半导体器件；若所述硬掩膜层240的厚度小于50埃，由于形成较深的沟槽需要的刻蚀过程较久，因此对硬掩膜层240会造成一定的损耗，则较薄的硬掩膜层240无法在后续形成沟槽时起到较好的掩膜作用，不利于形成性能较好的半导体器件。
形成所述硬掩膜层后，图形化所述硬掩膜层，在所述硬掩膜层内形成第一开口，且所述第一开口暴露出第一伪栅极结构顶部表面。后续结合图8至图10对所述第一开口的形成过程进行说明。
请参考图6，在所述硬掩膜层240表面形成抗反射涂层250。
所述抗反射涂层250包括底部抗反射涂层和介电抗反射涂层。
所述抗反射涂层250用于后续曝光显影时降低光的折射和反射。
形成所述抗反射涂层的的工艺包括：旋涂工艺。
所述抗反射涂层250的厚度：200埃～900埃。
所述抗反射涂层250的厚度与硬掩膜层240的厚度相适应。
请参考图7，在所述抗反射涂层250表面形成图形化的光胶层260，所述图形化的光胶层260内具有第二开口261，且暴露出第一伪栅极结构210。
所述图形化的光胶层260的形成方法包括：在所述抗反射涂层250表面形成光胶膜(图中未示出)；对所述光胶膜进行曝光、显影，将掩膜版(图中未示出)中的图形转移到光胶膜，形成图形化的光胶层。
所述图形化的光胶层260用于后续刻蚀硬掩膜层240，在硬掩膜层240中形成第一开口。
所述光胶层260的厚度为600埃～1800埃。
所述光胶层260的厚度与需要刻蚀的抗反射涂层240和硬掩膜层250的厚度相适应。
所述硬掩膜层240的厚度较薄，在所述硬掩膜层240内形成第一开口需要的刻蚀时间较短，相应的，位于硬掩膜层240表面的抗反射涂层250和位于抗反射涂层250表面的光胶层260的损耗量较少，因此，在硬掩膜层240表面形成的抗反射涂层250的厚度较薄以及位于抗反射涂层250表面的光胶层260厚度也较薄，从而后续以所述光胶层260为掩膜在硬掩膜层240内形成第一开口时，光胶层240内的第一开口与抗反射涂层260内的第三开口的厚度之和相应减小，即：形成第一开口的深宽比减小，降低了形成第一开口的难度，有利于形成性能较好的半导体器件。同时，厚度较薄的硬掩膜层240，厚度较薄的抗反射涂层250，厚度较薄的光胶层260，有利于节约制备成本，节约工艺时间。
请参考图8，以所述图形化的光胶层260为掩膜，刻蚀所述硬掩膜层240，直至暴露出第一伪栅极结构210的顶部表面，在所述硬掩膜层240内形成第一开口241。
在本实施例中，还包括：刻蚀硬掩膜层240表面的抗反射涂层250，在所述抗反射涂层250内形成第三开口(图中未示出)。
以所述图形化的光胶层260为掩膜，刻蚀抗反射涂层240和硬掩膜层250的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀抗反射涂层240和硬掩膜层250的工艺为干法刻蚀工艺，所述刻蚀工艺的参数包括：采用的刻蚀气体包括：CF4、BCl3、O2、N2、Cl2，压强为5毫托～100毫托，气体的流量为10标准毫升/分钟-500标准毫升/分钟，温度为30摄氏度～120摄氏度。
请参考图9，形成所述第一开口241后，去除硬掩膜层240表面的抗反射涂层250和位于抗反射涂层250表面的图形化的光胶层260。
去除所述抗反射涂层250和位于抗反射涂层250表面的图形化的光胶层260，有利于减小后续形成沟槽需要刻蚀的深度，从而有利于减小刻蚀深宽比，降低刻蚀的难度，有利于形成性能较好的半导体器件。
去除所述抗反射涂层250的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者灰化工艺中的一种或者几种组合。
去除所述图形化的光胶层260的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者灰化工艺一种或者几种组合。
形成所述第一开口后，以图形化的硬掩膜层为掩膜，刻蚀所述第一伪栅极结构和位于第一伪栅极结构的鳍部，在所述层间介质层和鳍部内形成沟槽，且在形成所述沟槽的刻蚀过程中，对所述硬掩膜层的刻蚀速率小于对氮化硅材料的刻蚀速率。后续结合图10至图11对所述沟槽的形成过程进行说明。
请参考图10，以所述图形化的硬掩膜层为掩膜，刻蚀去除第一开口241底部的第一伪栅极结构210，直至暴露出鳍部顶部表面，在所述层间介质层230内形成初始沟槽231。
刻蚀去除第一伪栅极结构210的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀去除第一伪栅极结构210的工艺为干法刻蚀工艺，所述刻蚀工艺的参数包括：采用的刻蚀气体包括：SF6、HBr、O2，压强为5毫托～100毫托，气体的流量为10标准毫升/分钟-500标准毫升/分钟，温度为30摄氏度～120摄氏度。
所述刻蚀工艺对所述硬掩膜层240的刻蚀速率小于对氮化硅材料的刻蚀速率，从而刻蚀硬掩膜层240的速率远远小于刻蚀第一伪栅极结构210的速率，对硬掩膜层240的损耗较小，因此可以形成厚度较薄的硬掩膜层240作为掩膜。以所述较薄的硬掩膜层240为掩膜形成初始沟槽231时，需要刻蚀的深度相应减小，即：形成初始沟槽231的深宽比较小，降低了形成初始沟槽231的难度，有利于形成性能较好的半导体器件。
请参考图11，形成所述初始沟槽231后，继续以所述硬掩膜层240为掩膜，刻蚀去除初始沟槽231底部的鳍部201，在所述层间介质层230和鳍部201内形成沟槽270。
刻蚀去除鳍部201的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀去除鳍部201的工艺为干法刻蚀工艺，所述刻蚀工艺的参数包括：采用的刻蚀气体包括：SF6、HBr、O2、NF3、CF4，压强为5毫托～100毫托，气体的流量为10标准毫升/分钟-500标准毫升/分钟，温度为30摄氏度～120摄氏度。
所述刻蚀过程中，对所述硬掩膜层240的刻蚀速率小于对氮化硅材料的刻蚀速率，从而刻蚀所述硬掩膜层240的速率远远小于刻蚀鳍部201的速率，硬掩膜层240的损耗较小，因此可以形成厚度较薄的硬掩膜层240作为掩膜。以所述较薄的硬掩膜层240为掩膜形成沟槽270时，需要刻蚀的深度相应减小，所述沟槽的深宽比为4:1～8:1，即：形成沟槽270的深宽比较小，降低了形成沟槽270的难度，有利于形成性能较好的半导体器件。
形成所述初始沟槽231后，还包括：刻蚀去除位于初始沟槽231底部的隔离层。
在本实施例中，刻蚀去除初始沟槽底部的鳍部和刻蚀去除位于初始沟槽底部的隔离层是同时进行的，从而减少了工艺步骤。在其他实施例中，刻蚀去除初始沟槽底部的鳍部和刻蚀去除位于初始沟槽底部的隔离层是分步进行的。
请参考图12，形成所述沟槽270后，在所述沟槽270内形成隔离结构280。
所述隔离结构280的形成方法包括：在所述沟槽270内、以及硬掩膜层240表面形成隔离结构膜(图中未示出)；平坦化所述隔离结构膜，直至暴露出硬掩膜层240顶部表面，形成隔离结构280。
所述隔离结构膜的材料包括：氧化硅、氮化硅、氮氧化硅。在本实施例中，所述隔离结构膜的材料为氧化硅，相应地，所述隔离结构280的材料为氧化硅。
形成所述隔离结构膜的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
在本实施例中，形成所述隔离结构膜的工艺为流体化学气相沉积工艺。所述流体化学气相沉积工艺能够使隔离结构膜充分填充所述沟槽内的间隙，相应地，所述隔离结构能够充分填充于沟槽内，从而能够起到较好的隔离作用，有利于形成性能较好的半导体器件。
平坦化所述隔离结构膜的工艺包括：化学机械研磨工艺。
由于所述硬掩膜层240与隔离结构膜具有较大的刻蚀速率比，在刻蚀所述隔离结构膜形成隔离结构时，所述硬掩膜层240可以作为刻蚀停止层，从而减少了工艺步骤，节约了制备成本。
请参考图13，形成所述隔离结构280后，去除层间介质层230上的硬掩膜层240，直至暴露出第二伪栅极结构211的顶部表面；去除所述硬掩膜层240后，去除位于层间介质层230内的第一伪栅极结构210和第二伪栅极结构211。
刻蚀去除所述硬掩膜层240的工艺包括：干法刻蚀工艺、湿法刻蚀工艺和灰化工艺中的一种或者几种组合。
刻蚀去除所述第一伪栅极结构210和第二伪栅极结构211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有鳍部，所述鳍部上具有分别横跨所述鳍部的第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构覆盖鳍部的部分顶部和侧壁表面，且所述第二伪栅极结构覆盖鳍部的部分顶部和侧壁表面，所述半导体衬底上具有层间介质层，且覆盖第一伪栅极结构的侧壁和第二伪栅极结构的侧壁；
在所述层间介质层、第一伪栅极结构以及第二伪栅极结构上形成硬掩膜层，所述硬掩膜层内具有第一开口，且所述第一开口暴露出第一伪栅极结构顶部表面；
以所述硬掩膜层为掩膜，刻蚀所述第一伪栅极结构和位于第一伪栅极结构底部的鳍部，在所述层间介质层和鳍部内形成沟槽，且在形成所述沟槽的刻蚀过程中，对所述硬掩膜层的刻蚀速率小于对氮化硅材料的刻蚀速率。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的材料为金属氮化物。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的材料包括：氮化钛、氮化钽、氮化铜、氮化钨、氮化铂、氮化铝、氮化镍和氮化钴中的一种或多种。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层为单层结构或者多层重叠结构。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的厚度小于600埃。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的厚度为50埃～300埃。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一开口的形成方法包括：在所述硬掩膜层上形成光胶层，所述光胶层内具有第二开口，且暴露出第一伪栅极结构；以所述光胶层为掩膜，刻蚀所述硬掩膜层，在所硬掩膜层内形成第一开口。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，在所述硬掩膜层上形成光胶层前，还包括：在所述硬掩膜层表面形成抗反射涂层；所述第一开口的形成方法还包括：以所述光胶层为掩膜，刻蚀所述抗反射涂层，在所述抗反射涂层内形成第三开口。
9.如权利要求7所述的半导体器件的形成方法，其特征在于，所述光胶层的厚度为600埃～1800埃。
10.如权利要求8所述的半导体器件的形成方法，其特征在于，所述抗反射涂层的厚度为200埃～900埃。
11.如权利要求8所述的半导体器件的形成方法，其特征在于，形成所述第一开口后，形成所述沟槽前，还包括：去除硬掩膜层表面的抗反射涂层和位于抗反射涂层表面的图形化的光胶层。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述沟槽的深宽比为4:1～8:1。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述沟槽的形成方法包括：以所述硬掩膜层为掩膜，刻蚀去除第一开口底部的第一伪栅极结构，在所述层间介质层内形成初始沟槽；形成初始沟槽后，刻蚀去除初始沟槽底部的鳍部，在所述层间介质层和鳍部内形成沟槽。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，所述半导体衬底上还具有隔离层，所述隔离层覆盖鳍部的部分侧壁，且隔离层的顶部表面低于鳍部的顶部表面；所述沟槽的形成方法还包括：刻蚀去除初始沟槽底部的隔离层，在所述层间介质层和鳍部内形成沟槽。
15.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述沟槽后，还包括：在所述沟槽内形成隔离结构。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，所述隔离结构的形成方法包括：在所述沟槽内、以及硬掩膜层表面形成隔离结构膜；平坦化所述隔离结构膜，直至暴露出硬掩膜层顶部表面，形成隔离结构。
17.一种采用如权利要求1至16任一项方法所形成的半导体器件。
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|---|---|---|---|---|
| CN113823562A (zh) * | 2020-06-18 | 2021-12-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020185469A1 (en) * | 1999-08-11 | 2002-12-12 | Applied Materials, Inc. | Method of micromachining a multi-part cavity |
| CN102034704A (zh) * | 2009-09-25 | 2011-04-27 | 中芯国际集成电路制造(上海)有限公司 | 提高刻蚀硬掩膜氧化层和氮化硅层刻蚀选择比的方法 |
| CN102543857A (zh) * | 2012-02-28 | 2012-07-04 | 上海华力微电子有限公司 | Sram共享接触孔的形成方法 |
| CN102779741A (zh) * | 2011-05-11 | 2012-11-14 | 中芯国际集成电路制造(上海)有限公司 | 一种栅极刻蚀方法 |
| DE102012200236B3 (de) * | 2012-01-10 | 2013-02-21 | Robert Bosch Gmbh | Verfahren zur Strukturierung von Siliziumcarbid und SiC-Graben-MOSFET |
| CN103871968A (zh) * | 2012-12-18 | 2014-06-18 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的制作方法 |
-
2018
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020185469A1 (en) * | 1999-08-11 | 2002-12-12 | Applied Materials, Inc. | Method of micromachining a multi-part cavity |
| CN102034704A (zh) * | 2009-09-25 | 2011-04-27 | 中芯国际集成电路制造(上海)有限公司 | 提高刻蚀硬掩膜氧化层和氮化硅层刻蚀选择比的方法 |
| CN102779741A (zh) * | 2011-05-11 | 2012-11-14 | 中芯国际集成电路制造(上海)有限公司 | 一种栅极刻蚀方法 |
| DE102012200236B3 (de) * | 2012-01-10 | 2013-02-21 | Robert Bosch Gmbh | Verfahren zur Strukturierung von Siliziumcarbid und SiC-Graben-MOSFET |
| CN102543857A (zh) * | 2012-02-28 | 2012-07-04 | 上海华力微电子有限公司 | Sram共享接触孔的形成方法 |
| CN103871968A (zh) * | 2012-12-18 | 2014-06-18 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的制作方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113823562A (zh) * | 2020-06-18 | 2021-12-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
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