KR20100031873A - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR20100031873A
KR20100031873A KR1020080090717A KR20080090717A KR20100031873A KR 20100031873 A KR20100031873 A KR 20100031873A KR 1020080090717 A KR1020080090717 A KR 1020080090717A KR 20080090717 A KR20080090717 A KR 20080090717A KR 20100031873 A KR20100031873 A KR 20100031873A
Authority
KR
South Korea
Prior art keywords
hard mask
manufacturing
semiconductor device
etching
gas
Prior art date
Application number
KR1020080090717A
Other languages
English (en)
Other versions
KR100995829B1 (ko
Inventor
윤기준
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080090717A priority Critical patent/KR100995829B1/ko
Priority to US12/559,108 priority patent/US20100068882A1/en
Publication of KR20100031873A publication Critical patent/KR20100031873A/ko
Application granted granted Critical
Publication of KR100995829B1 publication Critical patent/KR100995829B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562Selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체 소자의 제조 방법이 개시된다. 이 방법은 하부 기판상에 확산방지막을 형성하는 단계와, 확산방지막 상에 하드마스크과 폴리게이트 및 반사방지막을 순차적으로 형성하는 단계와, 반사방지막 상부에 형성된 포토 레지스트 패턴을 마스크로 폴리게이트를 식각하는 단계와, 하드마스크를 확산 방지막으로부터 소정거리까지 식각하는 초기 식각단계 및 초기 식각과 다른 방법으로 하드마스크를 확산방지막까지 오버 식각하는 단계를 포함하는 것이 바람직하다. 그러므로, 본 발명에 의한 반도체 소자의 제조 방법은 하드마스크 식각시 부산물의 발생을 방지할 수 있고, 후속 세정 공정을 필요로 하지 않으므로 공정을 단순화시킬 수 있다.
하드마스크, 부산물, 오버 식각

Description

반도체 소자 및 그의 제조방법{Semiconductor Device and Method for manufacturing the device}
본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로 하드마스크(hard mask)를 사용하는 목적은 원하는 패턴을 형성하기 위한 것으로서, 금속 배선의 선폭이 120㎚ 이하로 작아지면서, 포토레지스트(photo resist) 두께에 제한을 갖게 되었다. 이를 극복하기 위한 방법으로 얇은 층의 옥사이드(oxide) 하드마스크를 사용하여 더블 마스크(double mask) 구조를 이용하고 있다.
도 1a는 일반적인 반도체 소자 형성 방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 일반적인 게이트 전극 형성방법은 먼저, 하부 공정을 마친 반도체 기판(10) 상에 1차로 티타늄나이트라이드/티타늄(TiN/Ti) 박막(12)을 증착한 후 알루미늄층(14)을 증착하고, 알루미늄층(14) 상에 티타늄나이트라이드/티타늄(TiN/Ti) 박막(16)을 다시 증착시켜 확산방지막(20)을 형성한다.
확산방지막(20) 상에 옥사이드 하드마스크(22), 폴리게이트(24) 및 반사방지 막으로 미세한 패턴을 형성하기 위한 반사방지(Bottom Anti-Reflective Coating,)막(26)을 순차적으로 형성한다.
반사방지막(26) 상부에 포토 레지스트(photo resist)를 형성하고, 패턴 형성을 위한 마스크(미도시)를 이용하여 포토 레지스트 패턴(28)을 형성한다.
도 1b를 참조하면, 포토 레지스트 패턴(28)을 마스크로 폴리게이트(24)를 식각하고, 포토 레지스트 패턴(28) 및 반사방지막(26)을 제거한 후, 옥사이드 하드마스크(22)를 식각하는데 이때, 옥사이드 하드마스크(22)를 식각하기 위한 가스 및 하부 전극의 세기로 인하여 확산방지막(20)의 티타늄나이트라이드/티타늄 박막(16)과 반응하고, 원치않는 부산물(byproduct,30)이 발생하게 된다.
도 1c에 도시된 바와 같이, 옥사이드 하드마스크(22) 식각시 하부 티타늄나이트라이드/티타늄 박막(16)과 반응하여 발생한 폴리머(polymer)가 측벽에 붙어있게 된다.
도 1d에 도시된 바와 같이, 실제 후속 알루미늄 금속의 이온반응식각(RIE)시 전단계의 옥사이드 하드마스크(22) 공정으로 인하여 발생된 폴리머에 의해 표면이 매끄럽지 못하고, 톱니모양패턴(top serration)이 된다.
즉, 옥사이드 하드마스크(22) 식각시 각종 물질이 상호 반응하여 중합체인 폴리머를 형성하여, 금속배선을 구성하는 개개의 금속라인의 상면이나 측벽에 잔존하게 되고, 이들은 표면 저항을 증가시키는 등의 반도체 소자의 주요한 불량 원인이 되므로 제거해야 한다.
본 발명이 이루고자 하는 기술적 과제는, 하드마스크 식각시 부산물의 발생을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명의 반도체 소자의 제조 방법은 하부 기판상에 확산방지막을 형성하는 단계와, 확산방지막 상에 하드마스크과 폴리게이트 및 반사방지막을 순차적으로 형성하는 단계와, 반사방지막 상부에 형성된 포토 레지스트 패턴을 마스크로 폴리게이트를 식각하는 단계와, 하드마스크를 확산 방지막으로부터 소정거리까지 식각하는 초기 식각단계 및 초기 식각과 다른 방법으로 하드마스크를 확산방지막까지 오버 식각하는 단계를 포함하는 것이 바람직하다.
본 발명에 의한 반도체 소자의 제조 방법은 하드마스크 식각시 부산물의 발생을 방지할 수 있고, 후속 세정 공정을 필요로 하지 않으므로 공정을 단순화시킬 수 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
본 발명에 따른 반도체 소자의 제조 방법은 도 2a에 도시된 바와 같이, 먼저 하부 공정을 마친 반도체 기판(200) 상에 1차로 티타늄나이트라이드/티타늄(TiN/Ti) 박막(212)을 증착한 후 티타늄나이트라이드/티타늄 박막(212) 상에 얇게 유가 또는 무기물질, 예를 들어 알루미늄(Al)층(214)을 증착하고, 이어 알루미늄층(214) 상에 2차로 티타늄나이트라이드/티타늄 박막(216)을 다시 증착시켜 확산방지막(220)을 완성한다.
이때, 확산방지막(220)은 1차 티타늄나이트라이드/티타늄 박막(212)과 얇은 알루미늄층(214) 및 2차 티타늄나이트라이드/티타늄 박막(216)을 수십 내지 수천번 반복 증착하는 공정을 거쳐 형성한다.
확산방지막(220) 형성 과정을 좀더 구체적으로 설명하자면, 다음과 같다.
1차 및 2차 티타늄나이트라이드/티타늄 박막(212 및 216)은 동일한 조건하에서 증착하는데, 소우스 가스로는 유기나 무기물 소스를 사용하며, 공급시간은0.05 ~ 10초로 한다.
이때, 소오스 공급후 퍼지가스를 0.5 ~ 10초 동안 공급하여 잔류하는 소오스와 부산물을 퍼지시키며, 퍼지가스로는 불활성 가스(inert gas)를 사용하거나, 수소(H2) 가스도 사용할 수 있다.
이때, 티타늄나이트라이드/티타늄 박막(212 및 216)은 200 내지 700℃ 온도에서 증착하며, 공정압력은 0.1 ~ 100 torr로 한다. 또한, 퍼지가스로는 불활성 가스나 수소를 사용한다.
다음, 화학적으로 흡착된 TiClx(x=1~4)와 반응시켜 티타늄나이트라이드/티타늄 박막(212 및 216)을 형성하기 위해 반응가스로 NH3 를 0.5 ~ 10초 동안 공급하며, 반응가스를 공급한 후 다시 퍼지가스로 잔류하는 반응가스와 부산물을 퍼지시킨다.
소오스 공급단계, 퍼지단계, 반응가스공급단계 및 퍼지단계를 하나의 사이클(cycle)이라고 하고, 이러한 사이클을 수십 내지 수천번 반복하므로서 원하는 두께의 티타늄나이트라이드/티타늄 박막(212 및 216)을 얻는다.
이때, 티타늄나이트라이드/티타늄 박막(212 및 216) 형성을 위해 수십 내지 수천 번 사이클을 반복하는 중간에 수시로 유기 또는 무기 알루미늄 소스를 공급하여 티타늄나이트라이드/티타늄 박막(212 및 216)의 중간 중간에 여러 층의 얇은 알루미늄 원자층(214)을 생성시킨다.
즉, 1차로 티타늄나이트라이드/티타늄 박막(212)을 증착한 후 알루미늄 소스를 공급한 다음 퍼지가스를 공급하고, 이어 반응가스를 공급한 다음 퍼지가스를 공급하는 순으로 진행되는 사이클을 수회 내지 수십회 반복하여 얇은 알루미늄층(214)을 증착한다. 이때, 퍼지가스로는 불활성 가스나 수소를 사용한다.
도 2b에 도시된 바와 같이, 확산방지막(220) 상에 하드 마스크(222), 폴리게이트(224) 및 반사 방지막으로 미세한 패턴을 형성하기 위한 반사방지막(226)을 순차적으로 형성한다.
이후, 반사방지막(226) 상부에 포토 레지스트(Photo Resist)를 형성하고, 패 턴 형성을 위한 마스크(미도시)를 이용하여 포토 레지스트 패턴(228)을 형성한다.
즉, 활성 영역(active area)이 정의된 기판 위에 게이트 옥사이드로 써멀 옥사이드(thermal oxide) 하드 마스크층(222)을 형성한 후 폴리게이트(224)를 형성한다. 폴리게이트(224) 상에 포토 레지스트를 증착하고, 사진 공정을 실시한다.
하드 마스크(222)는 플라즈마 화학적 기상증착법(PE-CVD)를 이용한 SiH4 옥사이드가 바람직하고, 하드 마스크(222)의 두께는 150Å 내지 400Å 가 바람직하다.
포토 레지스트(228)를 패터닝할 때 KrF 광원을 사용할 경우 패턴의 폭이 120nm가 되도록 패터닝한다.
다음, 도 2c에 도시한 바와 같이, 폴리게이트(224)를 식각하고 포토 레지스트 패턴(228) 및 반사방지막(226)을 제거한다.
도 2d 및 도 2e에 도시한 바와 같이, 하드 마스크층(222)을 상부 하드마스크층(222-1) 및 하부 하드마스크층(222-2)으로 나누어 서로 다른 방법으로 상부 하드마스크층(222-1) 및 하부 하드 마스크층(222-2)을 이중 식각한다.
도 2d를 참조하면, 1차적으로 예를 들면, 플라즈마 식각을 이용하여 상부 하드마스크층(222-1)을 식각한다.
플라즈마 식각은 Cl2 및 HBr, Cl2 및 O2 또는 HBr 및 O2 의 식각가스를 사용하여 옥사이드와의 선택비가 10:1이 되도록 한다.
여기서, 상부 하드마스크층(222-1)은 확산방지막(220)으로부터 5~20% 정도를 남겨두고 식각되어야 한다.
도 2e를 참조하면, 1차 상부 하드마스크층(222-1) 식각 후 남은 하부 하드마스크층(222-2)을 오버 식각하는데 있어서, 확산방지막(220)까지 이온반응식각(Reactive Ion Etching,RIE) 식각한다.
주목해야할 점은 오버 식각은 하부 하드마스크층(222-2)을 티타늄나이트라이드/티타늄과 거의 반응하지 않으며, 하드마스크 식각이 가능한 가스를 이용하여 식각하는 것이다.
이러한 오버 식각에 이용되는 가스로는 CF4, Ar 및 O2 가스로 제한할 수 있고, 이중 Ar가스는 스퍼터링(sputtering) 효과를 갖고 있으며, O2 가스는 옥사이드 하드마스크 에치율(etch rate)을 상승시킨다.
구체적으로, 2차 하부 폴리게이트(222-2) 이온반응식각(RIE) 공정은 다음과 같은 레시피로 진행한다.
파워 : 2MHz, 0~200W
압력 : 60~85mT
CF4 : 50~100sccm
Ar : 250~350sccm
O2 : 0~5sccm
본 발명은 앞서 설명한 바와 같이, 하드마스크(222) 층을 이중으로 나누어 티타늄나이트라이드/티타늄 박막(216)과 인접한 하부 하드마스크(222-2) 층은 상부 하드마스크(222-1)층의 식각 방법과 차별적인 방법으로 식각함으로써, 종래 옥사이드 하드마스크 식각시 각종 물질이 상호 반응하여 발생되었던 부산물의 발생을 방지할 수 있다.
그리고, 후속 알루미늄 층(214) 식각시 표면의 탑 세레이션(Top serration) 형상을 개선함으로써, 알루미늄 금속 브릿지 위험 요소를 제거할 수 있다.
또한, 90nm급 이하 소자의 금속 배선 공정의 마진을 확보할 수 있으며, 후속 세정공정을 필요로 하지 않으므로 공정 단순화에 기여할 수 있다.
도 3a 내지 도 3c는 각각 본 발명의 하드마스크 2중 식각 공정 후의 인라인(inline) 이미지, 알루미늄 식각 공정 후의 이미지 및 SEM으로 획득한 사진이다.
도 3a 내지 도 3c를 참조하면, 본 발명에 따른 하드마스크 식각시 부산물(byproduct)이 남지 않으며, 후속 알루미늄 식각 공정 후 탑 세레이션을 방지함으로써 표면저항을 감소시킬 수 있음을 알 수 있다.
도 1a 내지 도 1d는 일반적인 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 3a 내지 도 3c는 본 발명의 인라인 이미지 및 공정단면도를 SEM으로 획득한 사진을 나타낸다.

Claims (8)

  1. 하부 기판상에 확산 방지막을 형성하는 단계;
    상기 확산 방지막 상에 하드마스크과 폴리게이트 및 반사방지막을 순차적으로 형성하는 단계;
    상기 반사방지막 상부에 형성된 포토 레지스트 패턴을 마스크로 상기 폴리게이트를 식각하는 단계;
    상기 하드마스크를 상기 확산 방지막으로부터 임의의 거리까지 식각하는 단계; 및
    상기 상기 하드마스크를 확산방지막까지 오버 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 임의의 거리는 상기 하드마스크 상부로부터 5~20% 이상을 남겨둔 거리로 제한되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 오버 식각은 CF4, Ar 및 O2 가스를 이용하여 상기 하드마스크를 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 CF4, Ar 및 O2 가스의 압력은 60~85mTorr의 범위로 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서,
    상기 CF4, Ar 및 O2 가스의 전력은 2MHz, 0~200W 이내로 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 2 항에 있어서,
    상기 CF4 가스의 유량(flow rate)은 50~100sccm으로 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 2 항에 있어서,
    상기 Ar 가스의 유량은 250~350sccm으로 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 2 항에 있어서,
    상기 O2 가스의 유량은 0~5sccm으로 이용하는 것을 특징으로 하는 반도체 소 자의 제조 방법.
KR1020080090717A 2008-09-16 2008-09-16 반도체 소자 및 그의 제조방법 KR100995829B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080090717A KR100995829B1 (ko) 2008-09-16 2008-09-16 반도체 소자 및 그의 제조방법
US12/559,108 US20100068882A1 (en) 2008-09-16 2009-09-14 Semiconductor Device and Method for Manufacturing the Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080090717A KR100995829B1 (ko) 2008-09-16 2008-09-16 반도체 소자 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20100031873A true KR20100031873A (ko) 2010-03-25
KR100995829B1 KR100995829B1 (ko) 2010-11-23

Family

ID=42007602

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080090717A KR100995829B1 (ko) 2008-09-16 2008-09-16 반도체 소자 및 그의 제조방법

Country Status (2)

Country Link
US (1) US20100068882A1 (ko)
KR (1) KR100995829B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2983642B1 (fr) * 2011-12-05 2014-01-03 Nexcis Interface perfectionnee entre une couche i-iii-vi2 et une couche de contact arriere, dans une cellule photovoltaique.
US11450569B2 (en) * 2020-09-18 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and forming method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025273A (en) * 1998-04-06 2000-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for etching reliable small contact holes with improved profiles for semiconductor integrated circuits using a carbon doped hard mask
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
US6806203B2 (en) * 2002-03-18 2004-10-19 Applied Materials Inc. Method of forming a dual damascene structure using an amorphous silicon hard mask
KR100548515B1 (ko) * 2003-07-09 2006-02-02 매그나칩 반도체 유한회사 반도체 소자의 금속 배선의 형성 방법
US20050009373A1 (en) * 2003-07-11 2005-01-13 Tien-I Bao Semiconductor device and method for preventing damage to anti-reflective structure during removing an overlying photoresist layer
KR100604075B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
US7307025B1 (en) * 2005-04-12 2007-12-11 Lam Research Corporation Lag control
KR100703025B1 (ko) * 2005-07-05 2007-04-06 삼성전자주식회사 반도체 장치에서 금속 배선 형성 방법.
US20070123050A1 (en) * 2005-11-14 2007-05-31 Micron Technology, Inc. Etch process used during the manufacture of a semiconductor device and systems including the semiconductor device
US7902066B2 (en) * 2006-09-26 2011-03-08 Chartered Semiconductor Manufacturing, Ltd. Damascene contact structure for integrated circuits
JP4550126B2 (ja) * 2008-04-25 2010-09-22 東京エレクトロン株式会社 エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法

Also Published As

Publication number Publication date
US20100068882A1 (en) 2010-03-18
KR100995829B1 (ko) 2010-11-23

Similar Documents

Publication Publication Date Title
US8283258B2 (en) Selective wet etching of hafnium aluminum oxide films
JP6763867B2 (ja) パターニングのためのマスクエッチング
TWI698929B (zh) 半導體裝置的圖案化方法
US20200044044A1 (en) Spacers with Rectangular Profile and Methods of Forming the Same
US7105431B2 (en) Masking methods
JP2007110112A (ja) 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法
KR20080086686A (ko) 반도체 소자의 제조방법
JP2005045053A (ja) 半導体装置の製造方法
KR100502673B1 (ko) 반도체소자의 티타늄막 형성방법 및 배리어금속막 형성방법
KR100995829B1 (ko) 반도체 소자 및 그의 제조방법
US20040266204A1 (en) Method for patterning metal wire in semiconductor device
US7858515B2 (en) Method for forming metal line in semiconductor device
US7341955B2 (en) Method for fabricating semiconductor device
US20010034136A1 (en) Method for improving contact resistance of silicide layer in a semiconductor device
KR100838392B1 (ko) 반도체소자의 자기정렬콘택 식각 방법
KR20090067607A (ko) 반도체 소자의 미세패턴 형성방법
KR100910865B1 (ko) 반도체소자 제조방법
KR100328694B1 (ko) 반도체 소자의 제조방법
KR100587056B1 (ko) 반도체소자의 콘택홀 형성방법
KR100668735B1 (ko) 반도체 소자의 제조방법
JP2008016852A (ja) フラッシュメモリ素子の製造方法
KR20030044341A (ko) 반도체 소자의 제조 방법
KR20080089030A (ko) 반도체 소자의 리세스 게이트 제조방법
KR20090030507A (ko) 반도체 소자의 제조방법
KR20070002797A (ko) 깊은 콘택을 갖는 반도체소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee