DE69418357T2

DE69418357T2 - SRAM-Speicherstruktur und ein zugehöriges Herstellungsverfahren

Info

Publication number: DE69418357T2
Application number: DE69418357T
Authority: DE
Inventors: Yoshio Kohno; Hirotada Kuriyama; Yukio Maki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-02-10
Filing date: 1994-02-10
Publication date: 1999-11-04
Anticipated expiration: 2014-02-11
Also published as: EP0610927A2; EP0834924A3; KR0123264B1; DE69428379T2; DE69418357D1; EP0610927A3; EP0610927B1; EP0834924B1; JP3236720B2; JPH06295999A; EP0834924A2; US5384731A; DE69428379D1

Description

Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleiterspeichervorrichtung

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und auf ein Herstellungsverfahren derselben.
Herkömmlicherweise ist ein SRAM als eine Art von Halbleiterspeichervorrichtung bekannt. Fig. 18 ist ein Ersatzschaltbild, das eine Speicherzelle eines herkömmlichen SRAM zeigt. Unter Bezugnahme auf Fig. 18, die Speicherzelle verwendet einen p- Typ-MOS (Metal Oxide Semiconductor = Metall-Oxid-Halbleiter) als eine Last und ist aus sechs Transistoren ausgebildet. Genauer gesagt, ein Paar von Treibertransistoren (zum Treiben) Q&sub1; und Q&sub2; (n-Typ-MOS-Transistoren) und ein Paar von Lasttransistoren Q&sub5; und Q&sub6; (p-Typ-MOS-Transistoren) sind miteinander zur Bildung einer Flip-Flop-Schaltung verbunden.
Die Source-Bereiche 110 und 111 des Paares von Lasttransistoren Q&sub5; und Q&sub6; sind mit einer Stromversorgung Vcc verbunden. Die Source-Bereiche der Treibertransistoren Q&sub1; und Q&sub2; sind mit den GNDs 112 und 113 verbunden.
Ein Paar von Zugriffstransistoren Q&sub3; und Q&sub9; (n-Typ-MOS-Transistoren) sind mit den Speicherknoten 114 bzw. 115 verbunden. Eine Bitleitung 107 ist mit einem der Source/Drain-Bereiche des Zugriffstransistors Q&sub3; verbunden. Eine Bitleitung 108 ist mit einem der Source/Drain-Bereiche des Zugriffstransistors Q&sub4; verbunden. Die Gateelektroden der Zugriffstransistoren Q&sub3; und Q&sub4; sind mit einer Wortleitung 109 verbunden.
Es wird nun eine herkömmliche SRAM-Speicherzellenstruktur im Wege der Illustration eines Dokumentes (International Electron Device Meeting 1991 Technical Digest, S. 481-484) beschrieben.
Die Fig. 19A und 19B sind Draufsichten, die eine herkömmliche SRAM-Speicherzellenstruktur zeigen, die von der Bodenschicht weg in zwei Stufen unterteilt ist. Genauer gesagt, Fig. 19A illustriert Treibertransistoren Q&sub1; und Q&sub2; und die Zugriffstransistoren Q&sub3; und Q&sub4;, die auf einem Substrat ausgebildet sind, während die Fig. 19B die Dünnschicht-Transistoren (TFT) Q&sub5; und Q&sub6; illustriert. Fig. 20 ist eine schematische Schnittansicht, die entlang der Linie G-G in den Fig. 19A und 19B genommen ist.
Unter Bezugnahme auf die Fig. 19A, 19B und 20, bei der herkömmlichen Speicherzelle sind ein Paar von Treibertransistoren Q&sub1; und Q&sub2; und ein Paar von Zugriffstransistoren Q&sub3; und Q&sub4; an einer Hauptoberfläche einer p-Typ-Wanne 120 ausgebildet. Der Treibertransistor Q&sub1; weist einen Drain-Bereich 125a und einen Source- Bereich 125b, die einander mit einem Kanalbereich 125c dazwischen gegenüberliegen, und eine Gateelektrode 124 auf. Der Treibertransistor Q&sub2; weist einen Drain-Bereich 126a und einen Source-Bereich 126b, die einander mit einem Kanalbereich 126c dazwischen gegenüberliegen, und eine Gateelektrode 123 auf.
Der Zugriffstransistor Q&sub3; weist ein Paar von Source/Drain- Bereichen 125d, die einander mit einem Kanalbereich 125e dazwischen gegenüberliegen, und eine Gateelektrode 121 auf. Der Zugriffstransistor Q&sub4; weist ein Paar von Source/Drain-Bereichen 126d, die einander mit einem Kanalbereich 126e dazwischen gegenüberliegen, und eine Gateelektrode 122 auf.
Diese Transistoren werden von n-Typ-MOS-Transistoren gebildet, die Source/Drain-Bereiche aufweisen, die auf der Hauptoberfläche der p-Typ-Wanne 120 ausgebildet sind. Die Gateelektrode 123 des Treibertransistors Q&sub2; ist mit dem Source/Drain-Bereich 125d des Zugriffstransistors Q&sub3; und dem Drain-Bereich 125a des Trei bertransistors Q&sub1; durch einen Kontaktabschnitt 123a verbunden. Die Gateelektrode 124 des Treibertransistors Q&sub1; ist mit dem Source/Drain-Bereich 126d des Zugriffstransistors Q&sub4; und dem Drain-Bereich 126a des Treibertransistors Q&sub2; durch einen Kontaktabschnitt 124a verbunden.
Der Drain-Bereich 143a des Lasttransistors Q&sub5; und die Gateelektrode 142 des Lasttransistors Q&sub6; sind mit der Gateelektrode 124 des Treibertransistors Q&sub1; durch einen Kontaktabschnitt 143d verbunden. Der Drain-Bereich 144a des Lasttransistors Q&sub6; und die Gateelektrode 141 des Lasttransistors Q&sub5; sind mit der Gateelektrode 123 des Treibertransistors Q&sub2; durch einen Kontaktabschnitt 144d verbunden.
Eine Wolframsilizidschicht 135, die eine GND-Leistung sein soll, ist an der Position einer Zwischenschicht zwischen den Treibertransistoren Q&sub1;, Q&sub2; und Zugriffstransistoren Q&sub3;, Q&sub4; und den Lasttransistoren Q&sub5;, Q&sub6; ausgebildet.
Eine Bitleitung 139 ist mit dem Source/Drain-Bereich 125d des Zugriffstransistors Q&sub3; mit einer Steckkontaktschicht 137 dazwischen verbunden. Die andere Bitleitung (nicht gezeigt) ist mit dem Source/Drain-Bereich 126d des Zugriffstransistors Q&sub4;, mit einer Steckkontaktschicht dazwischen wie in dem Fall der Bitleitung 139, verbunden.
Die Lasttransistoren Q&sub5; und Q&sub6;, die jeweils aus einem Dünnschicht-Transistor ausgebildet sind, weisen die Gateelektroden 141 bzw. 142, die unter Kanalbereichen 143c, 144c liegen, auf und bilden jeweils einen sogenannten Bodengatetyp-Transistor.
Fig. 21 ist eine Schnittansicht, die einen typischen Querschnitt eines Dünnschicht-Transistors, der für die Lasttransistoren Q&sub5; und Q&sub6; verwendet wird, zeigt. Unter Bezugnahme auf Fig. 21, der Dünnschichttransistor enthält den Kanalbereich 144c, den Drain-Bereich 144a und den Source-Bereich 144b, die in einer Halbleiterschicht wie einer solchen aus polykristallinem Silizium ausgebildet sind. Die Gateelektrode 142 ist an einer dem Kanalbereich 144c mit einer Isolierschicht dazwischen gegenüberliegenden Position ausbildet. Fig. 22 ist eine graphische Darstellung, die die Stromkennlinie des oben beschriebenen Dünnschicht-Transistors zeigt. In Fig. 22 repräsentiert Vd die Drainspannung, Vg die Gatespannung und Id den Drainstrom.
Bei einem solchen SRAM muß, um die Integrationsdichte der Speicherzellen zu erhöhen, die durch jede Speicherzelle in der Ebene eingenommene Fläche reduziert werden. Genauer gesagt, die Fläche auf der Ebene, die durch die Treibertransistoren Q&sub1;, Q&sub2;, die Zugriffstransistoren Q&sub3;, Q&sub4; und die Lasttransistoren Q&sub5;, Q&sub6; belegt wird, muß reduziert werden. Die oben beschriebene herkömmliche Speicherzelle begegnet jedoch den folgenden zwei Nachteilen beim Erhöhen der Integrationsdichte.
Der erste Nachteil ist eine Instabilität beim Betrieb zum Zeitpunkt des Lesens. Es wird nun dieser Nachteil detaillierter beschrieben.
Die Fig. 23A und 23B sind Darstellungen, die eine Ersatzschaltung der in Fig. 18 gezeigten Speicherzelle zeigen, die durch Teilen dieser in zwei Inverterschaltungen, die sich auf einen Lesebetrieb beziehen, erhalten worden ist. Unter Bezugnahme auf die Fig. 23A und 23B, die Lasttransistoren Q&sub5; und Q&sub6; sind nicht illustriert, da der über dieses fließende Strom merklich klein ist. Die Leseeigenschaft der Speicherzelle wird erzeugt aus der Spannungsänderung an dem Speicherknoten derselben, wobei eine Bitleitung und eine Wortleitung auf Vcc festgelegt sind, während die Gatespannung eines Treibertransistors (Spannung an dem Speicherknoten der anderen Seite) geändert wird.
Fig. 24 ist eine graphische Darstellung, die die Leseeigenschaft des oben beschriebenen SRAM zeigt. Unter Bezugnahme auf Fig. 24, die Abszisse stellt die Spannung des Speicherknotens 115 dar, während die Ordinate die Spannung des Speicherknotens 114 darstellt. Die Kurve α&sub1; stellt die Spannungsänderungskennlinie des Speicherknotens 114, wenn die Spannung des Speicherknotens 115 geändert wird, dar. Die Kurve γ&sub1; stellt die Spannungsänderungskennlinie des Speicherknotens 115 dar, wenn die Spannung des Speicherknotens 114 geändert wird. Die Kurven α&sub1; und γ&sub1; kreuzen sich an drei Punkten P&sub1;, P&sub2; und P&sub3;. Der Punkt P&sub3; entspricht dem Speicherknoten 114, der den Wert "Hoch" speichert, während der Punkt P&sub1; dem Speicherknoten 115 entspricht, der den Wert "Hoch" speichert. Der Punkt P&sub2; ist ein instabiler Punkt und die Spannung stoppt nicht an dem Punkt P&sub2; zur Zeit des Lesens. In der Figur ist ein Bereich, der durch einen Kreis h&sub1; definiert ist, ein sogenanntes "Speicherzellenauge". Im allgemeinen ist der Lesebetrieb, je größer das Speicherzellenauge ist, umso stabiler.
Das Speicherzellenauge ist diskutiert in Evert Seevinck et al., IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. SC-22, No. 5, Oktober 1987, S. 748-754 und H. Shinohara et al., VLSI '82, S. 106- 107.
Es gibt verschiedene Wege des Vergrößerns eines Speicherzellenauges, und zwei Annäherungen werden im folgenden beschrieben. Das erste Verfahren ist, das Treiberfähigkeitsverhältnis β des Treibertransistors und des Zugriffstransistors (in anderen Worten, die Treiberfähigkeit des Treibertransistors/die Treiberfähigkeit des Zugriffstransistors) zu vergrößern. Fig. 25 ist eine graphische Darstellung, die die Lesekennlinie zeigt, wenn das Treiberfähigkeitsverhältnis β bezüglich des in Fig. 24 gezeigten Falles erhöht ist. Unter Bezugnahme auf Fig. 25, das Speicherzellenauge ist vergrößert von dem Kreis h&sub1; zu dem Kreis h&sub2;.
Die zweite Annäherung ist, die Schwellenspannung Vth des Zugriffstransistors zu reduzieren. Vcc-θ&sub1; (Abstand zwischen Vcc und 61) und Vcc-θ&sub2; (Abstand zwischen Vcc und θ&sub2;) in Fig. 24 entspricht den Schwellenspannungen Vth der Zugriffstransistoren Q&sub3; bzw. Q&sub4;. Es wird bemerkt, daß θ&sub1; und θ&sub2; Hochpegel-Spannungen der Ausgänge der entsprechenden Inverter sind. Fig. 26 ist eine graphische Darstellung, die die Kennlinie zeigt, wenn die Schwellenspannung Vth des Zugriffstransistors bezüglich des Falles aus Fig. 24 reduziert ist. Unter Bezugnahme auf Fig. 26, falls die Schwellenspannungen Vth der Zugriffstransistoren Q&sub3; und Q&sub4; auf Vcc-θ&sub3; bzw. Vcc-θ&sub4; reduziert sind, ist das Speicherzellenauge von dem Kreis h&sub1; zu dem Kreis h&sub3; vergrößert.
Unter Bezugnahme auf Fig. 19A, eine herkömmliche Annäherung zum Vergrößern eines Speicherzellenauges ist es, die Gatebreiten WD der Treibertransistoren Q&sub1; und Q&sub2; zu erhöhen oder die Gatebreiten WA der Zugriffstransistoren Q&sub3; und Q&sub4; zu reduzieren. Dieses ist so, da die Treiberfähigkeit eines Transistors im wesentlichen proportional zu seiner Gatebreite ist. Die Erhöhung der Gatebreite WD eines Treibertransistors verhindert jedoch die Reduzierung der Größe der Speicherzelle und ist daher im Hinblick auf eine Integration hoher Dichte nicht zu bevorzugen. Während dessen gibt die Reduzierung der Gatebreite WA eines Zugriffstransistors Anlaß zum Anstieg der Schwellenspannung Vth des Zugriffstransistors aufgrund des Schmalkanaleffektes. Darum wird das Speicherzellenauge im Gegensatz zur obigen Beschreibung reduziert, was in einem instabilen Lesebetrieb resultiert.
Wie oben beschrieben worden ist, kann eine solche herkömmliche SRAM-Speicherzellenstruktur einen Anstieg der Integrationsdichte, während die Betriebsstabilität beibehalten wird, nicht liefern.
Der zweite Nachteil besteht aufgrund der Begrenzungen der Herstellung durch Photolithographietechniken. Nun werden die Begrenzungen detaillierter beschrieben.
Die Lasttransistoren Q&sub5; und Q&sub6;, die bei der herkömmlichen SRAM- Speicherzellenstruktur verwendet werden, die in den Fig. 19A und 19B gezeigt ist, sind beide Bodengatetyp-Dünnschicht- Transistoren. Unter Bezugnahme auf insbesondere Fig. 19B, die Gates 141 und 142 der Lasttransistoren Q&sub5; und Q&sub6; sind aus einer Schicht ausgebildet. Genauer gesagt, wenn die Lasttransistoren Q&sub5; und Q&sub6; ausgebildet werden, wird zuerst eine leitende Schicht gebildet und dann werden die Gateelektroden 141 und 142 aus der leitenden Schicht durch Mustern unter Verwendung einer Photolithographietechnik oder ähnlichem ausgebildet. Beim momentanen Stand der Technik beträgt eine minimale Herstellungsgröße beim Mustern mittels Photolithographie ungefähr 0,35 um, und daher kann die Größe jedes Abschnittes der Gateelektroden 141 und 142, die mittels Photolithographie gemustert worden sind (zum Beispiel L&sub3; und L&sub4;), nicht kleiner als 0,35 um sein.
Die Source/Drain-Bereiche der Lasttransistoren Q&sub5;, Q&sub6; und die Schichten 143, 144, die Kanalbereiche sein sollen, werden beide ebenfalls aus einer Schicht ausgebildet. Dementsprechend kann die Größe jedes Abschnittes der Schichten 143 und 144 (zum Beispiel L&sub5;) ebenfalls nicht kleiner als 0,35 um sein.
Wie oben beschrieben worden ist, ist es mit den Begrenzungen bei der Herstellung unter Verwendung von Photolithographietechniken schwierig, die belegte Fläche der Lasttransistoren Q&sub5; und Q&sub6; auf der Ebene zu reduzieren, und die herkömmliche SRAM- Speicherzellenstruktur ist in dieser Hinsicht für eine hochdichte Integration ebenfalls nicht angebbar.
Die Struktur der Lasttransistoren Q&sub5;, Q&sub6;, die weniger empfänglich für die Begrenzungen bei der Herstellung durch Photolithographietechniken, wie sie oben beschrieben worden sind, ist, ist in der japanischen Patentoffenlegungsschrift Nr. 3-34569 offenbart.
Während dessen ist Fig. 27 eine Draufsicht, die schematisch die Struktur eines Lasttransistors in der japanischen Patentoffenlegungsschrift Nr. 3-34569 zeigt. Unter Bezugnahme auf Fig. 27, das Paar von Lasttransistoren ist durch zwei polykristalline Siliziumschichten 301 und 303, die aufeinander mit einer Isolierschicht (nicht gezeigt) dazwischen gestapelt sind, ausgebildet. Ein Drain-Bereich 301a und ein Source-Bereich 301b sind mit einem Kanalbereich 301c dazwischen in der polykristallinen Siliziumschicht 301 ausgebildet. Ein Drain-Bereich 303a und ein Source-Bereich 303b sind mit einem Kanalbereich 303c dazwischen in der polykristallinen Siliziumschicht 303 ausgebildet. Ein Drain-Bereich 303, der eine Gateelektrode sein soll, ist auf dem darunterliegenden Kanalbereich 301c mit einer Isolierschicht dazwischen vorhanden. Der Drain-Bereich 301a, der eine Gateelektrode sein soll, ist auf dem darunterliegenden Kanalbereich 303c mit einer Isolierschicht dazwischen vorhanden.
Derart bildet bei der Struktur des Paares von Lasttransistoren einer einen Bodengatetyp-Transistor und der andere einen Transistor des Typs mit oben liegendem Gate. Der Drain-Bereich des einen Transistors verwendet die Gateelektrode des anderen Transistors. Darum werden die Begrenzungen bei der Herstellung durch Photolithographie, die oben beschrieben worden sind, reduziert. Die Lasttransistorstruktur ist daher für eine hochdichte Integration geeignet. Der Drain-Bereich 301a der darunterliegenden polykristallinen Siliziumschicht 301 ist nicht mit der darüberliegenden polykristallinen Siliziumschicht 303 bedeckt. Dementsprechend kann ein Dotierstoff in den Drain- Bereich 301a in einer selbstausrichtenden Weise implantiert werden.
Bei der Lasttransistorstruktur weisen jedoch die Kanalbereiche 301c und 303c beide eine näherungsweise L-Form auf. Falls zum Beispiel eine Fehlüberdeckung einer Maske zur Zeit des Musterns der polykristallinen Siliziumdünnschicht 303 verursacht, daß die darüberliegende polykristalline Silizium-Dünnschicht 303 bezüglich der der untenliegenden polykristallinen Silizium- Dünnschicht 301 in der Richtung, die durch den Pfeil J oder K angezeigt ist, verschoben wird, können die Größen L&sub6;, L&sub7;, W&sub1; und W&sub2; der Abschnitte der Kanalbereiche 301c und 303c leicht geändert werden.
Fig. 28 ist eine Draufsicht, die schematisch zeigt, wie die Abmessung eines Kanalbereiches durch eine Fehlüberdeckung einer Maske geändert wird. Unter Bezugnahme auf Fig. 28, bei der Lasttransistorpaar-Struktur, die in Fig. 27 gezeigt ist, wird deren Kanalbereichsabmessung leicht geändert. Dementsprechend kann ein Transistor, der eine gewünschte Eigenschaft aufweist, nicht erhalten werden. Es ist außerdem schwierig, einen stabilen Betrieb zu erhalten.
Wie oben beschrieben worden ist, war es bei den Lasttransistoren, die für eine herkömmliche SRAM-Speicherzellenstruktur verwendet worden sind, nicht möglich, eine Struktur bereitzustellen, die für eine Integration mit hoher Intensität, während ein stabiler Betrieb beibehalten wird, geeignet ist.
Eine weitere Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung sind aus der EP-A-0 522 689 bekannt.
Es ist eine Aufgabe der Erfindung, eine SRAM-Speicherzellenstruktur anzugeben, die für eine hochdichte Integration geeignet ist.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 5.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Das Vorhergehende und andere Merkmale und Vorteile der vorliegenden Erfindung werden offensichtlicher aus der folgenden de taillierten Beschreibung einer Ausführungsform der vorliegenden Erfindung in Verbindung mit den begleitenden Zeichnungen, von denen:
Fig. 1 eine Schnittansicht ist, die schematisch eine SRAM- Speicherzellenstruktur entsprechend einer ersten Ausführungsform der Erfindung in einem Querschnitt, der Fig. 20 entspricht, zeigt;
Fig. 2A eine schematische Schnittansicht ist, die die Struktur eines Zugriffstransistors in einem Bereich A aus Fig. 1 vergrößert zeigt;
Fig. 2B eine schematische Schnittansicht, die einen Treibertransistor zeigt, die entlang der Linie B-B in Fig. 1 genommen ist;
Fig. 3A-8A und Fig. 3B-8B Schnittansichten sind, die schematisch, in der Reihenfolge der Schritte, Verfahren zur Herstellung eines Zugriffstransistors und eines Treibertransistors zeigen, die für die SRAM-Speicherzellenstruktur entsprechend der ersten Ausführungsform der Erfindung verwendet werden;
Fig. 9A und 9B Schnittansichten sind, die Herstellungsverfahren des Zugriffstransistors und des Treibertransistors zeigen, die für die SRAM-Speicherzellenstruktur entsprechend der ersten Ausführungsform der Erfindung verwendet werden, wenn das Material der Gateisolierschichten geändert wird;
Fig. 10A und 10B Schnittansichten sind, die schematisch die Struktur des Zugriffstransistors und Treibertransistors entsprechend der Fig. 9A und 9B zeigen;
Fig. 11A und 11B Schnittansichten sind, die schematisch den Zugriffstransistor und Treibertransistor zeigen, die für die SRAM-Speicherzellenstruktur entsprechend der ersten Ausführungsform der Erfindung verwendet werden, wenn die Materialien der Gateisolierschichten geändert werden;
Fig. 12A-14A und Fig. 12B-14B Schnittansichten sind, die schematisch, in der Reihenfolge der Schritte, Verfahren zur Herstellung des Zugriffstransistors und Treibertransistors entsprechend der Fig. 11A und 11B zeigen;
Fig. 15A und 15B Schnittansichten sind, die schematisch die Struktur eines Zugriffstransistors und eines Treibertransistors zeigen, die jeweils eine Gateisolierschicht aufweisen, die aus einer einzelnen Schicht ausgebildet ist;
Fig. 16A und 16B Schnittansichten sind, die Herstellungsverfahren des Zugriffstransistors und Treibertransistors zeigen, die für die SRAM-Speicherzellenstruktur der ersten Ausführungsform der Erfindung verwendet werden, wenn die Materialien der Gateisolierschichten geändert werden;
Fig. 17A und 17B Schnittansichten sind, die schematisch die Struktur des Zugriffstransistors und Treibertransistors entsprechend der Fig. 16A und 16B zeigen;
Fig. 18 ein Ersatzschaltbild ist, das einen allgemeinen SRAM zeigt;
Fig. 19A und 19B Draufsichten sind, die schematisch einen Treibertransistor, einen Zugriffstransistors und einen Lasttransistor zeigen, die für eine herkömmliche SRAM-Speicherzellenstruktur verwendet werden;
Fig. 20 eine Schnittansicht ist, die entlang der Linie G-G in den Fig. 19A und 19B genommen ist;
Fig. 21 eine Schnittansicht ist, die einen Dünnschicht- Transistor zeigt, der einen herkömmlichen Lasttransistor bildet;
Fig. 22 eine Darstellung ist, die die Kennlinie des Dünnschicht-Transistors zeigt, der den herkömmlichen Lasttransistor bildet, der in Fig. 21 gezeigt ist;
Fig. 23A und 23B Ersatzschaltbilder zur Verwendung bei der Illustration des Lesebetriebes aus einer herkömmlichen SRAM- Speicherzelle sind;
Fig. 24 eine Darstellung ist, die Kennlinienkurven beim Lesen von Daten aus einer herkömmlichen Speicherzelle zeigt;
Fig. 25 eine Darstellung ist, die Kennlinienkurven beim Lesen von Daten zeigt, die den Zustand von Speicherzellenaugen zeigt, wenn das Treiberfähigkeitsverhältnis erhöht ist;
Fig. 26 eine Darstellung ist, die Kennlinienkurven beim Lesen von Daten zeigt, die den Zustand von Speicherzellenaugen zei gen, wenn die Schwellenspannung Vth eines Zugriffstransistors reduziert ist;
Fig. 27 eine Draufsicht ist, die schematisch die Struktur eines Lasttransistors zeigt, der in einem veröffentlichten Dokument offenbart ist; und
Fig. 28 eine Darstellung zum Gebrauch bei der Illustration eines Nachteiles ist, wenn eine Maskenfehlausrichtung bei dem Lasttransistor erzeugt wird, der in Fig. 27 gezeigt ist.
Es wird nun die bevorzugte Ausführungsform der Erfindung in Verbindung mit den begleitenden Zeichnungen beschrieben.

Ausführungsform 1

Fig. 1 ist eine schematische Schnittansicht, die in einem Querschnitt eine Speicherzellenstruktur für einen SRAM entsprechend einer ersten Ausführungsform der Erfindung entsprechend zu Fig. 20 zeigt. Fig. 2A ist eine vergrößerte Schnittansicht, die die Struktur eines Zugriffstransistors, die durch einen Bereich A in Fig. 1 angezeigt ist, zeigt, während Fig. 2B eine schematische Querschnittsansicht ist, die einen Treibertransistor zeigt, die entlang der Linie B-B in Fig. 1 genommen ist.
Unter Bezugnahme auf die Fig. 1, 2A und 2B, ein Paar von Treibertransistoren Q&sub1;, Q&sub2; und ein Paar von Zugriffstransistoren Q&sub3;, Q&sub4; sind auf einer Hauptoberfläche einer p-Wanne 20 ausgebildet. Der Treiber Q&sub1; weist einen Drain-Bereich 25a und einen Source- Bereich 25b und eine Gateelektrode 23 auf. Der Treibertransistor Q&sub2; weist einen Drain-Bereich 26a, einen Source-Bereich 26b und eine Gateelektrode 23 auf. Die Treibertransistoren Q&sub1; und Q&sub2; weisen eine Gateisolierschicht, die aus einer Siliziumoxidschicht 27a und einer Siliziumnitridschicht 27b, die darauf gestapelt ist, ausgebildet ist, auf.
Der Zugriffstransistor Q&sub3; weist ein Paar von Source/Drain- Bereichen 25d und eine Gateelektrode 21 auf. Der Zugriffstran sistor Q&sub4; weist ein Paar von Source/Drain-Bereichen 26d und eine Gateelektrode 22 auf. Die Zugriffstransistoren Q&sub3; und Q&sub4; weisen eine Gateisolierschicht aus einer Einzelschicht- Siliziumoxidschicht 27c auf.
Die Speicherzellenstruktur des SRAM entsprechend der ersten Ausführungsform der Erfindung ist im wesentlichen identisch zu der Speicherstruktur des herkömmlichen SRAM, die in Fig. 19A, 19B und 20 gezeigt ist, ausgenommen die Struktur der oben beschriebenen Treibertransistoren Q&sub1;, Q&sub2; und Zugriffstransistoren Q&sub3;, Q&sub4; und daher wird die Beschreibung derselben weggelassen.
Bei der Speicherzellenstruktur des SRAM entsprechend der Ausführungsform werden Materialien, die unterschiedliche dielektrische Konstanten aufweisen, für die Gateisolierschichten der Treibertransistoren Q&sub1;, Q&sub2; und die Gateisolierschicht der Zugriffstransistoren Q&sub3;, Q&sub4; verwendet. Darum kann das Treiberfähigkeitsverhältnis β des Treibertransistors zu dem Zugriffstransistor vorteilhafterweise erhöht werden. Im folgenden wird dieses unter Bezugnahme auf Mitsumasa Koyanagi, SUBMICRON DEVICE I Maruzen Kabushiki Kaisha, S. 4-8 beschrieben.
Die Treiberfähigkeit eines Transistors ist gegeben wie folgt:
W/L · ueff · CIN ... (1),
wobei W die Gatebreite eines Transistors, L die Gatelänge, ueff den effektiven Grad der Beweglichkeit der Elektronen an der Oberfläche und CIN die Kapazität der Gateisolierschicht pro Einheitsfläche darstellt. CIN ist gegeben durch den folgenden Ausdruck:
wobei &epsi;&sub0; die dielektrische Konstante des Vakuums ist, &epsi;IN die relative dielektrische Konstante der Gateisolierschicht ist, und tIN die Dicke der Gateisolierschicht ist. Wie beschrieben worden ist, das Treiberfähigkeitsverhältnis β wird dargestellt als "Treiberfähigkeit des Treibertransistors"/"Treiberfähigkeit des Zugriffstransistors". Dementsprechend ist ein Verfahren des Erhöhens des Treiberfähigkeitsverhältnisses β das Reduzieren der Treiberfähigkeit eines Zugriffstransistors relativ zu der Treiberfähigkeit eines Treibertransistors. Das Reduzieren der relativen dielektrischen Konstante der Gateisolierschicht des Zugriffstransistors Q&sub3;, Q&sub4; würde die Treiberfähigkeit des Zugriffstransistors aus den Ausdrücken (1) und (2) reduzieren.
Aus den Ausdrücken (1) und (2) ergibt sich, daß, so wie die relative dielektrische Konstante &epsi;IN eine Gateisolierschicht erhöht wird, die Treiberfähigkeit des Transistors erhöht wird, während, wenn die relative dielektrische Konstante &epsi;IN einer Gateisolierschicht reduziert wird, die Treiberfähigkeit des Transistors reduziert wird. Dementsprechend kann, falls ein Material. das eine kleinere dielektrische Konstante als die Gateisolierschicht der Treibertransistoren Q&sub1; und Q&sub2; aufweist, für die Gateisolierschicht für die Gateisolierschicht der Treibertransistoren Q&sub3; und Q&sub4; verwendet wird, die Treiberfähigkeit der Zugriffstransistoren Q&sub3;, Q&sub4; relativ zu den Treibertransistoren Q&sub1;, Q&sub2; reduziert werden. Als ein Ergebnis kann das Treiberfähigkeitsverhältnis β erhöht werden.
Im Gegensatz, aus den oben beschriebenen Ausdrücken (&sub1;) und (&sub2;) ergibt sich, daß als eine andere Annäherung dasselbe Material für die Gateisolierschicht der Treibertransistoren Q&sub1;, Q&sub2; und die Gatesiolierschicht der Zugriffstransistoren Q&sub3;, Q&sub4; verwendet wird und nur ihre Schichtdicken tIN unterschiedlich gemacht werden, und dann würde sich das Treiberfähigkeitsverhältnis β als ein Ergebnis erhöhen. Diese Annäherung ist offenbart in der japanischen Patentoffenlegungsschrift Nr. 63-211751. In diesem Dokument des Standes der Technik werden nur Siliziumoxidschichten als die Gateisolierschichten der Zugriffstransistoren Q&sub3;, Q&sub4; als auch der Treibertransistoren Q&sub1;, Q&sub2; verwendet. Die Dicke tIN1 der Gateoxidschicht der Zugriffstransistoren Q&sub3;, Q&sub9; ist größer als die Dicke tIN2 der Gateoxidschicht der Treibertransistoren Q&sub1;, Q&sub2; ausgebildet, und daher wird ein größeres Treiberfähigkeitsverhältnis β erhalten.
Entsprechend der in dem oben beschriebenen Dokument des Standes der Technik offenbarten Annäherung wird jedoch, je größer das Treiberfähigkeitsverhältnis β sein soll, desto größer der Unterschied in den Dicken (tIN1-tIN2) der Gateoxidschichten der Treibertransistoren Q&sub1;, Q&sub2; und der Zugriffstransistoren Q&sub3;, Q&sub9; werden. Dementsprechend ist der Unterschied im Potential zwischen den Gateelektroden der Treibertransistoren Q&sub1;, Q&sub2; und der Zugriffstransistoren Q&sub3;, Q&sub4; groß. Darum werden Fehler in einer Mustergestalt beim Mustern der oberen Schicht der Gateelektroden mittels Photolithographie angetroffen.
Bei dieser Ausführungsform können durch frei wählbares Auswählen von Materialien, die unterschiedliche dielektrische Konstanten aufweisen, für die Gateisolierschichten, die Schichtdicken der Gateisolierschichten der Zugriffstransistoren Q&sub3;, Q&sub4; und der Treibertransistoren Q&sub1;, Q&sub2; auf gewünschte Werte eingestellt werden. Dementsprechend können die Schichtdicken der Gateisolierschichten der Zugriffstransistoren Q&sub3;, Q&sub4; und der Treibertransistoren Q&sub1;, Q&sub2; identisch eingestellt werden. In einem solchen Fall werden Fehler in den Mustern auf der oberen Schicht der Gateelektroden durch Photolithographie kaum angetroffen werden.
Genauer gesagt, wie es in den Fig. 1, 2A und 2B illustriert ist, die Gateisolierschicht der Zugriffstransistoren Q&sub3;, Q&sub9; bleibt die Siliziumoxidschicht 27c und eine gestapelte Struktur aus der Siliziumoxidschicht 27a und der Siliziumnitridschicht 27b wird für die Gatesisolierschicht der Treibertransistoren Q&sub1;, Q&sub2; verwendet.
In diesem Fall ist die relative dielektrische Konstante der Siliziumoxidschicht &epsi;OX = 3.8-3.85, während die relative dielektrische Konstante der Siliziumnitridschicht &epsi;N = 7 ist, was ungefähr zwei mal so groß wie diejenige der Siliziumoxidschicht ist. Die Gateisolierschicht für die Treibertransistoren Q&sub1;, Q&sub2; weist eine höhere dielektrische Konstante als die Zugriffstransistoren Q&sub3;, Q&sub4; auf.
Wie oben beschrieben worden ist, kann bei dieser Ausführungsform das Treiberfähigkeitsverhältnis β wirksam durch Steuern des Materials und der Dicke der Isolierschicht erhöht werden.
Es wird nun ein Herstellungsverfahren im Wege der Illustration des Treibertransistors Q2 und des Zugriffstransistors Q3 aus den Fig. 1, 2A und 2B beschrieben.
Die Fig. 3A-8A und die Fig. 3B-8B sind Schnittansichten, die schematisch, in der Reihenfolge des Prozesse, Schritte in einem Verfahren zur Herstellung eines Zugriffstransistors und eines Treibertransistors zeigen, die in der SRAM-Speicherzellenstruktur entsprechend der ersten Ausführungsform der Erfindung verwendet werden. Die Fig. 3A-8A zeigen den Zugriffstransistor, während die Fig. 3B-8B den Treibertransistor zeigen.
Unter Bezugnahme auf die Fig. 3A und 3B, eine Kanaldotierungsimplantation wird in die p-Typ-Wanne 20 ausgeführt. Eine Schwellenspannung Vth für den Zugriffstransistor wird durch diese Implantation bestimmt.
Unter Bezugnahme auf die Fig. 4A und 4B, ein Photoresist 51a wird auf dem Substrat 20 in einem Zugriffstransistorbereich (Fig. 4A) ausgebildet, und dann wird eine Kanaldotierungsimplantation in einen Treibertransistorbereich (Fig. 4B) in der Wanne 20 ausgeführt. Diese beiden Kanaldotierungsimplantationen bestimmen eine Schwellenspannung für den Treibertransistor. Dann wird der Photoresist 51a entfernt.
Bei dem Prozeß, der in den Fig. 3A und 3B gezeigt ist, kann, falls ein Dotierstoff in die p-Typ-Wanne 20 nur in den Zugriffstransistorbereich (Fig. 3A) implantiert wird, wobei nur der Treibertransistorbereich (Fig. 3B) zum Beispiel mit Resist bedeckt wird, und dann die Implantation in den Treibertransistorbereich (Fig. 4B) in der p-Typ-Wanne 20 mit Bedecken nur der Oberfläche des Zugriffstransistorbereichs (Fig. 4A) mit dem Resist 51a in dem Prozeß, der in den Fig. 4A und 4B gezeigt ist, ausgeführt wird, die Schwellenspannung für den Treibertransistor durch eine einzelne Kanaldotierungsimplantation bestimmt werden.
Unter Bezugnahme auf die Fig. 5A und 5B, eine thermische Oxidationsbehandlung wird an der gesamten Oberfläche des Wafers ausgeführt, und eine Siliziumoxidschicht 27a wird auf der Oberfläche des Wafers ausgebildet. Eine Siliziumnitridschicht 27b wird auf der gesamten Oberfläche der Siliziumoxidschicht 27a ausgebildet. Dann wird ein Photoresist 51b nur auf der Siliziumnitridschicht 27b in dem Treibertransistorbereich (Fig. 5B) ausgebildet. Die Siliziumnitridschicht 27b und die Siliziumoxidschicht 27a in dem Zugriffstransistorbereich (Fig. 5A) werden aufeinanderfolgend einem nassen oder trockenen Ätzen unter Verwendung des Photoresists 51b als Maske unterworfen. Dann wird der Photoresist 51b entfernt.
Unter Bezugnahme auf die Fig. 6A und 6B, das oben beschriebene Ätzen legt die Oberfläche der p-Typ-Wanne 20 in dem Zugriffstransistorbereich (Fig. 6A) frei.
Unter Bezugnahme auf die Fig. 7A und 7B, eine Siliziumoxidschicht 27c wird auf der p-Typ-Wanne 20 in dem Zugriffstransistorbereich (Fig. 7A) durch eine thermische Oxidationsbehandlung ausgebildet. Bei der thermischen Oxidationsbehandlung wird die Siliziumnitridschicht 27b in dem Treibertransistorbereich (Fig. 7B) wenig oxidiert. Dementsprechend wird die Siliziumoxidschicht 27c nur in dem Zugriffstransistorbereich (Fig. 7A) ausgebildet.
Unter Bezugnahme auf die Fig. 8A und 8B, eine polykristalline Siliziumschicht wird auf der gesamten Oberfläche des Wafers 20 ausgebildet. Die polykristalline Siliziumschicht, die Siliziumnitridschicht 27b und die Siliziumoxidschichten 27c, 27a werden aufeinanderfolgend mittels Photolithographie und Ätzen geätzt, und die Gateelektroden 21, 23 und die Gateisolierschichten 27c, 27a, 27b werden ausgebildet. Dann wird ein Dotierstoff unter Verwendung der Gateelektroden 21, 23 und einer Trennoxidschicht (nicht gezeigt) als Maske implantiert. Derart werden die Source/Drain-Bereiche 25d, 26a, 26b, wie sie in Fig. 2 illustriert sind, ausgebildet.
Angenommen, daß die Dicke der Siliziumoxidschicht 27c gleich tOX2 ist, die Dicke der Siliziumoxidschicht 27a tOX1 ist, und die Dicke der Siliziumnitridschicht 27b tN ist, kann das Treiberfähigkeitsverhältnis β erhöht werden, vorausgesetzt daß die Siliziumoxidschichten 27a, 27c und die Siliziumnitridschicht 27b die folgende Gleichung befriedigend ausgebildet sind:
Es wird bemerkt, daß bei der oben beschriebenen Ausführungsform die Siliziumnitridschicht 27b als ein Material, das eine unterschiedliche dielektrische Konstante aufweist, verwendet wird, aber das irgendeine andere Isolierschicht verwendet werden kann. In diesem Fall wird nicht nur die Siliziumoxidschicht 27c auf dem Substrat 2 in dem Zugriffstransistorbereich (Fig. 9A) ausgebildet, wie es in den Fig. 9A und 9B gezeigt ist, sondern die Siliziumoxidschicht 27d wird außerdem auf der Oberfläche der Isolierschicht 27ba durch ein thermisches Oxidationsverfah ren in dem Prozeß ausgebildet, wie es in den Fig. 6A und 6B illustriert ist. Dann wird eine Nachbehandlung, wie sie oben beschrieben worden ist, ausgeführt, um den Zugriffstransistor Q&sub3; und den Treibertransistor Q&sub2; auszubilden, wie es in den Fig. 10A und 10B gezeigt ist. Zu dieser Zeit muß, angenommen daß die Dicke der Isolierschicht 27ba gleich ta ist, die dielektrische Konstante &epsi;a ist und die Dicke der Siliziumoxidschicht 27d tOX3 ist, jede Gateisolierschicht nur den folgenden Ausdruck befriedigend ausgebildet sein:
Obwohl in den Fig. 2B und 10B die Gateisolierschicht des Treibertransistors aus einer Mehrzahl von Schichten ausgebildet ist, kann sie einfach aus einer einzelnen Isolierfilmschicht ausgebildet werden, die eine dielektrische Konstante aufweist, die unterschiedlich von der Siliziumoxidschicht ist.
Des weiteren kann die Vorrichtung so angeordnet werden, daß die Gateisolierschicht des Zugriffstransistors aus einer Mehrzahl von Schichten ausgebildet wird, während die Gateisolierschicht des Treibertransistors aus einer einzelnen Schicht ausgebildet wird.
Unter Bezugnahme auf die Fig. 11A und 11B, eine gestapelte Schicht aus einer Siliziumoxidschicht 27e und einer Siliziumnitridschicht 27f kann zum Beispiel für die Gateisolierschicht des Zugriffstransistors Q&sub3; verwendet werden, während eine einzelne Schicht aus einer Siliziumoxidschicht 27g für die Gateisolierschicht des Treibertransistors Q&sub4; verwendet werden kann. Ein Herstellungsverfahren für den Fall, daß der Zugriffstransistor Q&sub3; und der Treibertransistor Q&sub4; derart strukturiert sind, wird beschrieben.
Die Fig. 12A-14A und die Fig. 12B-14B sind Querschnittsansichten, die schematisch die Reihenfolge des Prozesse seines Herstellungsverfahrens des Zugriffstransistors und des Treibertransistors zeigen, die in den Fig. 11A und 11B gezeigt sind.
Unter Bezugnahme auf die Fig. 12A und 12B, eine Kanaldotierungsimplantierung wird in die p-Typ-Wanne 20 ausgeführt, um eine Schwellenspannung für jeden Transistor zu bestimmen. Diese Kanaldotierungsimplantierung ist im wesentlichen identisch zu dem Prozeß, der in Verbindung mit den Fig. 3A und 3B und den Fig. 4A und 4B illustriert worden ist, und daher wird die Beschreibung desselben weggelassen. Nach der Kanaldotierungsimplantierung werden eine Siliziumoxidschicht 27e und eine Siliziumnitridschicht 27f aufeinanderfolgend aufeinander auf der gesamten Oberfläche der p-Typ-Wanne 20 gestapelt. Ein Photoresist 51c wird auf der Oberfläche der Siliziumnitridschicht 27f in einem Zugriffstransistorbereich (Fig. 12A) gebildet. Die Siliziumnitridschicht 27f und die Siliziumoxidschicht 27e in einem Treibertransistorbereich (Fig. 12B) werden aufeinanderfolgend unter Verwendung des Photoresists 51c als Maske weggeätzt.
Unter Bezugnahme auf die Fig. 13A und 13B, dieser Schritt des Wegätzens legt die Oberfläche der p-Typ-Wanne 20 in dem Treibertransistorbereich frei (Fig. 13B).
Unter Bezugnahme auf die Fig. 14A und 14B, eine Silliziumoxidschicht 27g wird auf der p-Typ-Wanne 20 in dem Treibertransistorbereich (Fig. 14B) durch eine thermische Oxidationsbehandlung ausgebildet. Es wird bemerkt, daß, da die Siliziumnitridschicht 27f zu dieser Zeit kaum oxidiert wird, wenig Siliziumoxidschicht auf der Siliziumnitridschicht 27f in den Zugriffstransistorbereich (Fig. 14A) ausgebildet wird. Dann wird eine polykristalline Siliziumschicht auf der gesamten Oberfläche des Siliziumsubstrates ausgebildet. Die polykristalline Siliziumschicht wird in eine gewünschte Form gemustert und dann wird ein Dotierstoff zur Ausbildung des Zugriffstransistors Q&sub3; und des Treibertransistor Q&sub2;, wie sie in den Fig. 11A und 11B illustriert sind, implantiert.
Bei der Struktur, die in den Fig. 11A und 11B gezeigt ist, ist, angenommen daß die Dicke der Siliziumoxidschicht 27e tOX1 ist, die Dicke der Siliziumnitridschicht 27f tN ist, und die Dicke der Siliziumoxidschicht 27g tOX2 ist, jede Gateisolierschicht den folgenden Ausdruck erfüllend ausgebildet:
Auch in den Fig. 2A und 2B und den Fig. 10A und 10B ist die Gateisolierschicht eines Treibertransistors aus einer Mehrzahl von Schichten ausgebildet, aber sie kann einfach aus einer einzelnen Schicht einer Isolierschicht mit einer dielektrischen Konstante, die unterschiedlich von der Siliziumoxidschicht ist, ausgebildet werden.
Unter Bezugnahme auf Fig. 15, zum Beispiel die Gateisolierschicht 27k für die Zugriffstransistoren Q&sub3;, Q&sub4; kann aus einer einzelnen Schicht aus einer Siliziumoxidschicht ausgebildet werden und die Gateisolierschicht 27j für die Treibertransistoren Q&sub1;, Q&sub2; kann aus einer einzelnen Schicht aus einer Siliziumnitridschicht ausgebildet werden.
In diesem Fall wird, wenn die Dicke tIN1 der Siliziumnitridschicht 27j und die Dicke tIN2 der Oxidschicht 27k jeweils 100Å sind, und die dielektrischen Konstanten der Siliziumnitridschicht und der Siliziumoxidschicht &epsi;N = 7 bzw. &epsi;OX = 3,8 sind, das Treiberfähigkeitsverhältnis β gleich 7/3,8 = 1,84 (mal) so groß sein.
Falls ein anderes Material mit einer dielektrischen Konstante, die unterschiedlich von der Siliziumoxidschicht ist, anstelle der Siliziumnitridschicht 27f verwendet wird, wird der Zustand, der in den Fig. 16A und 16B gezeigt ist, durch eine thermische Oxidationsbehandlung in dem Prozeß, der in Fig. 13A und 13B gezeigt ist, erhalten. Genauer gesagt, die Siliziumoxidschicht 27g wird auf der p-Typ-Wanne 20 in dem Treibertransistorbereich (Fig. 15B) durch eine thermische Oxidationsbehandlung ausgebildet, während die Siliziumoxidschicht 27h auf der Oberfläche einer Isolierschicht 27fa in dem Zugriffstransistorbereich ausgebildet wird. Dann wird dieselbe Nachbehandlung, wie sie oben beschrieben worden ist, ausgeführt, um den Zugriffstransistor Q&sub3; und den Treibertransistor Q&sub2;, die in den Fig. 16A und 16B gezeigt sind, auszubilden. Bei der Struktur wie sie in den Fig. 17A und 17B illustriert ist, angenommen daß die Dicke der Isolierschicht 27fa ta ist, die relative dielektrische Konstante &epsi;a ist, und die Dicke der Siliziumoxidschicht 27h tOX3 ist, wird von jeder Gateisolierschicht erwartet, daß sie so ausgebildet ist, daß sie den folgenden Ausdruck erfüllt:
Bei der oben beschriebenen Ausführungsform werden die Siliziumoxidschichten und die Siliziumnitridschichten haupt sächlich für die Gateisolierschicht verwendet, und eine Schicht, die eine Isoliereigenschaft und eine unterschiedliche dielektrische Konstante aufweist, kann für die Gateisolierschicht verwendet werden. Auch bei der oben beschriebenen Ausführungsform kann, obwohl der Zugriffstransistor Q&sub3; und der Treibertransistor Q&sub2; im Wege der Illustration beschrieben worden sind, die obige Struktur für den Zugriffstransistor Q&sub4; und den Treibertransistor Q&sub1; verwendet werden.
Eine ferroelektrische Schicht oder eine paraelektrische Schicht können für die jeweilige Gateisolierschicht verwendet werden. Eine solche ferroelektrische Schicht umfaßt ein PT (relative dielektrische Konstante = von 200 bis 400), ein PZT (relative dielektrische Konstante = 300 bis 2000) und ein PLZT (relative dielektrische Konstante = von 300 bis 1500). Die paraelektrische Schicht umfaßt (Ba, Sr) TiO&sub3; (relative dielektrische Konstante = von 250 bis 500), SrTiO&sub3; (relative dielektrische Konstante = von 200 bis 250), und Ta&sub2;O&sub5; (relative dielektrische Konstante = 22).

Claims

1. Halbleiterspeichervorrichtung, die eine statische Speicherzelle mit einem Paar von Treibertransistoren (Q&sub1;, Q&sub2;) eines ersten Leitungstyps und ein Paar von Lasttransistoren (Q&sub5;, Q&sub5;) eines zweiten Leitungstyps, die eine Flip-Flop-Schaltung bilden, und ein Paar Zugriffstransistoren (Q&sub3;, Q&sub4;) enthält, die aufweist:

ein Halbleitersubstrat (20) mit einer Hauptoberfläche;

einen ersten Feldeffekttransistor, der jeden der Treibertransistoren (Q&sub1;, Q&sub2;) bildet, der auf der Hauptoberfläche des Halbleitersubstrates ausgebildet ist; und

einen zweiten Feldeffekttransistor, der jeden der Zugriffstransistoren (Q&sub3;, Q&sub4;) bildet, der auf der Hauptoberfläche des Halbleitersubstrates ausgebildet ist, bei der der erste Feldeffekttransistor eine erste Gateisolierschicht (27a, 27b; 27a, 27ba, 27d; 27g; 27j), die auf der Hauptoberfläche des Halbleitersubstrates ausgebildet ist und eine erste dielektrische Konstante aufweist, und

eine erste Gateelektrode (23, 24), die auf der ersten Gateisolierschicht ausgebildet ist, enthält, und

der zweite Feldeffekttransistor eine zweite Gateisolierschicht (27c; 27e, 27f; 27e, 27fa, 27h; 27k), die auf der Hauptoberfläche des Halbleitersubstrates ausgebildet ist und eine zweite dielektrische Konstante aufweist, und

eine zweite Gateelektrode, die auf der zweiten Gateisolierschicht ausgebildet ist, aufweist,

wobei die erste Gateisolierschicht eine erste Dicke und die zweite Gateisolierschicht eine zweite Dicke aufweist, das Verhältnis der ersten dielektrischen Konstante zu der ersten Dicke größer als das Verhältnis der zweiten dielektrischen Konstante zu der zweiten Dicke ist, und

eine Gateisolierschicht der ersten und zweiten Gateisolierschichten eine erste Isolierschicht (27c; 27g) enthält und die andere der ersten und zweiten Gateisolierschichten eine zweite und eine dritte Isolierschicht (27a, 27b; 27a, 27ba; 27e, 27f; 27e, 27fa) enthält, wobei die dielektrische Konstante der zweiten Isolierschicht unterschiedlich von derjenigen der dritten Isolierschicht ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die erste und die zweite Isolierschicht (27c, 27a; 27g, 27e) jeweils eine Siliziumoxidschicht enthalten und die dritte Isolierschicht (27b) eine Siliziumnitridschicht enthält.

3. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die andere Gateisolierschicht die zweite Isolierschicht (27a, 27e) enthält, die dritte Isolierschicht (27ba, 27fa) eine dielektrische Konstante, die unterschiedlich von der zweiten Isolierschicht ist, aufweist, und eine vierte Isolierschicht (27d, 27h) eine dielektrische Konstante aufweist, die unterschiedlich von der dritten Isolierschicht ist.

4. Halbleiterspeichervorrichtung nach Anspruch 3, bei der die erste, die zweite und die vierte Isolierschicht (27c, 27g; 27a, 27e; 27d, 27h) jeweils eine Siliziumoxidschicht enthalten.

5. Verfahren zum Herstellen einer Halbleiterspeichervorrichtung, die eine statische Speicherzelle mit einem Paar von Treibertransistoren (Q&sub1;, Q&sub2;) und einem Paar von Lasttransistoren (Q&sub5;, Q&sub6;) eines zweiten Leitungstyps, die eine Flip-Flop- Schaltung bilden, und einem Paar von Zugriffstransistoren (Q&sub3;, Q&sub4;) enthält, das die Schritte aufweist: Ausbilden einer ersten Gateisolierschicht (27a, 27b; 27a, 27ba, 27d; 27g; 27j) mit einer ersten dielektrischen Konstante auf einer Hauptoberfläche eines Halbleitersubstrats (20);

Ausbilden einer zweiten Gateisolierschicht (27c; 27e, 27f; 27e, 27fa, 27h; 27k) mit einer zweiten dielektrischen Konstante, die kleiner als die erste dielektrische Konstante ist, auf der Hauptoberfläche des Halbleitersubstrates;

Ausbilden einer ersten Gateelektrode (23, 24) auf der ersten Gateisolierschicht; und

Ausbilden einer zweiten Gateelektrode (21, 22) auf der zweiten Gateisolierschicht,

wobei ein erster Feldeffekttransistor, der jeden der Treibertransistoren bildet, derart so ausgebildet wird, daß er die erste Gateisolierschicht und die erste Gateelektrode enthält, und ein zweiter Feldeffekttransistor, der jeden der Zugriffstransistoren bildet, so ausgebildet wird, daß er die zweite Gateisolierschicht und zweite Gateelektrode enthält, dadurch gekennzeichnet, daß

die erste Gateisolierschicht mit einer ersten Dicke ausgebildet wird und die zweite Gateisolierschicht mit einer zweiten Dicke ausgebildet wird, derart, daß das Verhältnis der ersten dielektrischen Konstante zu der ersten Dicke größer als das Verhältnis der zweiten dielektrischen Konstante zu der zweiten Dicke ist, und

eine Gateisolierschicht der ersten und zweiten Gateisolierschichten derart ausgebildet wird, daß sie eine erste Isolierschicht (27c; 27g) enthält, und die andere der ersten und zweiten Gateisolierschichten derart ausgebildet wird, daß sie eine zweite und eine dritte Isolierschicht (27a, 27b; 27a, 27ba; 27e, 27f; 27e, 27fa) enthält, wobei die dielektrische Konstante der zweiten Isolierschicht unterschiedlich von derjenigen der dritten Isolierschicht ist.