KR0123264B1 - 에스 램(sram) 메모리 구조와 그 제조방법 - Google Patents

Abstract

본 발명은 동작안정화를 유지하면서 집적밀도의 증가를 허가하는 SRAM 메모리 셀 구조를 제공한다.

상기 SRAM의 메모리 셀은 한쌍의 액세스 트랜지스터(Q₃,Q_₄), 한쌍의 드라이버 트랜지스터(Q_₁,Q_₂), 그리고 한쌍의 로드 트랜지스터(Q₅,Q₆)를 포함한다.

액세스 트랜지스터(Q₃,Q₄)의 게이트 절연막은 단일층의 실리콘 산화막(27c)으로 형성하고, 또한 드라이버 트랜지스터(Q₁, Q_₂)의 게이트 절연막은 실리콘 산화막(27a)이 실리콘 질화막(27b)으로 형성된 적층으로 형성한다.

상기 쌍의 로드 트랜지스터(Q₅,Q₆)는 이들 사이에 절연막을 갖는 상호간 위에 적층된 2층의 다결정실리콘층(41,42)으로 형성된다.

소오스영역(41b,42b)과 드레인영역(41a,42a)은 이들 사이에 각 채널영역(41c,41c)을 갖는 다결정실리콘층들(41,42)의 각각에 형성된다.

하나의 드레인영역(41a)은 타 채널영역(42c)의 대향한 게이트를 형성하고, 타 드레인영역(42a)은 하나의 채널영역(41c)에 대향한 게이트를 형성한다.

Description

에스 램(RAM) 메모리 구조와 그 제조방법

제1도는 제44도에 대응하는 단면에서 본 발명의 제1의 실시예에 따른 SRAM 메모리 셀 구조를 개략적으로 나타낸 단면도.

제2a도는 제1도의 영역A내 액세스 트랜지스터의 구조를 나타낸 개략적 단면도.

제2b도는 제1도의 선 B-B'를 따라 절단된 드라이버 트랜지스터의 개략적 단면도.

제3a-8a도는 제3b-8b도는 본 발명의 제1의 실시예에 따른 SRAM 메모리 셀 구조에 채용되는 액세스 트랜지스터와 드라이버 트랜지스터를 제조하는 방법을 개략적으로 나타낸 단면도.

제9a도는 제9도는 본 발명의 제1의 실시예에 따른 SRAM 메모리 셀 구조에 채용되는 액세스 트랜지스터와 드라이버 트랜지스터의 게이트 절연막의 재질을 변화시킬 때의 제조방법을 나타낸 단면도.

제10a도는 제10b도는 제9a도와 제9b도에 대응하는 액세스 트랜지스터와 드라이버 트랜지스터의 구조를 나타낸 단면도.

제11a도와 제11b는 본 발명의 제1의 실시예에 따른 SRAM 메모리 셀 구조에 채용되는 액세스 트랜지스터와 드라이버 트랜지스터의 게이트 절연막의 재질을 변화시킬 때의 액세스 트랜지스터와 드라이버 트랜지스터를 개략적으로 나타낸 단면도.

제12a도-14a도와 제12b-14b도는 제11a도와 제11b도에서 대응하는 액세스 트랜지스터와 드라이버 트랜지스터를 제조하는 방법을 공정순서대로 개략적으로 나타낸 단면도.

제15a도와 제15b도는 단일층으로 형성되는 게이트 절연막을 각각 갖는 액세스 트랜지스터와 드라이버 트랜지스터의 구조를 개략적으로 나타낸 단면도.

제16a도와 제16b도는 본 발명의 제1의 실시예에 따른 SRAM 메모리 셀 구조에 채용되는 액세스 트랜지스터와 드라이버 트랜지스터의 게이트 절연막의 재질이 변화될 때의 제조방법을 나타낸 개략적 단면도.

제17a도와 제17b도는 제16a도와 제16b도에 대응하는 액세스 트랜지스터와 드라이버 트랜지스터의 구조를 개략적으로 나타낸 단면도.

제18a도와 제18b도는 액세스 트랜지스터와 드라이버 트랜지스터의 구조를 개략적으로 나타낸 단면도.

제19도는 제18a도의 X₀-X₁을 따른 불순물 농도 분포와 제18b도의 Y₀-Y₁을 따른 불순물 농도 분포를 나타낸 도면.

제20도는 본 발명의 제2의 실시예에 따른 제18a도의 X₀-X₁을 따른 불순물 농도 분포와 제18b도의 Y₀-Y₁을 따른 불순물 농도 분포를 나타낸 도면.

제21a 및 제21b도와 제21c도와 제21d도는 백게이트 효과(back gate effect)가 제공될 대 비교예보다 본 발명의 제2의 실시예에서 드레숄드 전압(V_th)이 덜 줄어들게 됨을 나타낸 도면.

제22a-제24도와 제22b-24b도는 본 발명의 제2의 실시예에 따른 SRAM 메모리 셀 구조에 채용되는 액세스 트랜지스터와 드라이버 트랜지스터를 제조하는 방법을 공정순서대로 개략적으로 나타낸 단면도.

제25a도와 제25b도는 본 발명의 제3의 실시예에 따른 SRAM 메모리 셀 구조에 채용되는 액세스 트랜지스터, 드라이버 트랜지스터, 로드 트랜지스터의 구조를 개략적으로 나타낸 도면.

제26a도와 제26b도는 제25a도와 제25b도에서 선 C-C와 D-D를 따라 취한 개략적으로 나타낸 도면.

제27a-31a도와 제27b-제31b도는 제26a도와 제26b도에 대응하여 본 발명의 제3의 실시예에 따른 SRAM 메모리 셀 구조에 채용되는 로드 트랜지스터를 제조하는 방법을 공정순서대로 개략적으로 나타낸 단면도.

제32도는 본 발명의 제3의 실시예에 따른 SRAM 메모리 셀 구조에 채용되는 로드 트랜지스터의 장점을 설명하기 위한 도면.

제33도는 본 발명의 제4의 실시예에 따른 SRAM 메모리 셀 구조에 채용되는 로드 트랜지스터의 구조를 개략적으로 나타낸 평면도.

제34a도와 제34b도는 제33도에서 선 E-E와 F-F를 따라 취한 개략적 단면도.

제35a-39b도는 제35a-39b도는 제34a도와 제34b도에 대응하여 본 발명의 제4의 실시예에 따른 SRAM 메모리 셀 구조에 채용되는 로드 트랜지스터를 제조하는 방법을 공정순서대로 개략적으로 나타낸 단면도.

제40도는 두 개의 메모리 셀 영역을 위한 종래의 트랜지스터의 구조를 개략적으로 나타낸 평면도.

제41a도는 본 발명의 제5의 실시예에 따른 두 개의 메모리 셀을 위한 SRAM 메모리 셀 구조에 채용되는 로드 트랜지스터를 개략적으로 나타낸 평면도.

제42a도는 일반적인 SRAM의 등가회로도.

제43a도와 제43b도는 종래의 SRAM 메모리 셀 구조에 채용되는 드라이버 트랜지스터, 액세스 트랜지스터, 로드 트랜지스터를 개략적으로 나타낸 평면도.

제44도는 제43a도와 제43b도에서 선 G-G를 따라 취한 단면도.

제45도는 종래의 로드 트랜지스터를 형성하는 박막 트랜지스터의 특성을 나타낸 단면도.

제47a도와 제47b도는 종래의 SRAM 메모리 셀로부터의 읽기동작을 설명하기 위한 등가회로도.

제48도는 종래의 메모리 셀로부터 데이타를 읽음에 있어서의 특성 곡선을 나타낸 도면.

제49도는 구동력 비가 증가될 때 메모리 셀 눈들(memory cell eyes)의 상태를 나타내는 데이터를 읽음에 있어서의 특성공선을 나타낸 도면.

제50도는 액세스 트랜지스터의 드레숄드 전압(V_th)이 감소될 때 메모리 셀 눈들의 상태를 나타내는 데이타를 읽음에 있어서의 특성 곡선을 나타낸 도면.

제51도는 반포된 문헌에 개재된 로드 트랜지스터의 구조를 개략으로 나타낸 평면도.

제52도는 제51도에 도시된 로드 트랜지스터에서 마스크 오정렬(mask misregistration)이 발생될 때의 결점을 설명하기 위한 도면.

본 발명은 반도체 메모리 장치와 그의 제조방법에 관한 것으로, 더 구체적으로는 SRAM(Static Radom Access Memory)용 메모리 구조와 그 제조방법에 관한 것이다.

종래에 반도체 장치의 일종으로서 SRAM이 알려져 있는데, 제42도는 종래의 SRAM의 하나의 메모리 셀을 나타내는 등가회로도이다.

제42도를 보면, 메모리 셀은 부하로서 p형의 MOS(Metal Oxide Semiconduc tor)를 사용하고, 6개의 트랜지스터들로 형성된다.

보다 구체적으로는 구동을 위한 한쌍의 구동용 트랜지스터(drive transistor) (Q_₁,Q_₂)(n형 MOS트랜지스터들)와 한쌍의 부하 트랜지스터(load transistor)(Q₅,Q₆) (p형 MOS 트랜지스터들)가 상호 연결되어 플립플롭(flip-flop)회로를 구성한다.

한쌍의 부하 트랜지스터(Q₅,Q₆)의 소오스영역들(110,111)은 전원(V_CC)에 연결되고, 구동용 트랜지스터들(Q_₁,Q_₂)의 소오스영역은 접지(GND)(112,113)에 연결되며, 한쌍의 액세스 트랜지스터(access transistor)(Q,Q_₄)(n형 MOS 트랜지스터들)은 저장 노드들(114,115)에 각각 연결된다.

비트선 107은 액세스 트랜지스터 Q의 소오스/드레인영역들 중 하나에 연결되고, 비트선 108은 액세스 트랜지스터 Q_₄의 소오스/드레인영역들 중 하나에 연결되며, 액세스 트랜지스터 Q₃와 Q_₄의 게이트 전극들은 워드선(109)에 연결된다.

이제, 문헌(International Electron Device Meeting 1991 Technical Digest pp.481-484)을 통하여 종래의 SRAM 메모리 셀 구조에 대해 설명하겠다. 제43a도와 제43b도는 종래의 SRAM 메모리 셀을 바닥층(bottom layer)으로부터 2단(stage)으로 나누어 나타낸 평면도이다.

더 구체적으로, 제43a도는 기판 위에 형성된 구동용 트래지스터들(Q_₁,Q_₂)과 액세스 트랜지스터들(Q₃,Q_₄)을 나타내고, 반면 제43b도는 박막 트랜지스터들(TFTs)(Q₅Q₆)을 나타낸다.

제44도는 제43a 및 제43b도에서 선 G-G를 따른 개략 단면도이다. 제43a도와 제43b도 및 제44도를 보면, 종래의 SRAM 메모리 셀에서는 한쌍의 구동을 트랜지스터(드라이버 트랜지스터)(Q₁,Q₂)와 한쌍의 액세스 트랜지스터(Q₃,Q₄)가 p형 우물(p type well)(120)의 주표면(main surface)에 형성된다.

드라이버 트랜지스터 Q₁은 하나의 채널영역(125c)을 사이에 두고 서로 마주보는 드레인영역(125a) 및 소오스영역(125b)과, 게이트 전극(124)을 포함한다.

드라이버 트랜지스터 Q₂도 하나의 채널영역(126c)을 사이에 두고 서로 마주보는 드레인영역(126a) 및 소오스영역(126b)과, 게이트 전극(121)을 포함한다.

액세스 트랜지스터 Q₃은 하나의 채널 영역(125e)을 사이에 두고 서로 마주보는 한쌍의 소오스/드레인영역들 (125d)과, 게이트 전극(121)을 포함한다.

액세스 트랜지스터 Q₄도 하나의 채널 영역(126e)을 사이에 두고 서로 마주보는 한쌍의 소오스/드레인영역들 (126d)과, 게이트 전극(122)을 포함한다.

이 트랜지스터들은 p형 우물의 주표면 위에 형성되는 소오스/드레인영역들을 갖는 n형 MOS 트랜지스터들로 형성된다.

드라이버 트랜지스터 Q₂의 게이트 전극(123)은 콘택트부(contact portion) (123a)를 통하여 액세스 트랜지스터 Q₃의 소오스/드레인영역(125d)이 드라이버 트랜지스터 Q₁의 드레인영역(125a)에 연결된다.

드라이버 트랜지스터 Q₁의 게이트 전극(124)도 콘택트부(124a)를 통하여 액세스 트랜지스터 Q₄의 소오스/드레인영역(126d)과 드라이버 트랜지스터 Q₂의 드레인영역(126a)에 연결된다.

로드(부하) 트랜지스터 Q₅의 드레인영역(143a)과 로드 트랜지스터 Q₆의 게이트 전극(142)은 콘택트부(143d)를 통하여 드라이버 트랜지스터 Q₁의 게이트 전극(124)에 연결된다.

로드 트랜지스터 Q₆의 드레인영역(144a)과 로드 트랜지스터 Q₅의 게이트 전극(141)은 콘택트부(144d)를 통하여 드라이버 트랜지스터 Q₂의 게이트 전극(123)에 연결된다.

GND선인 텅스텐 실리사이드 층(tungsten silicide layer)(135)은 드라이버 트랜지스터(Q₁,Q₂)와, 액세스 트랜지스터(Q₃,Q₄) 및 로드 트랜지스터(Q₅,Q₆) 사이의 중간층의 위치에 형성된다.

비트선(139)은 플러그 층(plug layer)(137)을 사이에 두고 액세스 트랜지스터(Q₁)의 소오스/드레인영역(12d)에 연결된다.

다른 비트선(도시되지 않음)은 비트선 139와 마찬가지로 하나의 플러그 층을 사이에 두고 액세스 트랜지스터(Q₄)의 소오스/드레인영역(126d)에 연결된다.

각각 박막 트랜지스터로 형성되는 로드 트랜지스터들(Q₅,Q₆)은 채널영역들(143c)(144c) 아래에 놓이는 게이트 전극들(141,142)을 각각 갖고, 그들 각각은 이른바 바텀 게이트형의 트랜지스터(bottom gate type transistor)를 이룬다.

제45도는 로드 트랜지스터들(Q₅,Q₆)로서 사용되는 박막 트랜지스터의 전형적인 횡단면을 나타낸 단면도이다.

제45도를 보면, 박막 트랜지스터는 다결정 실리콘(polycrysta-line silicon)과 같은 반도체 층에 형성되는 채널영역(144c)과, 드레인영역(144a) 및 소오스영역(144b)을 포함한다.

게이트 전극(142)은 절연층을 사이고 두고 채널영역(144c)을 마주 보는 위치에 형성된다.

제46도는 상술한 박막 트랜지스터의 전류특성을 나타낸 그래프이다.

제46도에서, Vd는 드레인전압을 나타내고, Vg는 게이트전압, Id는 드레인전류를 나타낸다.

이런 SRAM에서, 메모리셀들의 집적밀도를 증가시키기 위해서는 평면상에서 각 메모리셀에 의해 점유되는 영역이 줄어져야 한다.

더 구체적으로 말하면, 드라이버 트랜지스터들(Q₁,Q₂), 액세스 트랜지스터들(Q₃,Q₄), 로드 트랜지스터들(Q₅,Q₆)이 차지하는 평면상의 영역이 줄어들어야 한다.

그러나, 상술한 종래의 메모리셀은 집적도를 증가시킴에 있어서 다음과 같은 두가지의 결점에 직면하고 있다.

그 첫번째 결점은 읽기 시간에 동작에 있어서의 불안정성이다.

지금부터, 이 결점에 대해 보다 상세히 설명하겠다.

제47a도와 제47b도는 제42도에 도시된 메모리 셀의 등가회로를 나타낸 것으로, 읽기동작과 관련된 두개의 인버터(inverter)회로로 분할되어 도시되어 있다.

제47a도와 제47b도에는 로드 트랜지스터들(Q₅,Q₆)이 도시되어 있지 않은데, 그 이유는 그들을 통하여 흐르는 전류가 매우 작기 때문이다.

메모리 셀의 읽기 특성은 비트선과 워드선을 Vcc에 고정시키고, 드라이버 트랜지스터의 게이트전압(상대방의 저장노드에서의 전압)을 변화시켜서, 그 셀의 저장노드에서 생기는 전압변화로부터 얻어지게 된다.

제48도는 상술한 SRAM의 읽기 특성을 나타낸 그래프이다.

제48도를 보면, 횡좌표(abscissa)는 저장노드 115의 전압을 나타내고, 종좌표(ordinate)는 저장노드 114의 전압을 나타낸다.

곡선 α₁은 저장노드 115의 전압이 변화될 때 저장노드 114의 전압변화 특성을 나타내고, 곡선 γ₁은 저장노드 114의 전압이 변화될 때 저장노드 115의 전압변화특성을 나타낸다.

곡선 α₁과 γ₁은 세 개의 점(P₁,P₂,P₃)에서 교차한다.

점 P₃은 하이(High)데이타를 저장하는 저장노드 114에 대응하는 반면, 점 P₁은 하이(High)데이타를 저장하는 저장노드 115에 대응한다.

점 P₂는 불안정한 점으로서, 읽기 시간에서 이 점에서의 전압은 가만히 있지 않는다.

도면 내 원 h₁으로 경계지워진 영역은 소위 메모리 셀 눈으로 불리는 영역이다.

일반적으로, 메모리 셀의 눈이 크면 클수록 읽기 동작은 더 안정될 것이다.

메모리 셀 눈은 Evert Seevinck 외 다수, IEEE JOURNAL OF SOLID-STATE CIRCUITS. vol. SC-22, No. 5, 1987년 10월 pp. 748-754와 H. Shinohara 외 다수, VSLI '82, pp. 106-107에 논의되어 있다.

메모리 셀 눈을 커지게 하는데는 몇가지 방법들이 있는데, 다음에는 두가지의 시도를 설명하겠다.

첫 번째 방법은 드라이버 트랜지스터와 액세스 트랜지스터의 구동력비(driving capability ratio) β, 바꾸어 말하면, (드라이버 트랜지스터의 구동력)/(액세스 트랜지스터의 구동력)을 확대시키는 것이다.

제49도는 제48도에 도시된 경우와 관련하여 구동력비(β)가 증가될 때 읽기 특성을 나타낸 그래프이다.

제49도를 보면, 메모리 셀 눈이 원 h₁으로부터 원 h₂로 확대된다.

두 번째의 시도는 액세스 트랜지스터의 드레숄드 전압(Vth)을 줄이는 것이다.

제48도에서 Vcc-θ₁(Vcc와 θ₁의 거리)와 Vcc-θ₂(Vcc와 θ₂의 거리)는 액세스 트랜지스터 Q₃와 Q₄의 드레숄드 전압(V_th)에 각각 대응한다. 여기서, θ₁과 θ₂는 각 인버터의 하이레벨 출력전압을 나타낸다.

제50도는 제48도의 경우와 관련하여 액세스 트랜지스터의 드레숄드 전압(V_th)이 줄어들 때의 특성을 나타낸 그래프이다.

제50도를 보면, 액세스 트랜지스터 Q₃와 Q₄의 드레숄드 전압(V_th)이 Vcc-θ₃와 Vcc-θ₄로 줄어들게 되면, 메모리 셀 눈이 원 h₁으로부터 원 h₃으로 확대된다.

제43a도를 참조할 때, 메모리 셀 눈을 확대하기 위한 종래의 방법은 드라이버 트랜지스터 Q₁과 Q₂의 게이트 폭(W_D)을늘리거나, 액세스 트랜지스터 Q₃와 Q₄의 게이트 폭(W_A)을 줄이는 것이다.

이것은 트랜지스터의 구동력이 그것의 게이트 폭에 실질적으로 비례하기 때문이다.

그러나, 드라이버 트랜지스터의 게이트 폭(W_D)을 증가시키는 것은 메모리 셀의 크기를 축소할 수 없게하므로 고집적화의 관점에서는 바람직하지 않다.

한편, 액세스 트랜지스터의 게이트 폭(W_A)을 감소시키는 것은 협 채널 효과(narrow channel effect)로 인해 액세스 트랜지스터의 드레숄드 전압(V_th)의 증가를 초래하게 된다.

따라서, 상술한 바와는 역으로, 메모리 셀 눈이 작아지게 됨으로써 불안정한 읽기 동작이 초래된다.

상술한 바와 같이, 종래의 SRAM 메모리 셀 구조로는 동작의 안정성을 유지하면서 집적도를 증가시킬 수 없게 된다.

종래의 메모리 셀의 집적도를 증가시킴에 있어서 직면하는 두 번째의 결점은 포토리소그래피 기술에 의한 제조의 한계성에 그 원인이 있다.

이제부터, 그 한계성에 대해 상세히 설명하겠다.

제43a도와 제43b도에 도시된 종래의 SRAM 메모리 셀 구조에 채용되는 로드 트랜지스터 Q₅와 Q₆는 둘다 하부 게이트형 박막 트랜지스터이다.

특히, 제43b도를 보면, 로드 트랜지스터 Q₅와 Q₆의 게이트 141과 142는 하나의 층으로 형성된다.

더 구체적으로는, 로드 트랜지스터 Q₅와 Q₆가 형성될 때, 먼저, 도전층이 형성되고, 이어, 포토리소그래피 기술 등을 이용한 패터닝에 의해 상기 도전층으로부터 게이트 전극 141과 142가 형성된다.

현재의 기술 수준에서, 포토리소그래피 기술을 이용한 패터닝에 있어서의 최소 제조 치수는 약 0.35μm정도이므로 포토리소그래피에 의해 패터닝되는 게이트전극의 각 부분(예를 들어, L₃와 L₄)은 0.35μm보다 더 작아질 수가 있다.

로드 트랜지스터 Q₅,Q₆의 소오스/드레인영역들과 채널영역들인 층 143,144도 하나의 층으로 형성된다.

따라서, 층 143,144의 각 부분(L₅)은 0.35μm보다 작아질 수 없게 된다.

이상에서 설명한 바와 같이, 포토리소그래피 기술을 이용한 제조에 있어서의 한계성으로 인해, 평면 위에서의 로드 트랜지스터의 점유영역을 줄이는 것이 곤란하므로, 이점에 있어서 종래의 SRAM 메모리 셀은 고밀도 집적에 있어서는 적합하지 않다.

일본국 특개평 제3-34569호에는 상술한 바와 같은 포토리소그래피 기술에 의한 제조에 있어서의 한계성에 덜 민감한 로드 트랜지스터(Q₅,Q₆)의 구조가 개시되어 있다.

한편, 제51도는 일본국 특개평 제3-34569호에 개시된 로드 트랜지스터의 구조를 개략적으로 나타낸 평면도이다.

제51도를 보면, 한쌍의 로드 트랜지스터는 절연막(도시되지 않음)을 사이에 두고 서로 쌓인 두개의 다결정 실리콘층(301,302)으로 형성된다.

드레인영역 301a와 소오스영역 301b는 채널영역 303c를 사이에 두고 다결정 실리콘층 303에 형성된다.

게이트 전극이 되는 드레인영역 303a는 절연막을 사이에 두고 하부 채널영역(underlying channel region)(301c)위에 주어진다.

게이트 전극이 되는 드레인영역 301a는 절연막을 사이에 두고 상부 채널영역(overlying channel region)(303c)위에 주어진다.

따라서 이와 같은, 한쌍의 로드 트랜지스터의 구조에서는 하나의 트랜지스터는 하부 게이트형 트랜지스터를 이루고, 다른 하나의 트랜지스터는 상부 게이트형 트랜지스터(top gate type transistor)를 이룬다.

한 트랜지스터의 드레인영역은 다른 트랜지스터의 게이트 전극을 사용한다.

따라서, 상술한 바와 같은 포토리소그래피에 의한 제조의 한계성이 줄어들게 되므로 이와 같은 로드 트랜지스터의 구조는 고밀도 집적에 적합하다.

하부 다결정 실리콘막(301)은 상부 다결성 실리콘막(303)으로 피복되지 않는다.

따라서, 자기 정렬 방식(self-aligned manner)으로 불순물이 드레인영역(301a)으로 주입될 수 있다.

그러나, 이와 같은 로드 트랜지스터의 구조에서는, 채널영역 301c와 303c 둘다 거의 L자 형태를 갖는다.

예를 들어, 다결정 실리콘 박막(303)을 패터닝할 때 마스크가 제대로 정렬되지 않으면 상부 다결정 실리콘 박막(303)이 화살표 J 또는 K로 나타낸 방향으로 하부 다결정 실리콘 박막(301)에 대해 이동하게 되어, 채널영역 301c와 303c의 크기 L₆, L₇, W₁, W₂가 쉽게 변화될 수 있다.

제52도는 채널영역의 디멘젼(dimension)이 마스크의 비정렬(misregistration of mask)에 의해 어떻게 변화되는지를 개략적으로 나타낸 평면도이다.

제52도를 참조할 때, 제51도에 도시된 로드 트랜지스터쌍 구조는 그것의 채널영역 디멘젼을 쉽게 변화시키게 된다.

따라서, 소망하는 특성을 갖는 로드 트랜지스터를 얻을 수 없게 될뿐만 아니라 안정한 동작을 하도록 하는 것이 어렵다.

이상에서 설명한 바와 같이, 종래의 SRAM 메모리 셀 구조에 채용되는 로드 트랜지스터에서는 안정된 동작을 유지하면서도 고집적도에 적합한 구조를 제공하는 것이 가능하지 않았다.

본 발명의 목적은 고집적에 적합한 SRAM 메모리 셀 구조를 제공하는 것이다.

본 발명의 다른 목적은 SRAM의 동작에 있어서 안정성을 유지하면서도 그와 같은 치수의 SRAM 메모리 셀 구조를 제조하는 것이다.

본 발명의 또 다른 목적은 포토리소그래피에 의한 제조에 있어서의 디멘젼의 한계성으로 인해 제약을 보다 적게 받는 SRAM 메모리 셀 구조를 제공하고, 안정된 동작을 가능하게 하는 것이다.

본 발명의 또 다른 목적은 고집적도에 적합한 SRAM 메모리 셀 구조를 제조하는 방법을 제공하는 것이다.

본 발명의 제1특징에 따른 반도체 메모리 장치는 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터와 제2도전형의 한쌍의 로드 트랜지스터를 갖는 스태틱 메모리 셀과, 한쌍의 액세스 트랜지스터를 포함한다.

상기 반도체 메모리 장치는 반도체 기판과, 드라이버 트랜지스터들과, 액세스 트랜지스터들을 포함한다.

상기 드라이버 트랜지스터와 액세스 트랜지스터들은 상기 반도체 기판의 주표면(main surface) 위에 형성된다.

드라이버 트랜지스터들 각각은 제1의 FET(field effect transistor; 전계 효과 트랜지스터로 형성되고, 액세스 트랜지스터들 각각은 제2의 FET로 형성된다.

상기 제1의 FET는 상기 반도체 기판의 주표면 위에 형성되고, 제1의 유전율(dielectric constant)을 갖는 제1의 게이트 절연막과 상기 제1의 게이트 절연막 위에 형성되는 제1의 게이트 전극을 포함한다.

상기 제2의 FET는 상기 반도체 기판의 주표면 위에 형성되고, 제 1의 유전율보다 작은 제2의 유전율을 갖는 제2의 게이트 절연막과 상기 제2의 게이트 절연막 위에 형성되는 제2의 게이트 전극을 포함한다.

본 발명의 다른 특징에 따른 반도체 메모리 장치에 있어서, 제1의 FET는 제1의 유전율을 갖는 제1의 게이트 절연막을 갖는다.

제2의 FET는 제2의 유전율을 갖는 제2의 게이트 절연막을 갖는다.

제1의 FET와 제2의 FET간에는 게이트 절연막들의 유전율이 상이하기 때문에, FET들의 전류 구동력이 상이하게 된다.

더 구체적으로는, 제1의 FET의 전류 구동력이 제2의 FET의 전류 구동력보다 클 수가 있다.

다시 말해서, 제1/제2의 FET들의 전류 구동력비가 커질 수 있다. 따라서, 메모리 셀 눈(memory cell eye)은 드라이버 트랜지스터의 게이트 폭을 증가시키지 않고서도 커질 수가 있게 되어, 안정한 읽기 동작이 이루어질 수 있게 됨에 따라, 고밀도집적(high density integration)에 적합한 SRAM 메모리 셀 구조가 제공될 수 있게 된다.

이와 같은 시도는 동일 재질로 이루어지는 제1 및 제2의 게이트 절연막의 막두께가 전류 구동력비를 증가시키도록 변화되는 경우에 비해 게이트 절연막의 막두께를 보다 용이하게 조절할 수 있도록 한다.

따라서, 제1 및 제2의 게이트 절연막간의 두께의 있어서의 차이가 작아지게 되는 반면, 큰 구동력비가 보장될 수 있게 된다.

따라서, 게이트 절연막 위에서의 포토리소그래피에 의한 패터닝(patterning)이 정확하게 수행될 수 있어, 패턴들에 있어서 결함이 발생되지 않게 된다.

본 발명의 다른 특징에 따른 반도체 메모리 장치는 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터와 제2도전형의 한쌍의 트랜지스터를 갖는 스태틱형 메모리 셀과, 한쌍의 액세스 트랜지스터를 포함하고, 상기 드라이버 트랜지스터들과 상기 액세스 트랜지스터들은 반도체 기판의 주표면 위에 형성되며, 상기 로드 트랜지스터들은 FET(field effect transistor) 위에 형성되는 제1 및 제2의 박막 트랜지스터들로 형성된다.

상기 반도체 장치는 제1의 반도체 층과, 제2의 반도체 층과, 제1의 소오스/드레인영역들과, 제2의 소오스/드레인영역들과, 제1의 게이트 절연막 및 제2의 게이트 절연막을 포함한다.

상기 반동체 층은 상기 반도체 기판의 상부에 형성되고, 제1의 방향으로 펼쳐지는 제1의 스트립 부(strip portion)와, 제2의 방향으로 펼쳐지는 제2의 스트립 부를 갖는다.

상기 제2의 반도체 층은 상기 제1의 반도체 층 위에 형성되고, 상기 제2의 방향에 교차하는 제3의 방향으로 펼쳐지는 제3의 스트립 부와, 상기 제1의 방향과 교차하는 제4의 방향으로 펼쳐지는 제4의 스트립 부를 갖는다.

상기 제1의 소오스/드레인영역들은 제4의 스트립 부에 대향하는 제1의 채널영역을 규정(define)하도록 제1의 스트립 부에 서로 공간을 두고 형성되고 상기 제1의 박막 트랜지스터를 형성한다.

상기 제2의 소오스/드레인영역들은 제2의 스트립 부에 대향하는 제2의 채널영역을 규정하도록 제3의 스트립 부에 서로 공간을 두고 형성되고 상기 제2의 박막 트랜지스터를 형성한다.

상기 제1의 게이트 절연막은 상기 제4의 스트립 부와 상기 제1의 채널 영역 사이에 형성된다.

상기 제2의 게이트 절연막은 상기 제2의 스트립 부와 상기 제2의 채널 영역 사이에 형성된다.

상기 제1의 반도체 층과 상기 제2의 반도체 층은 상기 제1의 스트립 부와 상기 제4의 스트립 부 사이에 그리고 상기 제2의 스트립 부와 상기 제3의 스트립 부 사이에서 서로 겹친다.

이 특징에 따른 반도체 장치에서, 한쌍의 로드 트랜지스터들 중 하나는 상기 제1의 반도체 층에 형성되어 제1의 채널영역을 규정하는 제1의 소오스/드레인영역들과, 제2의 반도체 층 내의 제2의 소오스/드레인영역들 중 하나의 게이트 전극으로 형성된다.

다른 하나의 로드 트랜지스터는 상기 제2의 반도체 층에 형성되어 제2의 채널영역을 규정하는 제2의 소오스/드레인영역들과, 제1의 반도체 층 내의 제1의 소오스/드레인영역들 중 하나의 게이트 전극으로 형성된다.

따라서, 상기 트랜지스터들 중 하나는 탑 게이트형(top gate type) 트랜지스터를 형성하는 반면, 다른 하나는 바텀 게이트형(bottom gate type) 트랜지스터를 형성한다.

한 트랜지스터의 소오스/드레인영역들 중 하나는 다른 트랜지스터의 게이트 전극과 공유한다.

따라서, 포토리소그래피에 의한 제조에 있어서의 치수의 제약이 두 로드 트랜지스터를 탑 게이트형 또는 바텀 게이트형 하나로만 형성하는 경우에 비해 줄어든다.

그 결과, 평면상에서 로드 트랜지스터 쌍에 의해 점유되는 영역은 줄어들 수 있게 되어, 고밀도집적에 적합한 SRAM 메모리 셀 구조가 제공될 수 있게 된다.

소정의 폭을 갖는 제1의 스트립 부와 제4의 스트립 부는 서로 교차하고, 제1의 채널영역은 상기 제1 스트립 부의 상기 교차영역에 형성된다.

따라서, 제1채널영역의 채널 길이와 채널 폭은 제1 및 제4의 스트립 부의 폭에 의해 규정된다.

상기 제1 및 제4의 스트립 부 둘다는 소정의 폭으로 펼쳐진다.

따라서, 제4의 스트립 부가 마스크 오정렬(misregistration)로 인해 제1의 스트립 부에 대해 소정의 위치로부터 마스크로 인해 이동되어 형성되더라도, 제1 및 제4의 스트립 부에 의해 규정되는 제1의 채널영역의 채널 길이와 채널 폭은 변화되지 않는다.

제3의 채널영역은 제2 및 제3의 스트립 부에 의해 유사하게 규정되기 때문에 그것의 치수도 마스크 오정렬에 의해 변화되지 않는다.

따라서, 각 스트립 부의 폭을 결정하는 것에 의해 소망하는 특성을 갖는 로드 트랜지스터를 쉽게 얻을 수 있게 되고, 안정한 동작이 얻어질 수 있게 된다.

본 발명의 또 다른 특징에 따른 반도체 메모리 장치는 플립플롬 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터와 제2도전형의 한쌍의 로드 트랜지스터를 갖는 스태틱형 메모리 셀과, 한쌍의 액세스 트랜지스터를 포함하고, 상기 드라이버 트랜지스터들과 상기 액세스 트랜지스터들은 반도체 기판의 주표면 위에 형성되며, 상기 로드 트랜지스터들은 FET(field effect transistor) 위에 형성되는 제1 및 제2의 박막 트랜지스터들도 형성된다.

상기 반도체 장치는 제1의 반도체 층과, 제2의 반도체 층과, 제1의 소오스/드레인영역들과, 제2의 소오스/드레인영역들과, 게이트 절연막을 포함한다.

상기 제1의 반도체 층은 상기 반도체 기판의 상부에 형성되고 제1의 방향으로 펼쳐지는 제1의 스트립 부를 갖는다.

상기 제2의 반도체 층은 상기 제1의 반도체 층 위에 형성되고 상기 제1의 방향에 교차하는 제2의 방향으로 펼쳐지는 제2의 스트립 부를 갖는다.

상기 제1의 소오스/드레인영역들과, 제1의 스트립 부를 규정하도록 상호간으로부터 거리를 두고 제1의 스트립 부에 형성되어 상기 제1의 박막 트랜지스터를 형성한다.

상기 제2의 소오스/드레인영역들은 상기 제2의 스트립 부를 규정하도록 상호간으로부터 일정한 거리를 두고 제2의 스트립 부에 형성되어 상기 제2의 박막 트랜지스터를 형성한다.

상기 게이트 절연막은 상기 제1의 절연막과 상기 제2의 절연막 사이에 형성된다.

상기 제1 및 제2의 스트립 부들은 제1 및 제2의 채널영역이 서로 마주보도록 위치한다.

본 특징에 따른 반도체 메모리 장치에서, 한쌍의 로드 트랜지스터들 중 하나는 상기 제1의 반도체 층에 형성되는 제1의 채널영역과 제2의 반도체 층내 제2의 채널영역에 형성되는 게이트 전극을 규정하는 제1의 소오스/드레인영역들로 형성된다.

다른 하나의 로드 트랜지스터는 제2의 소오스/드레인영역들과, 제1의 채널영역과 제1의 반도체 층으로 형성되는 게이트전극으로 형성된다.

따라서, 로드 트랜지스터 쌍(load trasistor pair)중 하나는 탑 게이트형 트랜지스터를 형성하는 반면, 다른 하나는 바텀 게이트형 트랜지스터를 형성한다.

따라서, 포토리소그래피에 의한 제조에 있어서의 치수의 제약이 두 로드 트랜지스터를 탑 게이트형 또는 바텀 게이트형 하나로만 형성하는 경우에 비해 줄어든다.

그 결과, 평면상에서 로드 트랜지스터쌍에 의해 점유되는 영역은 줄어들 수 있게 되어, 고밀도집적에 적합한 SRAM 메모리 셀 구조가 제공될 수 있게 된다.

소정의 폭을 갖는 제1의 스트립 부와 제4의 스트립 부는 서로 교차하고, 제1의 채널영역은 상기 제1 스트립 부의 상기 교차 영역에 형성된다.

제2의 채널영역은 제2의 스트립 부내 교차영역에 형성된다. 제1 및 제2 채널영역의 채널 길이와 채널폭은 제1 및 제2의 스트립 부의 폭에 의해 규정된다.

상기 제1 및 제2의 스트립 부 둘다는 소정의 폭으로 펼쳐진다. 제2의 스트립 부가 마스크 오정렬로 인해 제1의 스트립 부에 대해 소정의 위치로부터 이동되어 형성되더라도, 제1 및 제2의 스트립 부에 의해 규정되는 제1의 채널영역의 채널 길이와 채널 폭의 디멘젼(dimension)은 변화되지 않는다.

따라서, 제1 및 제2스트립 부의 폭을 결정하는 것에 의해 소망하는 특성을 갖는 한쌍의 로드 트랜지스터를 쉽게 얻을 수 있게 되고, 안정한 동작이 얻어질 수 있게 된다.

게다가, 제1 및 제2의 반도체 층은 제1 및 제2채널영역이 서로 대향하도록 위치한다.

다시 말해, 제1의 채널영역은 제2박막 트랜지스터의 게이트 전극을 이루는 반면, 제2의 채널영역은 제1박막 트랜지스터의 게이트 전극을 이룬다.

따라서, 제1과 제2채널층 사이에는 하나의 교차영역(inter-secting region)만이 필요하다.

그 결과, 많은 영역들에 있어서, 상기 제1의 층과 제2의 층이 교차하는 것이 필요하지 않게 된다.

이것은 제1 및 제2반도체 층의 정렬을 용이하게 하고, 2차원적으로 점유되는 영역을 줄일 수 있게 한다.

본 발명의 일 특징에 따른 반도체 메모리 장치의 제조 방법은 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터와 제2도전형의 한쌍의 로드 트랜지스터를 갖는 스태틱형 메모리 셀과, 한쌍의 액세스 트랜지스터를 포함하는 반도체 메모리 장치를 제조하고, 상기 제조 방법은 다음의 단계들을 포함한다.

제1의 유전율을 갖는 제1의 게이트 절연막은 반도체 기판의 주표면 위에 형성된다.

그후, 상기 제1의 유전율보다 작은 제2의 유전율을 갖는 게이트 절연막이 상기 반도체 기판위에 형성된다.

제1의 게이트 전극이 상기 제1의 게이트 절연막 위에 형성된다.

제2의 게이트 전극이 상기 제2의 게이트 절연막 위에 형성된다.

이와 같이, 각 드라이버 트랜지스터를 형성하는 제1의 FET(전계 효과 트랜지스터)는 상기 제1의 게이트 절연막과 제1의 게이트 전극을 포함하도록 형성되고, 각 액세스 트랜지스터를 형성하는 제2의 FET가 상기 제2의 게이트 절연막과 제2의 게이트 전극을 포함하도록 형성된다.

본 발명의 다른 특징에 따른 반도체 메모리 장치를 제조하는 반도체 장치의 제조 방법은 플리플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터와 제2도전형의 한쌍의 로드 트랜지스터를 갖는 스태틱형 메모리 셀과, 한쌍의 액세스 트랜지스터를 포함하되, 상기 드라이버 트랜지스터와 액세스 트랜지스터는 반도체 기판의 주표면 위에 형성되는 FET(전계 효과 트랜지스터)로 형성되고 상기 로드 트랜지스터는 FET 위에 형성되는 제1 및 제2박막 트랜지스터로 형성되는 반도체 메모리 장치를 제조하고, 상기 제조 방법은 다음의 단계들을 포함한다.

반도체 기판의 상부에, 제1의 방향으로 펼쳐지는 제1의 스트립 부와 제2의 방향으로 펼쳐지는 제2의 스트립 부를 갖는 제1의 반도체 층이 형성된다.

절연막이 상기 제1의 반도체 층위에 형성된다.

상기 제2의 방향에 교차하는 제3의 방향으로 펼쳐지는 제3의 스트립 부와 제1의 방향에 교차하는 제4의 방향으로 펼쳐지는 제4의 방향으로 펼쳐지는 제2의 반도체 층이 상기 절연막 위에 상기 제3의 스트립 부가 상기 제2의 스트립 부와 교차하도록 형성된다.

상기 제1의 박막 트랜지스터를 형성하는 제1의 소오스/드레인영역들이 서로간 거리를 두고 제1의 스트립 부에 제1의 스트립 부와 제4의 스트립 부를 교차하도록 형성된다.

상기 제2의 박막 트랜지스터를 형성하는 제2의 소오스/드레인영역들이 서로간 거리를 두고 제3의 스트립 부에 제3의 스트립 부와 제3의 스트립 부를 교차하도록 형성된다.

본 발명의 다른 특징에 따른 메모리 장치의 제조 방법은 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터와 제2도전형의 한쌍의 로드 트랜지스터를 갖는 스태틱형 메모리 셀과, 한쌍의 액세스 트랜지스터를 포함하고, 상기 드라이버 트랜지스터들과 상기 액세스 트랜지스터들은 반도체 기판의 주표면 위에 형성되며, 상기 로드 트랜지스터들은 FET(field effect transistor) 위에 형성되는 제1 및 제2의 박막 트랜지스터로 형성되는 반도체 메모리 장치를 제조한다.

상기 제조 방법은 다음의 단계들을 포함한다.

상기 반도체 기판의 상부에, 제1의 방향으로 펼쳐지는 제1의 스트립 부를 갖는 제1의 반도체 층이 형성된다.

상기 제1의 반도체 층 위에 절연막이 형성된다.

상기 제1의 방향과 교차하는 제2의 방향으로 펼쳐지는 제2의 스트립 부를 갖는 제2의 반도체 층이 상기 절연막 위에 상기 제2의 스트립 부가 제1의 스트립부과 교차하도록 형성된다.

상기 제1의 박막 트랜지스터를 형성하는 제1의 소오스/드레인영역이 상기 제1의 스트립 및 제2의 스트립 부의 상기 교차 영역을 채널영역으로서 규정하도록 상호간 거리를 두고 상기 제1의 스트립 부 내에 형성된다.

상기 제2의 박막 트랜지스터를 형성하는 제2의 소오스/드레인영역이 상기 제1의 스트립 부 및 제2의 스트립 부의 상기 교차 영역을 채널영역으로서 규정하도록 상호간 거리를 두고 상기 제2의 스트립 부 내에 형성된다.

상기한 바와 같은 본 발명의 목적들 특징 성질 이점은 첨부된 도면에 의거하여 설명되는 다음의 본 발명에 대한 상세한 설명으로부터 더욱 명백하게 될 것이다.

[실시예 1]

제44도에 대응한 본 발명의 제1실시예에 따른 SRAM에 대한 메모리 셀 구조의 횡단면을 나타낸 대략적인 횡단면도이다.

제2a도는 제1도에 영역 A에 의해 표시된 액세스(access 트랜지스터)의 구조를 나타내는 확대된 횡단면도이며, 제2b도는 제1도에 선 B-B를 따라 도시한 드라이버(driver) 트랜지스터를 나타내는 개략적인 횡단면도이다.

제1,2a 및 2b도를 참조하여 한쌍의 드라이버 트랜지스터(Q₁,Q₂)와 한쌍의 액세스 트랜지스터(Q₃,Q₄)는 p우물(20)의 주표면 위에 형성한다.

드라이버 트랜지스터(Q₁)는 드레인영역(25a)과 소오스영역(25b), 그리고 게이트 전극(23)을 갖는다.

드라이버 트랜지스터(Q₂)는 드레인영역(26a)과 소오스영역(26b), 그리고 게이트 전극(23)을 갖는다.

드라이버 트랜지스터들(Q₁ 및 Q₂)은 실리콘 산화막(27a)과 실리콘 질화막(27b)을 위에 겹쳐 쌓은 게이트 절연막을 갖는다.

액세스 트랜지스터(Q₃)는 한쌍의 소오스/드레인영역(25d)과 게이트 전극(21)을 갖는다.

액세스 트랜지스터(Q₄)는 한쌍의 소오스/드레인영역(26d)과 게이트 전극(22)을 갖는다.

액세스 트랜지스터(Q₃및 Q₄)은 단일층 실리콘 산화막(27c)의 게이트 절연막을 갖는다.

본 발명의 제1실시예에 따른 SRAM에 메모리 셀 구조는 실제적으로 전술한 드라이버 트랜지스터들(Q₁, Q₂)과 액세스 트랜지스터들(Q, Q₄)의 구조를 제외한 제43a, 43b 및 44도에서 나타낸 종래의 SRAM 메모리 구조와 동일하므로 이에 대한 설명은 생략한다.

상기 실시예에 따른 SRAM의 메모리 셀 구조에 있어서, 다른 유전율을 갖는 재료는 드라이버 트랜지스터들(Q₁, Q₂)의 게이트 절연막과 액세스 트랜지스터들(Q₃, Q₄)의 게이트 절연막으로 사용한다.

그러므로, 액세스 트랜지스터에 대한 드라이버 트랜지스터의 구동능력(Driving capability)비(β)는 유리하게 증가할 수 있다.

이후에 이것은 미츠마사 코야나기(Mitsumasa Koyannagi), 서브미크론 장치 I 마루젠 카부시키카이샤(SUBMICRON DEVICE I Maruzen Kabushiki Kaisha), pp.4~8를 참조하여 설명할 것이다.

트랜지스터의 구동능력은 다음과 같다.

(W/L)·μ_off·C_IN

여기서 W는 트랜지스터의 게이트 폭, L은 게이트 길이, μ_off는 상기 표면 위에 전자의 실효적인 이동도, 그리고 C_IN은 단위면적당 게이트 절연막의 캐패시턴스를 의미한다.

다음 표현에 의한 C_IN은,

C_IN=(ε_IN·ε₀)t_IN

여기서 ε₀은 진공 유전율, ε_IN은 게이트 절연막의 상대적인 유전율, t_IN은 게이트 절연막의 두께이다.

설명한 바와 같이, 상기 구동능력비(β)는 드라이버 트랜지스터의 구동능력/액세스 트랜지스터의 구동능력으로 나타낸다.

따라서, 구동능력비(β)를 증가하는 한 방법은 드라이버 트랜지스터의 구동능력에 관계한 액세스 트랜지스터의 구동능력을 감소한다.

액세스 트랜지스터들(Q₃,Q₄)의 게이트 절연막의 상대적인 유전율 감소는 표현(1) 및 (2)로부터 상기 액세스 트랜지스터의 구동능력을 감소한다.

표현(1) 및 (2)로부터 게이트 절연막의 상대적인 유전율 ε_IN가 증가할 때 트랜지스터의 구동능력은 증가하고, 게이트 절연막의 상대적인 유전율 ε_IN가 감소할 때 트랜지스터의 구동능력은 감소한다.

따라서, 만약 드라이버 트랜지스터들(Q₁,Q₂)의 게이트 절연막보다 더 작은 유전율을 갖는 재료가 액세스 트랜지스터들(Q₃및 Q₄)의 게이트 절연막으로 사용된다면 드라이버 트랜지스터들(Q₁,Q₂)에 관계한 액세스 트랜지스터들(Q₃,Q₄)의 구동능력은 감소한다.

결과적으로, 구동능력비(β)는 증가할 수 있다.

이와는 대조적으로, 전술한 표현들(1 및 2)로부터 다른 접근법으로서 동일한 재료가 드라이버 트랜지스터들(Q₁,Q₂)의 게이트 절연막과 액세스 트랜지스터들(Q₃,Q₄)의 게이트 절연막으로 사용된다면, 그들의 두께(t_IN)만이 달라질 뿐이어서 결과적으로 구동능력비(β)는 증가한다.

이 접근법은 일본특허공개 제63-211751호에 발표되었다.

선행기술의 문서에서 단지 실리콘 산화막만이 액세스 트랜지스터들(Q₃,Q₄) 및 드라이버 트랜지스터들(Q₁,Q₂)의 게이트 절연막으로 사용될 뿐이다.

액세스 트랜지스터들(Q₃,Q₄)의 게이트 산화막이 두께(t_IN1)는 드라이버 트랜지스터들(Q₁,Q₂)의 게이트 산화막의 두께(t_IN2)보다 크게 형성되므로, 큰 구동능력비(β)를 얻는다.

그렇지만, 전술한 선행문서에서 발표된 접근법에 따라 상기 구동능력비(β)가 커질수록 드라이버 트랜지스터들(Q₁,Q₂) 및 액세스 트랜지스터들(Q₃,Q₄)의 게이트 산화막의 두께에 있어서의 차이(t_IN1-t_IN2)는 커질 것이다.

따라서, 드라이버 트랜지스터들(Q₁,Q₂) 및 액세스 트랜지스터들(Q₃,Q₄)의 게이트 전극들 사이에 전위차는 커진다.

그러므로, 패턴 형상에 있어 불량은 포토리소그라피(photo-lithography)에 의해 상기 게이트 전극들의 상층(upper)을 패턴닝(patterning)할 때에 일어난다.

이 실시예에서, 게이트 절연막에 대한 상이한 유전율을 갖는 재질들을 임의로 선택함으로써 액세스 트랜지스터를(Q₃,Q₄) 및 드라이버 트랜지스터들(Q₁,Q₂)의 게이트 절연막의 막두께는 바라는 값으로 설정할 수 있다. 따라서, 액세스 트랜지스터들(Q₃,Q₄) 및 드라이버 트랜지스터들(Q₁,Q₂)의 게이트 절연막의 막두께는 동일하게 설정할 수 있다.

이런 경우에, 포토리소그라피에 의한 게이트 전극들의 상층 위에 패턴에 있어서의 불량은 거의 일어나지 않을 것이다.

특히, 제1, 2a 및 2b도에서 설명한 바와 같이, 액세스 트랜지스터들(Q₃,Q₄)의 게이트 절연막은 실리콘 산화막(27c)으로 되고, 실리콘 산화막(27a) 및 실리콘 산화막(27b)의 적층구조는 드라이버 트랜지스터들(Q₁,Q₂)의 게이트 절연막으로 사용한다.

이 경우에, 상기 실리콘 산화막의 상대적인 유전율이 ε_0X≒ 3.8-3.85인데 반하여, 실리콘 질화막의 상대적인 유전율은 상기 실리콘 산화막의 것보다 약 2배만큼 큰 ε_N≒7이다.

드라이버 트랜지스터들(Q₁,Q₂)용 게이트 절연막은 액세스 트랜지스터들(Q₃,Q₄)보다 큰 유전율을 갖는다.

전술한 바와 같이, 이 실시예에서, 구동능력비(β)는 절연막의 재료와 두께를 조절하여서 효과적으로 증가할 수 있다.

이제부터, 제1, 2a 및 2b도에서 드라이버 트랜지스터(Q₂) 및 액세스 트랜지스터(Q)를 설명하면서 제조방법을 설명한다.

제3a-8a도 및 제3b-8b도는 본 발명의 제1실시예에 따른 SRAM 메모리 셀 구조에서 사용된 액세스 트랜지스터 및 드라이버 트랜지스터를 제조하는 방법에 있어서의 단계들을 공정순으로 개략적으로 나타낸 횡단면도이다.

제3a-8a도는 액세스 트랜지스터를 나타내고, 제3b-8b도는 드라이버 트랜지스터를 나타낸다.

제3a 및 3b도를 참조하여, 채널도프 주입(channel dope implantation)은 p형 우물(20)로 수행한다.

액세스 트랜지스터에 대한 한계치 전압(Vth)은 이 주입에 의해 결정한다.

제4a 및 4b도를 참조하여, 포토레지스트(photoresist)(51a)는 액세스 트랜지스터 영역(제4a도) 내에 기판(20) 위에 형성하고 나서, 채널도프 주입은 우물(20) 내에 드라이버 트랜지스터 영역(제4b도)으로 수행한다. 이들 채널도프 주입은 드라이버 트랜지스터에 대한 한계치 전압을 결정한다.

그리고, 포토레지스트(51a)를 제거한다.

제3a 및 3b도에 나타낸 공정에서 만약 불순물이 예로 레지스트를 갖는 드라이버 트랜지스터(제3b도)만을 덮는 액세스 트랜지스터 영역(제3a도)으로 p형 우물(20)로 주입된 후, 주입이 제4a 및 4b도에 나타낸 공정에서 레지스트(51a)를 포함하는 액세스 트랜지스터 영역(제4a도)의 표면만을 덮으므로써 p형 우물(20)내에 상기 드라이버 트랜지스터 영역(제4b도)으로 수행된다면, 드라이버 트랜지스터에 대한 한계치 전압은 신호 채널도프 주입에 의해 결정될 수 있다.

제5a 및 5b도를 참조하여, 열산화처리는 웨이퍼의 전면 위에 수행하고, 실리콘 산화막(27a)은 웨이퍼의 표면 위에 형성한다.

실리콘 질화막(27b)은 실리콘 산화막(27a)의 전면 위에 형성한다.

그리고, 포토레지스트(51b)는 드라이버 트랜지스터 영역(제5b도)내에 실리콘 질화막(27b) 위에만 형성한다.

액세스 트랜지스터 영역(제5a도)에 실리콘 질화막(27b) 및 실리콘 산화막(27a)이 포토레지스트(51b)를 마스크로서 이용하여 습식 또는 건식 에칭으로 순차로 수행된다.

이후, 포토레지스트(51b)가 제거된다.

6a 및 6b도를 참조하여, 전술한 에칭은 액세스 트랜지스터 영역(제6a도)에 p형 우물(20)의 표면을 노출시킨다.

제7a 및 7b도를 참조하여, 실리콘 산화막(27c)은 열산화 처리에 의해 액세스 트랜지스터 영역 (제7a도)에 p형 우물(20) 위에 형성한다.

상기 열산화처리에서 드라이버 트랜지스터 영역(제7b도)에 실리콘 질화막(27b)은 약산 산화된다.

따라서, 실리콘 산화막(27c)은 액세스 트랜지스터 영역(제7a도)에만 형성한다.

제8a 및 8b도를 참조하여, 다결정 실리콘막은 웨이퍼(20)의 전면 위에 형성한다.

다결정 실리콘막, 실리콘 질화막(27b) 및 실리콘 산화막(27c,27a)은 포토리소그라피 및 에칭에 의해 순차로 식각되고, 게이트 전극들(21,23) 및 게이트 절연막(27c,27a,27b)을 형성한다.

이후, 불순물은 게이트 전극들(21,23) 및 분리 산화막(도시되지 않음)을 마스크로서 이용하여 주입한다.

이와같이, 제2도에서 설명한 바와 같이, 소오스/드레인영역들(25d,26a,26b)을 형성한다.

실리콘 산화막(27c)의 두께가 t_OX2, 실리콘 산화막(27a)에 두께가 t_OX1, 그리고 실리콘 질화막(27b)의 두께가 t_N이라 가정하면, 구동능력비(β)는 실리콘 산화막(27a,27c) 및 실리콘 질화막(27b)이 다음 표현을 만족하게 형성한다면 증가할 수 있다.

전술한 실시예에서 주목할 것은, 실리콘 질화막(27b)이 상이한 유전율을 갖는 재료로서 사용되지만 어떤 다른 절연막(27c)을 사용할 수도 있다. 이 경우에, 실리콘 산화막(27c)은 제9a및 9b에 나타낸 바와 같이 액세스 트랜지스터 영역(제9A도)에 기판(20) 위에 형성할 뿐만 아니라, 실리콘 산화막(27d)은 제6a및 6b에서 설명한 것처럼 절연막(27ba)의 표면위에 형성한다.

이후, 전술한 바대로의 후처리는 제10a및 10b에 나타낸 액세스 트랜지스터(Q₃)및 드라이버 트랜지스터(Q₂)를 형성하기 위해 수행된다.

그때에, 절연막(27ba)의 두께가 t_a, 유전율 ε_a, 그리고 실리콘 산화막(27d)의 두께가 t_OX3이라고 가정하면, 각 게이트 절연막은 다음 표현을 만족하게 형성되어야만 할 필요가 있다.

제2b 및 10b도에 드라이버 트랜지스터의 게이트 절연막이 복수의 충돌로 형성한다 할지라도, 실리콘 산화막과는 다른 유전율을 갖는 단일 절연막층을 간단하게 형성할 수도 있다.

또한, 상기 장치는 액세스 트랜지스터의 게이트 절연막이 복수의 충돌을 형성하고, 드라이버 트랜지스터의 게이트 절연막이 단일층을 형성하도록 정렬될 수도 있다.

제11a및 11b를 참조하여, 예를 들면, 실리콘 산화막(27e) 및 실리콘 질화막(27f)의 적층은 액세스 트랜지스터(Q₃) 게이트 절연막으로 사용될 수도 있고, 실리콘 산화막(27g)의 단일층은 드라이버 트랜지스터(Q₃)의 게이트 절연막으로 사용될 수도 있다.

액세스 트랜지스터(Q₃) 및 드라이버 트랜지스터(Q₄)가 이와 같은 구조로 된 경우의 제조방법은 설명한다.

제12a-14a 및 제12b-14b도는 제11a 및 11b도에 나타낸 액세스 트랜지스터 및 드라이버 트랜지스터의 제조방법의 공정들을 순서로 개략적으로 나타낸 횡단면도이다.

제12a 및 12b도를 참조하여, 채널도프 주입은 각 트랜지스터에 대한 한계치 전압을 결정하기 위해서 p형 우물(20)로 수행한다.

이 채널도프 주입은 제3a 및 3b도와 제4a 및 4b도와 함께 설명된 공정들과 실제적으로 동일하므로, 이에 대한 설명은 생략한다.

채널도프 주입 후에, 실리콘 산화막(27e) 및 실리콘 질화막(27f)는 p형 우물(20)의 전면 위에 상호간 위에 순차로 적층된다.

포토레지스트(51c)는 액세스 트랜지스터 영역(제12a도)에 실리콘 질화막(27f)의 표면 위에 형성한다.

드라이버 트랜지스터 영역(제12b도)에 실리콘 질화막(27f) 및 실리콘 산화막(27e)은 포토레지스트(51c)를 마스크로 이용하여 순차로 식각된다. 제13a 및 13b도를 참조하여, 이 에칭의 단계는 드라이버 트랜지스터 영역(제13b도)에 p형 우물(20)의 표면을 노출시킨다.

제14a 및 14b도를 참조하여, 실리콘 산화막(27g)은 열산화처리에 의해 드라이버 트랜지스터 영역(제14b도) 내에 p형 우물(20) 위에 형성한다.

주목할 것은, 실리콘 질화막(27f)은 그때에 거의 산화되기 때문에, 약간의 실리콘 산화막이 액세스 트랜지스터 영역(제14a도)에 있는 실리콘 질화막(27f) 위에 형성된다.

이후, 다결정 실리콘막은 상기 실리콘 기판이 전면 위에 형성된다.

다결정 실리콘막은 바라는 형태로 패턴된 후, 불순물이 제11a 및 11b도에서 설명한 것처럼 액세스 트랜지스터(Q₃) 및 드라이버 트랜지스터(Q₂)를 형성하기 위하여 주입된다.

제11a 및 11b도에서 나타낸 구조에서, 실리콘 산화막(27e)의 두께가 t_OX1, 실리콘 질화막(27f)의 두께가 t_N, 그리고 실리콘 산화막(27g)의 두께가 t_OX2라 가정하면, 각 게이트 절연막은 다음 표현을 만족하도록 형성한다.

또한, 제2a 및 2b도와 제10a 및 10b도에서, 드라이버 트랜지스터의 게이트 절연막은 복수의 층들로 형성되고, 실리콘 산화막과는 다른 유전율을 갖는 단일층의 절연막으로 간단하게 형성될 수도 있다.

예를 들면, 제15도를 참조하여, 액세스 트랜지스터(Q₃,Q₄)에 대한 게이트 절연막(27k)은 단일층은 실리콘 산화막으로 형성하고 드라이버 트랜지스터(Q₁,Q₂)에 대한 게이트 절연막(27j)은 단일층의 실리콘 질화막으로 형성할 수도 있다.

이 경우에, 실리콘 질화막(27j)의 두께 t_IN1과 산화막(27k)의 두께 t_IN2는 각각 100Å이고, 실리콘 질화막과 실리콘 산화막의 유전율은 각각 ε_N≒7 및 ε_OX≒3.8일 경우에, 구동능력비(β)는 7/3.8≒1.84(배)만큼 크게 될 것이다.

만약 실리콘 산화막과는 상이한 유전율을 갖는 다른 재료가 실리콘 질화막(27f)의 위치에 사용된다면 제16a 및 16b도에 나타낸 제13a 및 13b도에 나타낸 공정들에서 열산화처리에 의해 이루어진다.

특히, 실리콘 산화막(27g)은 열산화처리에 의해 드라이버 트랜지스터 영역(제15b도)에 p형 우물(20) 위에 형성하고, 실리콘 산화막(27h)은 액세스 트랜지스터 영역에 절연막(27fa)의 표면 위에 형성한다.

이후, 전술한 바와 같은 후처리는 제16a 및 16b도에 나타낸 액세스 트랜지스터(Q₃) 및 드라이버 트랜지스터(Q₂)를 형성하기 위해 수행한다.

제17a 및 17b도에 설명한 것과 같은 구조에서, 절연막(27fa)의 두께가 t_a, 상태적인 유전율이 ε_a, 그리고 실리콘 산화막(27h)의 두께가 t_OX3이라면, 각 게이트 절연막은 다음 표현을 만족하도록 형성하는 것이 기대된다.

전술한 실시예에서, 실리콘 산화막 및 실리콘 질화막은 주로 게이트 절연막으로 이용되고, 절연특성과 상이한 유전율을 갖는 막이 게이트 절연막으로 사용될 수 있다.

또한, 전술한 실시예에서, 비록 액세스 트랜지스터(Q₃) 및 드라이버 트랜지스터(Q₂)가 설명에 의해 설명된다 할지라도 위의 구조는 액세스 트랜지스터(Q₄) 및 드라이버 트랜지스터(Q₁)로 이용될 수 있다.

강유전체막 또는 상유전막(paraelectric)은 각 게이트 절연막으로 이용할 수도 있다.

이런 강유전체막은 PT(상대적인 유전율=200에서 400까지), PZT(상대적인 유전율=300에서 2000까지) 그리고 PLZT(상대적인 유전율=300에서 1500까지)를 포함한다.

상유전막은 (Ba,Sr)TiO₃(상대적인 유전율=250에서 500까지), SrTrO₃(상대적인 유전율=200에서 250까지), 그리고 Ta₂O₅(상대적인 유전율=22)을 포함한다.

[실시예 2]

이제부터, 제2실시예에 따른 상이한 한계치전압(V_th)을 갖는 액세스 트랜지스터의 구조를 설명한다.

전술한 바와 같이, 액세스 트랜지스터의 한계치전압(V_th)을 감소하는 방법은 메모리 셀 아이(Memory cell eye)를 확대함으로써 판독동작을 안정화하는 방법으로 이용할 수도 있다.

제18a 및 18b도는 액세스 트랜지스터 및 드라이버 트랜지스터의 구조를 개략적으로 나타내는 횡단면도이다.

제18a 및 18b도를 참조하여, 액세스 트랜지스터(Q₃)는 소오스/드레인영역(25d), 이들 사이에 게이트 절연막(27)을 갖는 채널영역 위에 형성된 게이트 전극(21)을 갖는다.

드라이버 트랜지스터(Q₂)는 드레인영역(26a) 및 소오스영역(26b), 이들 사이에 게이트 절연막(27)을 갖는 채널영역 위에 형성한 게이트 전극(23)을 갖는다.

액세스 트랜지스터(Q₃)의 한계치전압(V_th)을 감소하기 위한 가능한 접근법은 채널영역에 주입된 불순물의 양을 감소해야 한다.

제19도는 제18a도에 선 X₀-X₁과 제18b도에서 선 Y₀-Y₁에 따른 깊이 위치에 대응한 불순물농도를 나타내는 표시이다.

제19도를 참조하여, 드라이버 트랜지스터(Q₂)와 비교한 액세스 트랜지스터(Q₂)의 깊이 방향으로의 불순물농도 감소는 상기 액세스 트랜지스터의 한계치전압(V_th)의 감소로 일어난다.

이것을 결과적으로 다소 상기 판독특성을 안정화시킨다.

그렇지만, 최근해에 고밀도 집적에 대한 요구가 SRAM 분야에서 증가하고 있지만, 전원전압(Vcc)은 집적밀도가 증가함에 따라 감소되어 왔다. 특히, 5V 내지 3V로 되는 전원전압감소가 기대되어 왔다.

전원전압이 이처럼 감소되도록 하는 환경에서, 백(back)게이트 효과로 인한 액세스 트랜지스터의 한계치전압 증가는 무시할 수 있다.

여기서, 백게이트 효과는 바이어스전압이 MOS 트랜지스터에 상기 소오스 및 기판에 인가될 때 생성된 효과를 표시하고, 상기 채널과 상기 기판 사이에 공핍층은 고정전하(이온화된 억셉터 또는 도우너)를 증가시키기 위한 바이어스 증가양에 대응하여 증가한다.

공핍층에 고정전하는 상기 공핍층의 확장에 대응한 양에 의해 증가하고 상기 한계치전압(V_th)은 상기 고정전하의 증가양에 대응하여 증가한다.

제19도에서 나타낸 액세스 트랜지스터의 배열에 있어서, 만약 전술한 백게이트 효과로 인한 한계치전압(V_th)의 증가를 막을 수 있다면, 전류누설은 다음과 같이 발생한다.

특히, 제19도에 나타낸 액세스 트랜지스터의 구조에서 백게이트 효과로 인한 바이어스가 인가된 상태의 한계치전압(V_th)을 감소시키시 위해서 공핍층내에 고정전하를 감소시켜야 한다.

그렇지만 이 경우에, 백게이트 효과로 인한 바이어스가 인가되지 않은 공핍층내에 고정전하는 크게 감소한다.

따라서, 백바이어스 전압(=0V)에서 액세스 트랜지스터의 한계치전압(V_th)은 낮아져, 전류누설이 발생된다.

이와는 대조적으로, 본 발명의 제2실시예에 따른 SRAM의 메모리 셀 구조로 이용한 액세스 트랜지스터에서, 채널영역으로 주입된 불순물의 양은 감소되고, 상기 에너지는 마찬가지로 감소된다.

따라서, 제20도에서 설명한 바와 같이, 불순물농도피크(사슬점선 r₁~r₁₁)는 드라이버 트랜지스터(Q₂)의 경우와 비교할 때에 기판표면으로부터 상대적으로 얕은 위치(shallow position)이다.

그러므로, 새롭게 발생된 고정전하의 양(영역 S₁에 분포된 불순물양)은 바이어스 전압이 인가된다 할지라도 공핍층은 채널영역의 하부측으로 팽창하고, 기판 바이어스 효과로 인한 한계치전압(V_th)의 증가는 억제된다.

이제부터, 이것을 더욱 상세히 설명한다.

제21a, 21b, 21c, 그리고 21d는 한계치전압(V_th)의 증가가 백게이트 효과의 관점에서 볼 때 개선된 액세스 트랜지스터에서 억제되는 이유에 대한 설명용도를 위한 표시이다.

제 21, 21b, 21c 그리고 21d를 참조하여, 영역 S_a1및 영역 S_b1은 제19도에 나타낸 비교예의 액세스 트랜지스터(Q₃) 기판표면부터 공핍층 내에 형성된 영역까지 불순물의 양을 각각 나타낸다.

영역 S_a2및 영역 S_b2는 제20도에 나타낸 실시예에 따른 개선된 액세스 트랜지스터(Q₃)의 기판표면부터 공핍층이 형성한내에 영역까지 불순물의 양을 각각 의미한다.

바이어스 전압이 인가되지 않으면(V_BB=0V), 주입양을 간단히 감소하는 비교예의 경우에 있어 불순물의 양 S_a1(제21a도)은 추가로 감소된 주입에너지를 갖는 이 실시예의 경우에 불순물 S_a2(제21b)의 양과 실제적으로 동등한다.

특히, 비교예(제21a)와 개선된 예(제21b)의 고정전하의 양은 실제적으로 동일한다.

그러므로, 비교예(제21a도) 및 실시예(제21b)에서 액세스 트랜지스터의 한계치전압(V_th)은 백게이트 효과가 없는 상태에서 실제적으로 일치한다.

그렇지만, 바이어스 전압이 인가될 경우 (V_BB=-1V)에서, 공핍층은 채널영역의 하부측을 향하여 팽창하고, 새롭게 발생한 고정전하의 양은 실시예(제21d도)에서 보다 비교예(제21c도)에서 크다.

그러므로, 주입된 불순물양과 주입에너지를 감소시키는 상기 실시예의 액세스 트랜지스터(Q₁)의 한계치전압(V_th)은 백게이트 효과가 있을 때 더욱 감소될 수 있다.

한계치전압(V_th)에 대한 백바이어싱(biasing) 효과는 다음과 같이 주어진다.

VB는 백바이어스 전압, V_th0는 V_B=0에서의 한계치전압, 그리고 φ_F는 페르마(Fermi) 준위이다.

5×10¹²/cm^-2의 도즈양(dose amount)에서의 500keV 채널도프 에너지인 경우와 3,5×10¹²/cm^-2의 도즈양에서의 35keV 채널도프 에너지인 경우의 비교는 다음 테이블에서 한다.

주목할 것은 상기 결과는 2φ=0.6에서 얻어진다는 것이다.

테이블에서 설정한 결과에서 알 수 있듯이, 채널에너지가 더 작아질 경우 인가된 백바이어싱 효과를 갖는 V는 V가 동일할 때조차 감소될 수 있다.

그러므로, k가 작아지면 작아질수록 백바이어싱 효과는 더 작아질 것이다.

주목할 것은 액세스 트랜지스터(Q)의 게이트 길이는 일반적으로 드라이버 트랜지스터(Q₂)것보다 크게 설정한다.

그러므로, 액세스 트랜지스터(Q)에서 펀치 드루우 마진(punch through margin)은 드라이버 트랜지스터 (Q₂)에서 보다 커진다.

따라서, 비록 액세스 트랜지스터(Q)의 채널영역으로 주입된 불순물의 농도피크가 상대적으로 얕은 위치에 설정된다 할지라도 펀치 드루우(punch through)는 기판의 상대적으로 깊은 위치에서 발생되는 것으로부터 억제될 수 있다.

이제부터, 불순물 농도 분포를 제20도에 나타내는 개선된 예에 따른 액세스 트랜지스터 및 드라이버 트랜지스터의 제조방법을 설명한다.

제22a 및 22b-제24a 및 24b도는 본 발명의 제2실시예에 따른 개선된 SRAM 메모리 셀을 위해 사용된 액세스 트랜지스터 및 드라이버 트랜지스터를 제조하는 방법을 단계순으로 나타내는 개략적인 단면도이다.

제22a 및 22b도를 참조하여, 포토레지스트(51d)는 액세스 트랜지스터 영역(제22a도) 내에 p형 우물(20) 위에 형성한다.

불순물은 상기 포토레지스트(51d)를 50keV의 주입에너지를 갖는 마스크로서 사용하는 드라이버 트랜지스터 영역(제22b도) 내에 p형 우물(20)으로 주입한다.

이후, 상기 포토레지스트(51d)는 제거한다.

제22a 및 23b도를 참조하여, 포토레지스트(51e)는 드라이버 트랜지스터 영역(제23B도)에 p형 우물(20)위에 형성한다.

포토레지스트(51e)를 마스크로서 이용하여, 불순물은 20keV의 주입에너지를 갖는 액세스 트랜지스터 영역(제23b도)에 p형 우물(20)로 주입한다.

제24a 및 24b도를 참조하여, 게이트 전극들(21 및 23)은 이들 사이에 게이트 절연막(27)을 갖는 각 p형 우물(20)위에 형성한다.

소오스/드레인영역(25d,26a 및 26b)은 이들 게이트 전극들(21,23) 등을 마스크로서 이용하여 불순물을 주입함으로써 형성한다.

이와 같이, 상기 실시예의 액세스(Q) 및 드라이버 트랜지스터(Q₂)를 형성한다.

주목할 것은 위의 실시예의 설명에서 비록 액세스 트랜지스터(Q) 및 드라이버 트랜지스터(Q₂)가 예에 의해 설명되었다 할지라도, 그 구조는 액세스 트랜지스터(Q₄) 및 드라이버 트랜지스터(Q₁)에 적용할 수 있다.

[실시예 3]

이제부터, 본 발명의 제3실시예에 따른 SRAM 메모리 셀 구조를 위해 사용된 로드 트랜지스터의 구조를 설명한다.

제25a 및 25b도는 기판 표면의 바텀(Bottom)층으로부터 2단으로 나누어진 본 발명의 제3실시예에 따른 SRAM 메모리 셀 구조를 개략적으로 나타내는 평면도이다.

특히, 제25a도는 드라이버 트랜지스터들(Q₁,Q₂), 그리고 기판위에 형성한 액세스 트랜지스터들(Q,Q₄)를 설명하고, 제25b도는 로드 트랜지스터(Q5, Q6)의 구조를 나타낸다.

제26a도는 제25a 및 25b도에서 선 C-C선을 따라 도시한 개략적인 횡단면도이고, 제26b도 는 제25a 및 25b도에서 선 D-D를 따라 도시한 개략적인 횡단면도이다.

제25a, 25b, 26a도 및 26b도를 참조하여, 본 발명의 제3실시예에 따른 SRAM 메모리 셀 구조에서 한쌍의 드라이버 트랜지스터(Q₁, Q₂)와 한쌍의 액세스 트랜지스터(Q, Q₄)은 p형 우물(20)의 주표면 위에 형성한다.

드라이버 트랜지스터(Q₁)는 드레인영역(25a), 소오스영역(25b), 그리고 게이트 전극(24)을 갖는다.

드라이버 트랜지스터(Q₂)는 드레인영역(26a), 소오스영역(26b), 그리고 게이트 전극(23)을 갖는다.

게이트 절연막(27)은 드라이버 트랜지스터들(Q₁, Q₂)의 게이트 전극들(24,23) 아래에 형성된다.

액세스 트랜지스터Q는 한쌍의 소오스/드레인영역(25d)과 게이트 전극(21)을 갖는다.

액세스 트랜지스터Q₄도 한쌍의 소오스/드레인영역(26d)과 게이트 전극(22)을 갖는다.

액세스 트랜지스터(Q, Q₄) 각각은 게이트 전극들(21,22) 아래에 게이트 전극(22)을 갖는다.

이 트랜지스터들은 p형 우물의 주표면 위에 형성되는 소오스/드레인영역들을 각각 갖는 n형의 MOS 트랜지스터들로 형성된다.

드라이버 트랜지스터Q₂의 게이트 전극(23)은 콘택부(23a)를 통해 액세스 트랜지스터Q의 소오스/드레인영역들(25d) 중 하나와 드라이버 트랜지스터 Q₁의 드레인영역(25a)에 연결된다.

드라이버 트랜지스터 Q₁의 게이트 전극(24)은 콘택부(24a)를 통해 액세스 트랜지스터 Q₄의 소오스/드레인영역들(26d) 중 하나와 드라이버 트랜지스터 Q₂의 드레인영역(26a)에 연결된다.

제26b, 26a 및 26b도를 참조하여, 한쌍의 로드 트랜지스터들(Q, Q)은 서로간 위에 소망하는 형태로 2층의 다결정 실리콘막들(41,42)을 쌓는 것에 의해 형성된다.

제1의 다결정 실리콘막(41)은 소정의 폭으로 펼쳐진 스트립 부들(strip portions)(41m,41n)을 갖는다.

제2의 다결정 실리콘막(42)도 소정의 폭으로 펼쳐진 스트립 부들(42m,42n)을 갖는다.

로드 트랜지스터 Q는 제1의 다결정 실리콘막(41)의 스트립 부(41n)의 사이에 채널영역(41c)을 가지는 드레인 영역(41a)과 소오스영역(42b), 그리고 제1의 다결정 실리콘막(42)의 스트립 부(42m)에 채널 영역(41c)에 대향하게 형성되는 게이트 부(42a)를 갖는다.

로드 트랜지스터 Q는 제2의 다결정 실리콘막(42)의 스트립 부(42n)의 사이에 채널영역(42c)을 가지는 드레인 영역(42a)과 소오스영역(42b), 그리고 제1의 다결정 실리콘막(41)의 스트립 부(41m)에 채널 영역(42c)에 대향하게 형성되는 게이트 부(41)를 갖는다.

로드 트랜지스터 Q의 게이트 부가 되는 부분(42a)은 로드 트랜지스터 Q₁의 드레인영역(42a)에 집적적(集積的)으로 연결된다.

로드 트랜지스터 Q의 게이트 부가 되는 부분(41a)은 로드 트랜지스터 Q₁의 드레인영역(41a)에 집적적으로 연결된다.

로드 트랜지스터 Q의 드레인영역(41a)은 접촉 홀 41d를 통하여 하부의 로드 트랜지스터 Q₁의 게이트 전극(24)에 연결된다.

로드 트랜지스터 Q의 드레인영역(42a)은 접촉 홀 42d를 통하여 하부의 로드 트랜지스터 Q₁의 게이트 전극(23)에 연결된다.

따라서, 로드 트랜지스터 Q는 소위 탑 게이트형(top gate type) 박막 트랜지스터를 구성하고, 반면 로드 트랜지스터 Q는 소위 바텀 게이트형 박막 트랜지스터를 구성한다.

상술한 드라이버 트랜지스터 Q₁,Q₂와 액세스 트랜지스터 Q,Q₄와 박막 트랜지스터 Q,Q사이의 중간층에는 GND선이 되는 텅스텐 실리사이드 층(35)이 형성된다.

이제, 제26a도와 제26b도에 대응하는 횡단면도와 결합하여 제25a, 25b, 26a, 26b도에 도시된 SRAM 메모리 구조에 사용되는 로드 트랜지스터를 제조하는 방법에 대해 설명한다.

제27a-31a도와 제27b-31b도는 제26a도와 제26b도에 대응하여 본 발명의 제3의 실시예에 따른 SRAM 메모리 셀 구조에 사용되는 로드 트랜지스터의 제조방법을 공정순서대로 나타낸 개략적 횡단면도이다.

제27a도와 제27b도를 참조하여, 드라이버 트랜지스터 Q₁,Q₂, 액세스 트랜지스터 Q,Q₄와 상부 텅스텐 실리사이드 층(35)은 p형 우물(20)의 주표면 위에 형성된다.

그 다음, 접촉 홀(41d)이 포토리소그래피와 에칭을 통하여 절연막에 형성되어, 접촉 홀(41d)로부터 드라이버 트랜지스터 Q₁의 게이트 전극(24)의 표면 일부가 드러나게 된다.

제28a도와 제28b도를 참조하여, 제1의 다결정 실리콘막(41)이 절연막(53)의 표면 위에 형성된다.

제1의 다결정 실리콘막(41)은 접촉 홀(41d)을 통하여 드라이버 트랜지스터 Q₁의 게이트 전극(24)과 접촉된다.

그 다음, 1 내지 24시간 동안 500℃ 내지 700℃ 범위의 온도에서 열처리(annealing)가 수행되어, 제1의 다결정 실리콘막(41)의 결정화가 이루어진다.

그 다음, 제1의 다결정 실리콘막(41)은 포토리소그래피와 에칭에 의해 패터닝(patterning)되고, 이 패터닝 후에는 로드 트랜지스터 Q용 게이트를 형성하기 위해 상기 다결정 실리콘막 부분으로 불순물이 투입된다.

상술한 열처리는 제1의 다결정 실리콘막(41)을 패터닝한 후에 수행될 수도 있다.

불순물은 상기 패터닝 후에 다결정 실리콘막 중 로드 트랜지스터 Q의 게이트가 될 부분으로 주입될 수도 있다.

제 29a도와 제29b도를 참조하여, 게이트 절연막이 될 절연막(54)은 웨이퍼(wafer)의 전표면 위에 퇴적된다.

그 다음, 접촉 홀 42d가 포토리소그래피 및 에칭에 의해 형성되어, 드라이버 트랜지스터 Q₂의 게이트 전극(23)의 표면 일부가 접촉 홀(42d)을 통하여 드러나게 된다.

제30a도와 제30b도를 참조하여, 제2의 다결정 실리콘막(42)이 웨이퍼의 전표면 위에 형성된다.

제2의 다결정 실리콘막(42)은 접촉 홀(41d)을 통하여 드라이버 트랜지스터 Q의 게이트 전극(23)과 접촉된다.

그후, 1 내지 24시간 동안 500℃ 내지 700℃ 범위의 온도에서 열처리가 수행되어 제2의 다결정 실리콘막(42)의 결정을 성장시킨다.

그후, 제2의 다결정 실리콘막(42)은 포토리소그래피와 에칭에 의해 패터닝된다.

상술한 열처리는 제2의 다결정 실리콘막(42)을 패터닝한 후에 수행될 수도 있다.

제31a도와 제31b도를 참조하여, 포토레지스트 51f가 형성되어 로드 트랜지스터 Q의 채널영역이 될 부분(42c)을 피복한다.

그 다음, 불순물이 웨이퍼의 전표면으로 주입되어, 채널영역 41c를 사이에 두고 드레인영역 41a과 소오스영역 41b가 제1의 다결정 실리콘막(41)에 형성되고, 드레인영역 42a와 소오스영역 42b는 채널영역 42c를 사이에 두고 제2의 다결정 실리콘막(42)에 형성됨으로써, 로드 트랜지스터 Q,Q의 소오스/드레인영역들이 동시에 형성된다.

상술한 제조공정에서 게이트 절연막이 되는 절연막(54)이 600℃ 이하의 온도에서 형성될 수 있다면, 다결정 실리콘막의 결정성장을 위한 열처리는 제2의 다결정 실리콘막(42)을 퇴적한 후에 한 번만 수행될 수도 있다.

그 다음, 포토레지스트 51f가 제거되어 제26a도와 제26b도에 도시된 바와 같은 로드 트랜지스터 Q,Q를 형성한다.

제25b도에 도시된 로드 트랜지스터 Q,Q의 구조에서, 로드 트랜지스터 Q는 탑 게이트형 박막 트랜지스터를 이루며, 반면 로드 트랜지스터 Q는 바텀 게이트형 박막 트랜지스터를 이룬다.

한 트랜지스터의 드레인영역은 다른 트랜지스터의 게이트 전극을 공유한다.

따라서, 제43b도에 도시된 종래의 로드 트랜지스터의 경우와 같이 두 트랜지스터를 모두 탑 게이트형 또는 바텀 게이트형으로 형성하는 것보다 포토리소그래피의 한계성으로 인한 제조함에 있어서의 치수의 제약을 덜 받게 된다.

더 구체적으로는, 제1의 다결정 실리콘막(41)과 제2의 다결정 실리콘막(42)이 상이한 층들로 형성됨으로써, 제1 및 제2의 다결정 실리콘막들(41,42) 사이의 길이 L,L가 포토리소그래피의 한계성에 의해 제약받지 않게 된다.

따라서, 제1 및 제2의 다결정 실리콘막들(41,42) 사이의 길이 L,L는 포토리소그래피에 의한 최소 제조치수(약 0.35㎛)에 비해 줄어들 수 있게 된다.

따라서, 본 실시예에 따른 로드 트랜지스터 Q, Q의 구조에 있어서, 평면에서 로드 트랜지스터 Q, Q에 의해 차지되는 영역은 줄어들 수 있게 되어, 고집적도에 적합한 SRAM 메모리 셀 구조가 제공될 수 있게 된다.

게다가, 본 실시예에 따른 로드 트랜지스터 Q, Q의 구조에서는, 제32도에 도시된 바와 같이, 제1의 다결정 실리콘막(41)의 스트립 부(41a)와 제2의 다결정 실리콘막(42)의 스트립 부(42m)는 교차하게 되고 탑 게이트형 로드 트랜지스터를 이루게 된다.

탑 게이트형 로드 트랜지스터 Q에서, 불순물은 게이트 전극이 되는 스트립 부 42m을 마스크로서 사용하여 하부 반도체 층(41)으로 주입된다.

따라서, 이와 같은 불순물 주입에 의해 형성되는 채널영역에서, 수직방향으로 교차하는 각 스트립 부들(41,42)의 폭에 의해 채널 길이와 채널 폭이 규정(define)된다.

이 스트립 부들(42m,41n)은 소정의 폭으로 펼쳐지도록 각각 형성된다. 따라서, 스트립 부들(41,42)이 예를 들어 제32도에 도시된 바와 같이 마스크의 오정렬(misregistration)로 인해 소정의 위치로부터 이동되어 형성되더라도, 탑 게이트형 로드 트랜지스터 Q에서의 채널 길이와 채널 폭은 변화되지 않는다.

따라서, 스트립 부들(42m, 41n)의 폭을 결정하기만 하면 소망하는 특성을 갖는 탑 게이트형 로드 트랜지스터 Q를 제공할 수 있게 되어, 안정한 동작이 얻어질 수 있게 된다.

나아가, 제1의 다결정 실리콘막(41)과 제2의 다결정 실리콘막(42)은 2차원적으로 볼 때 점대침(point symmetry)으로 정렬된다.

이것은 본 실시예의 SRAM 메모리 셀 구조에 다음과 같은 장점을 가져다 준다.

일반적으로, 한쌍의 로드 트랜지스터(Q, Q)에 대해서는 동일한 성능이 요구된다.

제42도의 등가회로도를 참조하여, 예를 들어, 저장 노드 114가 하이상태이고, 저장 노드 115가 로우상태이면, 읽기와 쓰기시에 저장노드 114의 하이 레벨측의 전위가 떨어지게 된다.

따라서, 워드선 109가 닫혀진 후에 (메모리 셀이 선택되지 않는 것으로 결정된 후에), 하이 레벨측의 전위는 Vcc로 올라가게 된다.

그러나, 로드 트랜지스터 Q와 Q사이에 ON전류(ON상태에서 흐르는 전류)가 상이하면, 저장노드 114가 하이상태일 때 저장노드 114의 전위가 Vcc로 올라가는데 요구되는 시간이 저장노드 115가 하이상태일 때 저장노드 115의 전위가 Vcc로 올라가는 데 요구되는 시간과 상이하게 된다.

일반적으로, 저장노드의 하이레벨에서의 전위가 높을수록 소프트 에러(soft errors)는 거의 발생되지 않게 된다.

따라서, 저장노드 114와 115사이에 Vcc로 올라가는데 필요한 시간이 상이하다면, (저장노드 114와 115간에 어느 것이 하이인가에 의존하는)데이터들 사이에 소프트 에러율(soft error ra tes)은 상이하게 될 것이다.

제42도의 등가회로도를 참조하여, 스탠 바이 시간(the time of stand-by)(어드레스 선택이 이루어지지 않을 때)에 메모리 셀에서의 누설전류(통상, 칩에서의 스탠 바이 전류라 불림)는 로드 트랜지스터 Q, Q의 OFF전류(OFF상태에서 흐르는 전류)에 의해 결정된다.

이 때문에 박막 트랜지스터인 로드 트랜지스터 Q와 Q의 OFF전류는 기판 위에 형성되는 드라이버 트랜지스터 Q₁과 Q₁의 그것보다 더 커지게 된다.

저장노드 114가 하이이고, 저장노드 115가 로우라고 가정할 때, 메모리 셀의 누설 전류는 저장노드 115(로우 레벨)측 위의 박막 트랜지스터 Q의 OFF전류에 의해 결정된다.

따라서, 저장노드 115가 로우일 때의 박막 트랜지스터 Q의 OFF전류가 저장노드 114가 로우일 때의 박막 트랜지스터 Q의 OFF전류와 상이하다면, 메모리 셀의 누설 전류는 저장 데이터에 따라서(저장노드 114와 115간에 어느 것이 하이인가에 따라서) 상당히 변화된다.

상술한 바와 같이, 상기 한쌍의 로드 트랜지스터 Q와 Q의 성능이 다르면, 그들의 ON전류들간의 차이오 인하여 소프트 에러율이 달라지게 되거나, 그들의 OFF전류들간의 차이로 인하여 메모리 셀의 누설 전류가 변화된다.

따라서, 로드 트랜지스터 Q와 Q는 동일한 성능을 가질 것이 요구된다.

예를 들어, 제51도에 도시된 바와 같이, 상부층 및 하부층에서의 다결정 실리콘막들의 형성이 비대칭적이라면, 채널 영역의 치수가 상술한 바와 같은 마스크 오정렬 등으로 인해 쉽게 변화될 수 있다.

따라서, 제51도에 도시된 로드 트랜지스터와 같은 제1 및 제2다결정 실리콘층의 비대칭 형태는 로드 트랜지스터(Q,Q)에 대한 동일한 기능을 얻는 것이 어렵고 전술한 문제점을 해결할 수 있다. 반대로, 상기 실시예에 따른 로드 트랜지스터(Q,Q)의 경우에 있어서, 트랜지스터를 구성하는 2층, 즉 다결정 실리콘막(41,41)이 대칭형태를 가진다.

따라서, 하나의 실리콘 다결정층의 크기 결정은 두 개의 트랜지스터(Q,Q)의 채널영역이 같도록 설정하기가 더 쉽다.

마스크 오정렬(mask misregistration)상에서, 로드 트랜지스터(Q,Q)의 채널영역(41c,42c)의 크기는 다결정 실리콘층(41,42)이 대칭형태인 경우 같도록 유지된다.

따라서, 소프트 에러율(soft error ratio)과 메모리 셀 누설전류(memory cell leakage current)는 트랜지스터들 사이의 차를 억제시킨다.

다음은 본 발명의 제4실시예에 따른 SRAM 메모리 셀 구조에 사용된 로드 트랜지스터가 설명된다.

제33도는 본 발명의 제4실시예에 따른 SRAM 메모리 셀 구조에 사용된 로드 트랜지스터의 구조를 개략적으로 나타낸 평면도이다.

제34a 및 34b도는 제33도의 E-E선 및 F-F선에 따른 단면도이다. 제33, 34a 및 34b도를 참조하여, 한쌍의 로드 트랜지스터는 제1 및 제2 다결정 실리콘막(46,47)으로 형성된다.

특히, 하나의 로드 트랜지스터는 사이에 채널영역(46c)이 있는 제1 다결정 실리콘막(46)의 스트립 부(strip portion)(46m)상에 형성된 드레인영역(46a) 및 소스 영역(46b)과, 그리고 제2다결정 실리콘막(47)의 스트립 부(47m) 사이에 형성되는 게이트가 되는 부분(47c)을 포함한다.

다른 로드 트랜지스터는 사이에 채널영역(47c)이 있는 제2다결정 실리콘막(47)의 스트립 부(47m)에서 형성되는 드레인영역(47a) 및 소스영역(47b)과 그리고 제1다결정 실리콘막(46)의 스트립 부(46m)에서 형성되는 게이트가 되는 부분(46c)을 포함한다.

따라서, 하나의 로드 트랜지스터는 탑 게이트형 박막 트랜지스터를 , 반면에 다른 로드 트랜지스터는 바텀 게이트형 박막 트랜지스터를 구성한다.

로드 트랜지스터의 채널영역(46c,47c)은 각각 다른 게이트 전극 부분과 같은 기능을 한다.

제1다결정 실리콘막(46)의 드레인영역(46a)은 접촉 홀(contact hole)(46d)을 통하여 하나의 드라이버 트랜지스터의 게이트 전극(도시되지 않음)에 접속된다. 제2다결정 실리콘막(47)의 드레인영역(47a)은 접촉 홀(47d)을 통하여 다른 드라이버 트랜지스터의 게이트 전극(도시되지 않음)에 접속된다. 제34a 및 34b도의 드라이버 트랜지스터들, 액세스 트랜지스터들 등의 설명이 생략된 것에 유의한다.

그러나, 제25도에 도시된 구조, 드라이버 트랜지스터들 및 액세스 트랜지스터들의 구조가 사용될 수 있다.

다음은 제33,34a 및 34b도에 도시된 로드 트랜지스터쌍을 제조하는 방법이 제34a 및 34b도에 대응하는 단면도와 관련하여 설명한다.

제35a-39a도 및 제35b-39b도는 본 발명의 제3실시예에 따른 SRAM 메모리 셀용에 로드 트랜지스터 제조방법의 공정 순서를 설명하는 제34a 및 제34b도에 대응하는 개략적인 단면도이다.

제35a 및 제35b도를 참조하여, 절연막(56a)은 기판을 포함하는 하부층(20a)의 전면상에 형성된다.

접촉 홀 (46d)은 포토리소그라피(photolithography)와 에칭 수단에 의해 절연막(56a)에 형성된다.

하나의 드라이버 트랜지스터의 게이트 전극(도시되지 않음)의 표면은 접촉 홀(46d)로부터 부분적으로 노출되어 있다.

제36a 및 36b도를 참조하여, 제1다결정 실리콘막(46)은 절연막(56a)의 전면상에 형성된다.

제1다결정 실리콘막(46)은 접촉 홀(46d)을 통하여 하나의 드라이버 트랜지스터의 게이트 전극(도시되지 않음)에 접촉되어 있다.

계속해서, 제1다결정 실리콘막(46)은 약 1~24시간 동안 500℃ 내지 700℃ 범위의 온도에서 어닐링(annealing)을 수행하여 제1다결정 실리콘막(46)의 결정(grain)을 성장시킨다.

다음 제1다결정 실리콘막은 포토리소그라피 및 에칭에 의해 패턴된다.

상기 어닐링 공정이 제1다결정 실리콘막(46)을 패터닝한 후 실시될 수 있는 것에 유의한다.

제37a 및 37b도를 참조하여, 절연막(56)은 제1다결정 실리콘막(46)의 표면을 덮도록 웨이퍼의 전면상에 형성된다.

접촉 홀(47d)은 포토리소그라피 및 에칭에 의하여 절연막 56a 및 56b으로 구성된 절연막(56)에 형성된다.

다른 드라이버 트랜지스터의 게이트 전극(도시되지 않음)의 표면은 접촉 홀(47d)로부터 부분적으로 노출된다.

제38a 및 38b도를 참조하여, 제2다결정 실리콘막(47)은 절연막(56)의 전면상에 퇴적된다.

제2다결정 실리콘막(47)은 접촉 홀(47d)을 통하여 다른 드라이버 트랜지스터의 게이트 전극(도시되지 않음)과 접촉하고 있다.

계속해서, 약 1-24시간 동안 500℃ 내지 700℃ 범위의 온도에서 어닐링을 수행하여 제2다결정 실리콘막(47)의 결정을 성장시킨다.

다음, 제2다결정 실리콘막(47)은 포토리소그라피 및 에칭에 의해 패턴된다.

상기 어닐링 공정이 제2다결정 실리콘막(47)을 패터닝한 후 수행될 수 있다는 것에 유의한다.

제39a 및 39b도를 참조하여, 포토레지스트(51g)는 제2다결정 실리콘막(47)의 채널영역이 되는 부분(47c)상에 형성된다.

마스크로서 사용한 상기 포토레지스트(51g)에 불순물이 주입되어 한쌍의 바텀 게이트형 및 탑 게이트형 로드 트랜지스터의 소스/드레인영역을 동시에 형성한다.

특히, 상기 불순물의 주입은 드레인영역(47a) 및 사이에 채널영역(47c)이 있는 소스영역, 그리고 사이에 채널영역(46c)이 있는 드레인영역(46) 및 소스 영역(46b)을 형성한다.

계속해서, 포토레지스트(51g)을 제거하고 제34A 및 제34B도에 도시된 박막 트랜지스터에 형성된 로드 트랜지스터쌍이 형성된다.

상기 실시예에 따라서, 하나의 로드 트랜지스터쌍은 바텀 게이트형 박막 트랜지스터에 형성되고, 그리고 다른 로드 트랜지스터쌍은 탑 게이트형 박막 트랜지스터에 형성된다.

각 트랜지스터의 채널영역은 다른 트랜지스터의 게이트 전극을 공유한다.

따라서, 제43b도에 도시된 로드 트랜지스터쌍은 한쌍의 팁 게이트형 트랜지스터 또는 한쌍의 바텀 게이트형 트랜지스터에 비교될 때 포토리소그라피 수단에 의한 제조에 있어서 크기의 제한을 두지 않는다. 로드 트랜지스터쌍의 채널영역(46c,47c)은 다른 게이트 전극으로서 기능하는 하나와 상호 대향하고 있다.

따라서, 제25b도에 도시된 제1실시예에 따른 구조에 대향될 때, 제1 및 제2다결정 실리콘막(46,47)의 교차영역이 하나만일 수 있다.

따라서, 평면의 로드 트랜지스터쌍에 의해 점유된 면적이 감소된다. 따라서, 고밀도 집적에 적합한 SRAM 메모리 셀 구조가 형성된다. 상기 실시예에 따른 로드 트랜지스터의 구조에 있어서 채널영역(46c,47c)은 제1 및 제2다결정 실리콘막(46,47)의 교차영역 내에 형성된다. 따라서, 채널영역(46c,47c)은 각 채널 길이와 채널 폭은 스트립 공유된 부분(46m,47m)의 폭에 의해 결정된다.

결과적으로, 제2다결정 실리콘막(47)이 마스크 오정렬에 의해 제1다결정 실리콘막(46)으로부터 이동된다 할지라도, 스트립 부(46m,47m)의 폭에 의해 정의된 채널영역(46m,47m) 각각의 채널 길이와 채널 폭은 변하지 않는다.

따라서, 소망의 특성을 가지는 로드 트랜지스터를 용이하게 얻을 수 있다.

따라서, 동작시에 있어서 안정한 동작을 수행할 수 있다.

일반적으로, 다결정 실리콘막이 퇴적되는 경우, 다결정 실리콘막의 하부 표면이 상부 표면보다 더 오목볼목하다.

특히 제34a도를 참조하여, 일반적으로 제2다결정 실리콘막(47)의 하부 표면(47ca)은 상부 표면(47cb)보다 더 오목볼록하게 된다.

다결정 실리콘막(47)의 하부 표면의 주위를 이용하는 트랜지스터에 있어서, 채널의 표면영역(47ca)의 오목함에 기인하는 스케터링(scattering)이 채널영역(47c)을 통해 흐르는 전자들의 이동도를 감소시킨다.

따라서, 바텀 게이트형이 일반적으로 탑 게이트형보다 수행이 더 낮다는 것을 나타낸다.

본 발명의 제3 및 제4실시예에 있어서, 바텀 게이트형 트랜지스터의 수행을 개선하기 위하여, 트랜지스터의 채널영역(47c)이 형성되는 상부층의 다결정 실리콘막(47)의 두께를 두껍게 한다.

특히, 하부 다결정 실리콘막(46)의 두께는 1500Å이고, 반면에 상부 다결정 실리콘막(47)의 두께는 2000Å이다.

두꺼운 상부 다결정 실리콘막(47)의 두께 형성은 채널영역(47c)을 통해 움직이는 전자들 위에 하부표면(47ca)의 오목볼록함의 영향을 감소시킨다.

특히, 오목볼록한 표면에 의해 영향받은 전자율(electrons of ratio)이 감소되어, 전자이동도가 감소되지 않게 된다.

[실시예 5]

다음, 제5실시예에 따른 SRAM 메모리 셀 구조의 크기의 감소를 부가하여 허락하는 로드 트랜지스터의 구조가 설명된다.

제40도는 게이트 전극이 제43b도에 도시된 로드 트랜지스터로부터 생략된 개략적인 평면도이다.

제40도를 참조하여 종래에는 음영부로서 표시된 두 개의 Vcc 상호접속 영역(143b)은 쇄선(하나의 메모리 셀 영역)에 의해 둘러싸인 영역에 퇴적된다.

제41도는 본 발명의 제4실시예의 SRAM 메모리 셀용 로드 트랜지스터의 구조를 개략적으로 나타내는 평면도이다.

제41도는 참조하여, 실시예에서 사선의 하나의 Vcc 상호 접속 영역(143a)은 쇄선(한 메모리 셀의 영역)에 의해 둘러싸인 영역에 퇴적된다.

따라서, 다른 Vcc 상호접속 영역(143a)은 쇄선에 의해 둘러싸인 영역에서 반드시 필요하지 않으므로 메모리 셀 영역의 크기가 상기 양에 의해 감소될 수 있다.

따라서, 고밀적집적에 적합한 SRAM 메모리 셀용 로드 트랜지스터의 구조가 제공된다.

상기 실시예에서 메모리 셀을 형성하는 로드 트랜지스터쌍이 탑 게이트형 또는 바텀 게이트형 모두일지라도 로드 트랜지스터쌍의 하나는 탑 게이트형인 반면에 다른 로드 트랜지스터쌍은 바텀 게이트형이 될 수 있는 것에 유의한다.

상기 제1, 제2, 제3, 제4 및 제5실시예에서, 로드 트랜지스터를 구성하는 반도체 층으로서 다결정 실리콘막의 사용이 설명되어 왔으나, 본 발명은 그것에 제한되지 않으며, 단결정 실리콘에 형성된 막이 사용될 수 있는 것에 유의한다.

상기 제1, 제2, 제3, 제4 및 제5실시예를 조합하여 안정 판독 동작을 유지하는 동안 고밀도 집적에 맞설 수 있는 SRAM 메모리 셀 구조를 제공할 수 있다.

비록 본 발명이 자세하게 설명되고 예시되었지만, 본 발명은 설명과 예시만의 방법으로 명확하게 이해될 수 있고, 첨부된 청구항들만으로 한정되어진 본 발명의 범위 및 정신, 제한에 의하지 않고서도 명확하게 이해될 수 있다.

Claims (20)

1. 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터(Q_₁, Q_₂)와 제2도전형의 한쌍의 로드 트랜지스터(Q₅, Q₆)를 갖는 스태틱 메모리 셀과, 한쌍의 액세스 트랜지스터(Q, Q_₄)를 포함하는 반도체 메모리 장치에 있어서 ; 상기 반도체 메모리 장치는 주표면을 갖는 반도체 기판(20)과 ; 상기 반도체 기판의 주표면 위에 형성되는 상기 드라이버 트랜지스터들(Q_₁, Q_₂) 각각을 형성하는 제1의 FET(field effevt transistor)와 ; 상기 반도체 기판의 주표면에 형성되는 상기 액세스 트랜지스터들(Q, Q_₄) 각각을 형성하는 제2의 FET를 포함하고 상기 제1의 FET는 상기 반도체 기판의 주표면 위에 형성되고, 제1의 유전율을 갖는 제1의 게이트 전극(23,24)을 포함하고, 상기 제2의 FET는 상기 반도체 기판의 주표면 위에 형성되는 제1의 게이트 전극(23,24)을 포함하고, 상기 제 2의 FET는 상기 반도체 기판의 주표면 위에 형성되고 제1의 유전율보다 작은 제2의 유전율을 갖는 제2의 게이트 절연막(27c ; 27e,27f ; 27e,27fa,27h ; 27k)과, 상기 제2의 게이트 절연막 위에 형성되는 제2의 게이트 전극(21,22)을 포함하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제1의 게이트 절연막은 제1의 절연막(27a)과, 상기 제1의 절연막과 상이한 유전율을 갖는 제2의 절연막(27b)을 포함하고, 상기 제2의 게이트 절연막은 제3의 절연막(27c)을 포함하는 반도체 메모리 장치.
3. 제2항에 있어서, 상기 제1의 절연막(27a)은 실리콘 산화막을 포함하고, 상기 제2의 절연막(27b)은 실리콘 질화막을 포함하며, 상기 제3의 절연막(27c)은 실리콘 산화막을 포함하는 반도체 메모리 장치.
4. 제1항에 있어서, 상기 제1의 게이트 절연막은 제1의 절연막(27a)과, 상기 제1의 절연막과 상이한 유전율을 갖는 제2의 절연막(27b)과, 상기 제2의 게이트 절연막과 상이한 유전율을 갖는 제3의 절연막(27d)을 포함하고, 상기 제2의 게이트 절연막은 제4의 절연막(27c)을 포함하는 반도체 메모리 장치.
5. 제4항에 있어서, 상기 제1과, 제3 및 제4의 절연막들(27a,27b,27c) 각각은 실리콘 산화막을 포함하는 반도체 메모리 장치.
6. 제1항에 있어서, 상기 제1의 게이트 절연막은 제1의 절연막(27g)을 포함하고, 상기 제1의 게이트 절연막은 제2의 절연막(27e)과, 상기 제2의 절연막과 상이한 유전율을 갖는 제3의 절연막(27f)을 포함하는 반도체 메모리 장치.
7. 제6항에 있어서, 상기 제1의 절연막(27g)은 실리콘 산화막을 포함하고, 상기 제2의 절연막(27e)과, 상기 제2의 절연막과 상이한 유전율을 갖는 제3의 절연막(27f)을 포함하는 반도체 메모리 장치.
8. 제1항에 있어서, 상기 제1의 게이트 절연막은 제1의 절연막(27g)을 포함하고, 상기 제2의 게이트 절연막은 제2의 절연막(27e)과, 상기 제2의 절연막과 상이한 유전율을 갖는 제3의 절연막(27fa)과, 상기 절연막과 상이한 유전율을 갖는 제4의 절연막(27h)을 포함하는 반도체 메모리 장치.
9. 제8항에 있어서, 상기 제1과, 제2 및 제4의 절연막(27g,27e.27h) 각각은 실리콘 산화막을 포함하는 반도체 메모리 장치.
10. 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터(Q₁, Q₂)와 제2도전형의 한쌍의 로드 트랜지스터(Q₅,Q₆)를 갖는 스태틱 메모리 셀과, 한쌍의 액세스 트랜지스터(Q₃, Q₄)를 포함하고, 상기 드라이버 트랜지스터들과 상기 액세스 트랜지스터들은 반도체 기판(20)의 주표면 위에 형성되는 FET(field effect transistor)들로 형성되고, 상기 로드 트랜지스터들은 상기 FET들 위에 형성되는 제1 및 제2의 박막 트랜지스터들로 형성되는 반도체 메모리 장치에 있어서; 상기 반도체 메모리 장치는 상기 반도체 기판 위에 형성되고 제1의 방향으로 펼쳐지는 제1의 스트립부(41n)와, 제2의 방향으로 펼쳐지는 제2의 스트립부(41m)를 갖는 제1의 반도체 층과 ; 상기 제1의 반도체 층 위에 형성되고 상기 제2의 방향에 교차하는 제3의 방향으로 펼쳐지는 제3의 스트립 부(43n)와, 상기 제1의 방향과 교차하는 제4의 방향으로 펼쳐지는 제4의 스트립 부(42m)를 갖는 제2의 반도체 층(42)과 ; 상기 제4의 스트립 부에 대향하는 제1의 채널영역(41c)을 규정하도록 제1의 스트립 부에 서로 공간을 두고 형성되어 상기 제1의 박막 트랜지스터를 형성하는 제1의 소오스(41b) 및 드레인(41a) 영역들과 ; 상기 제2의 스트립 부에 대향하는 제2의 채널영역(42c)을 규정하도록 제3의 스트립 부에 서로 공간을 두고 형성되어 상기 제2의 박막 트랜지스터를 형성하는 제2의 소오스(42b) 및 드레인(42a) 영역들과 ; 상기 제4의 스트립 부와 상기 제1의 채널영역 사이에 형성되는 제1의 게이트 절연막(54)과 ; 상기 제2의 스트립 부와 상기 채널영역 사이에 형성되는 제2의 게이트 절연막(54)을 포함하고 ; 상기 제1의 반도체 층과 상기 제2의 반도체 층은 상기 제1의 스트립 부와 상기 제4의 스트립 부 사이에 그리고 상기 제2의 스트립 부와 상기 제3의 스트립 부사이에서 서로 겹치는 반도체 메모리 장치.
11. 제10항에 있어서, 상기 제1의 반도체 층(41)의 두께는 상기 제2의 반도체 층(42)의 두께보다 더작은 반도체 메모리 장치.
12. 제11항에 있어서, 상기 제1의 반도체 층(41)의 두께는 약 1500Å이고, 반면에 상기 제2의 반도체 층(42)의 두께는 약 2000Å인 반도체 메모리 장치.
13. 제10항에 있어서, 상기 제1의 게이트 절연막(54) 및 상기 제2의 절연막(54)은 동일한 층으로 형성되는 반도체 메모리 장치.
14. 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터(Q₁, Q₂)와 제2도전형의 한쌍의 로드 트랜지스터(Q₅, Q₆)를 갖는 스태틱 메모리 셀과, 한쌍의 액세스 트랜지스터(Q₃, Q₄)를 포함하는 반도체 메모리 장치에 있어서; 상기 반도체 메모리 장치는 주표면을 갖는 반도체 기판(20)과, 상기 반도체 기판의 주표면 위에 형성되는 상기 드라이버 트랜지스터들 각각을 형성하는 제1의 FET(field effect transistor)와; 상기 반도체 기판의 주표면 위에 형성되는 상기 액세스 트랜지스터들 각각을 형성하는 제2의 FET를 포함하고, 상기 제1 FET는 상기 반도체 기판의 주표면에서 서로 거리를 두고 형성되는 한쌍의 제1의 소오스 및 드레인영역들(26a,26b)과, 상기 한쌍의 제1 소오스 및 드레인영역들 사이에 제1의 불순물 농도 프러파일을 갖는 상기 반도체 기판의 제1의 채널 영역을 갖고, 상기 제1의 불순물 농도 프러파일은 상기 주표면으로부터 제1의 깊이 위치에서 불순물 농도 피크를 가지며, 상기 제2의 FET는 상기 반도체 기판에 서로 거리를 두고 형성되는 한쌍의 제2의 소오스 및 드레인영역들(25d,25d)과 상기 한쌍의 제 2 의 소오스 및 드레인영역들 사이에 제 2의 불순물 농도 프러파일을 갖는 상기 반도체 기판의 제 2의 채널영역을 갖고, 상기 제2의 불순물 농도 프러파일은 상기 주표면으로부터 상기 제 2의 깊이 위치보다 더 얕은 제2의 깊이 위치에서 불순물 농도 피크를 가지며, 상기 제2의 깊이 위치보다 더 깊은 위치에서, 상기 제1의 불순물 농도 프러파일은 상기 제2의 불순물 농도 프러파일 보다 더 높은 농도값을 주는 반도체 메모리 장치.
15. 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터(Q₁, Q₂)와 제2도전형의 한쌍의 로드 트랜지스터(Q₅, Q₆)를 갖는 스태틱 메모리 셀과, 한쌍의 액세스 트랜지스터(Q₃, Q₄)를 포함하는 반도체 메모리 장치에 있어서 , 상기 반도체 메모리 장치는 주표면을 갖는 반도체 기판(20)과; 상기 반도체 기판의 주표면 위에 형성되는 상기 드라이버 트랜지스터들 각각을 형성하는 제1의 FET ; 상기 반도체 기판의 주표면에 형성되는 액세스 트랜지스터들 각각을 형성하는 제2의 FET를 포함하고, 상기 제1의 FET는 상기 반도체 기판의 주표면에서 서로 거리를 두고 형성되는 한쌍의 제1의 소오스 및 드레인영역(26a,26b)과, 상기 한쌍의 제2의 소오스 및 드레인영역들 사이에 제1의 불순물 농도 프러파일을 갖는 상기 반도체 기판의 제1의 채널영역을 갖고, 상기 제1의 불순물 농도 프러파일은 상기 주표면으로부터 제1의 깊이 위치에서 불순물 농도 피크를 가지며, 상기 제2의 FET는 상기 반도체 기판에 서로 거리를 두고 형성되는 한쌍의 제2의 소오스 및 드레인영역들(25d,25d)과, 상기 한쌍의 제2 소오스 및 드레인 영역들 사이에 제2의 불순물 농도 프러파일을 갖는 상기 반도체 기판의 제2의 채널영역을 갖고, 상기 제2의 불순물 농도 프러파일은 상기 주표면으로부터 상기 제1의 깊이 위치보다 더 얕은 제2의 깊이 위치에서 불순물 농도 피크를 가지며, 상기 제1의 깊이 위치 보다 더 깊은 제3의 위치까지의 상기 제1의 불순물 농도 프러파일에 의해 결정되는 불순물의 양은 상기 주표면으로부터 상기 제3의 깊이 위치까지의 상기 제2의 불순물 농도 프러파일에 의해 결정되는 불순물의 양보다 더 큰 반도체 메모리 장치.
16. 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터와 제2도전형의 한쌍의 로드 트랜지스터를 갖는 스태틱 메모리 셀과, 한쌍의 액세스 트랜지스터를 포함하는 반도체 메모리 장치에 있어서 ; 상기 반도체 메모리 장치는 주표면을 갖는 반도체 기판과 ; 상기 반도체 기판의 주표면에 형성되는 상기 드라이버 트랜지스터들 각각을 형성하는 제1의 FET(field effect transistor)와 ; 상기 반도체 기판의 주표면에 형성되는 액세스 트랜지스터들 각각을 형성하는 제2의 FET를 포함하고, 상기 제1의 FET는 상기 반도체 기판의 주표면에 형성되고 제1의 두께와 제1의 유전율을 갖는 제1의 게이트 절연막과, 상기 제1의 게이트 절연막 위에 형성되는 제1의 게이트 전극을 포함하고, 상기 제2의 FET는 상기 반도체 기판의 주표면 위에 형성되고 제2의 두께와 제2의 유전율을 갖는 제2의 게이트 절연막과, 상기 제2의 게이트 절연막 위에 형성되는 제2의 게이트 전극을 포함하고, 상기 제1의 두께에 대한 상기 제1의 유전율의 비는 상기 제2의 두께에 대한 상기 제2의 유전율의 비보다 더 큰 반도체 메모리 장치.
17. 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터(Q₁, Q₂)와 제2도전형의 한쌍의 로드 트랜지스터(Q₅, Q₆)를 갖는 스태틱 메모리 셀과, 한쌍의 액세스 트랜지스터(Q₃, Q₄)를 포함하는 반도체 메모리 장치를 제조하는 방법에 있어서 ; 상기 제조 방법은 반도체 기판(20)의 주표면 위에 제1의 유전율을 갖는 제1의 게이트 절연막(27a;27b:27a,27bA;27d;27g;27j)을 형성하는 단계와; 상기 반도체 기판의 상기 주표면위에 제1의 유전율보다 더 작은 제2의 유전율을 갖는 제2의 게이트 절연막(27c;27e,27f;27e,27fa,27h;27k)을 형성하는 단계와 ; 상기 제1의 게이트 절연막 위에 제1의 게이트 전극(23,24)을 형성하는 단계와 ; 상기 제2의 게이트 절연막 위에 제2의 게이트 전극(21,22)을 형성하는 단계를 포함함으로써, 제1의 FET(field effect transistor)가 상기 제1의 게이트 절연막과 상기 제1의 게이트 전극을 포함하도록 형성되는 제1의 드라이버 트랜지스터들 각각을 형성하고, 제2의 FET가 상기 제2의 게이트 절연막과 상기 제2의 게이트 전극을 포함하도록 형성되는 상기 액세스 트랜지스터들 각각을 형성하는 반도체 메모리 장치의 제조방법.
18. 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터(Q₁, Q₂)와 제2도전형의 한쌍의 로드 트랜지스터(Q₅, Q₆)를 갖는 스태틱 메모리 셀과, 한쌍의 액세스 트랜지스터(Q₃, Q₄)를 포함하고, 상기 드라이버 트랜지스터들과 상기 액세스 트랜지스터들은 반도체 기판(20)의 주표면 위에 형성되는 FET(field effect transistor)들로 형성되고, 상기 로드 트랜지스터들은 상기 FET들 위에 형성되는 제1 및 제2의 박막 트랜지스터들로 형성되는 반도체 메모리 장치를 제조하는 방법에 있어서; 상기 제조 방법은 상기 반도체 기판 위에 제1의 방향으로 펼쳐지는 제1의 스트립부(41n)와 제2의 방향으로 펼쳐지는 제2의 스트립부(41m)를 갖는 제1의 반도체 층(41)을 형성하는 단계와 ; 상기 제1의 반도체 층 위에 절연막(54)을 형성하는 단계와; 상기 절연막 위에, 상기 제2의 방향과 교차하는 제3의 방향으로 펼쳐지는 제3의 스트립 부(42n)와, 상기 제3의 스트립 부가 상기 제2의 스트립 부를 교차하는 방식으로 상기 제1의 방향을 교차하는 제4의 방향으로 펼쳐지는 제4의 스트립 부(42m)를 갖되, 상기 제4의 스트립 부는 상기 제1의 스트립 부를 교차하는 제2의 반도체 층(42)을 형성하는 단계와 ; 채널영역(41c)으로서 상기 제1의 스트립 부가 상기 제4의 스트립 부를 교차하는 영역을 규정하도록 상기 제1의 스트립 부에 서로 거리를 두고 제1의 소오스(41b) 및 드레인(41a) 영역들을 형성하고, 상기 제1의 박막 트랜지스터를 형성하는 단계와; 채널영역(42c)으로서 상기 제3의 스트립 부가 상기 제2의 스트립 부를 교차하는 영역을 규정하도록 상기 제3의 스트립 부에 서로 거리를 두고 제2의 소오스(42b) 및 드레인(42a) 영역들을 형성하고, 상기 제2의 박막 트랜지스터를 형성하는 단계를 포함하는 반도체 메모리 장치.
19. 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터(Q₁, Q₂)와 제2도전형의 한쌍의 로드 트랜지스터(Q₅, Q₆)를 갖는 스태틱 메모리 셀과, 한쌍의 액세스 트랜지스터(Q₃, Q₄)를 포함하는 반도체 메모리 장치를 제조하는 방법에 있어서 ; 상기 제조방법은 반도체 기판(20)으로 불순물을 주입하여, 상기 반도체 기판의 주표면에 , 이 주표면으로부터 제1의 깊이 위치에 불순물 농도 피크를 갖는 제1의 불순물 농도 프러파일을 갖도록 제1의 채널영역을 형성하는 단계와 ; 상기 반도체 기판으로 불순물을 주입하여, 상기 반도체 기판의 주표면에, 이 주표면으로부터 상기 제1의 깊이 위치보다 더 얕은 제2의 위치에 불순물 농도 피크를 갖는 제1의 불순물 농도 프러파일과 제2이 깊이 위치보다 더 깊은 위치에 상기 제1의 불순물 농도값보다 더 높은 농도값을 갖도록 제2의 채널영역을 형성하는 단계와 ; 상기 제1의 채널영역을 사이에 두고 상기 드라이버 트랜지스터의 한쌍의 제1 소오스 및 드레인영역(26a,26b)을 형성하는 단계와, 상기 제2의 채널영역을 사이에 두고 상기 반도체 기판의 주표면에 상기 액세스 트랜지스터의 한쌍의 제2의 소오스 및 드레인영역들 (25d,25d)을 형성하는 단계를 포함함으로써; 제1의 FET(field effect transistor)는 상기 한쌍의 제1 소오스 및 드레인 영역들을 포함하도록 형성되는 상기 드라이버 트랜지스터들 각각을 형성하고, 제2의 FET는 상시 한쌍의 제2의 소오스 및 드레인 영역들을 포함하도록 형성되는 상기 액세스 트랜지스터들 각각을 형성하는 반도체 메모리 장치의 제조법.
20. 플립플롭 회로를 구성하는 제1도전형의 한쌍의 드라이버 트랜지스터(Q₁, Q₂)와 제2도전형의 한쌍의 로드 트랜지스터(Q₅, Q₆)를 갖는 스태틱 메모리 셀과, 한쌍의 액세스 트랜지스터(Q₃, Q₄)를 포함하는 반도체 메모리 장치를 제조하는 방법에 있어서; 상기 제조방법은 반도체 기판(20)으로 불순물을 주입하여, 상기 반도체 기판의 주표면에, 이 주표면으로부터 제1의 깊이 위치에 불순물 농도피크를 갖는 제1의 불순물 농도 프러파일을 갖도록 제1의 채널영역을 형성하는 단계와 ; 상기 반도체 기판으로 불순물을 주입하여, 상기 반도체 기판의 주표면에, 이 주표면으로부터 상기 제1의 깊이 위치보다 더 얕은 제2의 깊이 위치에 불순물 농도 피크를 갖는 제1의 불순물 농도 프러파일과 제2의 깊이 위치 보다 더 깊은 위치까지의 상기 제1의 불순물 농도값보다 더 높은 농도값을 가짐으로써, 상기 제1의 깊이 위치보다 더 깊은 제3의 위치까지의 상기 제1의 불순물 농도 프러파일에 의해 결정되는 불순물의 양이 상기 주표면으로부터 상기 제3의 깊이 위치까지의 상기 제2의 불순물 농도 프러파일에 의해 결정되는 불순물의 양보다 더 커지도록 제2의 채널영역을 형성하는 단계와; 상기 제1의 채널영역을 사이에 두고 상기 기판의 주표면에 상기 드라이버 트랜지스터의 한쌍의 제1의 소오스 및 드레인영역들(26a,26b)을 형성하는 단계와 ; 상기 제2의 채널영역을 사이에 두고 상기 반도체 기판의 주표면에 상기 액세스 트랜지스터의 한쌍의 제2의 소오스 및 드레인영역들(25d,25d)을 형성하는 단계를 포함함으로써 ; 제1의 FET(field effect transistor)는 상기 한쌍의 제1의 소오스 및 드레인영역들을 포함하도록 형성되는 상기 드라이버 트랜지스터들 각각을 형성하고, 제2의 FET는 상기 한쌍의 소오스 및 드레인들을 포함하도록 상기 액세스 트랜지스터들 각각을 형성하는 반도체 메모리 장치의 제조방법.