KR20020017841A - 반도체소자의 제조 방법 - Google Patents

Abstract

본 발명은 소자의 집적도를 향상시키고 SRAM셀의 TFT형성시 소스오버랩의 길이변화에 의한 소자의 변화를 방지하는데 적합한 반도체소자의 제조 방법에 관한 것으로, 기판상에 게이트패턴을 형성하는 단계; 상기 게이트패턴상에 게이트산화막, 전도층을 순차적으로 형성하는 단계; 및 상기 전도층을 블랭크 에치백하여 상기 게이트패턴의 측벽에 활성층을 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 측벽 형성 공정을 이용하여 게이트전극을 형성하므로써 고집적화된 반도체소자를 제조하고, 또한 측벽 형성공정을 대용량, 저전력 SRAM(Static RAM)의 부하트랜지스터(Load transistor)로 적용되는 박막트랜지스터(Thin Film Transistor; 이하 'TFT'라 약칭함)에 적용한 반도체소자의 제조 방법에 관한 것이다.

일반적으로 SRAM은 DRAM(Dynamic Random Access Memory)에 비해 메모리 용량에서는 떨어지지만, 고속으로 동작하기 때문에 용량은 적지만 고속의 동작이 요구되는 컴퓨터의 캐쉬 메모리(Cash Memory)와 같은 중,소용량의 메모리 분야에서 널리 사용되고 있다.

상기 SRAM 셀은 통상 두 개의 전송트랜지스터(Access transistor)와 두 개의 구동트랜지스터(Drive transistor), 그리고 두 개의 부하소자로 이루어지는 플립플롭(Flip Flop) 회로로 구성되며, 기억정보는 플립플롭의 입, 출력 단자간의 전압차, 즉 셀의 노드(node)에 축적된 전하로서 보존된다.

상술한 전하는 일정전원(VCC)으로부터 부하소자인 부하 PMOS 트랜지스터나 부하저항을 통하여 항상 보충되고 있으므로, DRAM처럼 리프래쉬(Refresh) 기능이 요구되지 않는다.

최근에 SRAM의 부하트랜지스터로서 Full CMOS, 폴리실리콘부하(Poly-si load), TFT을 적용하고 있는데, 이동통신 시장의 증가로 인한 대용량, 저전력 SRAM제품의 수요가 급증하고 있다. 상기 부하트랜지스터 중 FCMOS의 경우 폴리실리콘부하, TFT에 비해 상대적으로 셀의 크기가 크고, 폴리실리콘부하의 경우 저전력 구동에 어려움이 있다.

따라서, 대용량 메모리를 구현하기 위해서는 부하트랜지스터로서 TFT를 이용한다.

도 1은 종래기술에 따라 형성된 TFT의 단면도 및 평면도로서, 하부게이트 (Bottom gate) 구조의 TFT를 도시하고 있다.

도 1에 도시된 바와 같이, 소정 기판(11)상에 폴리실리콘막으로 이루어진 게이트전극(12)을 형성한 후, 게이트전극(12)을 포함한 전면에 게이트산화막(13)을 형성한다.

이어서, 상기 게이트산화막(13)상에 저농도로 도핑된 채널층(14)을 형성하고, 상기 채널층(14)에 각각 고농도의 P형, N형 불순물을 이온주입하여 상기 게이트전극(12)의 양측 모서리에 오버랩되는 소스/드레인(15a/15b)을 형성한다.

상술한 종래기술의 TFT는 금속배선(Interconnection)하기에 유리한 하부게이트구조의 TFT를 이용하는데 0.25㎛이하 공정에서는 TFT의 활성영역 즉 소스/드레인을 구성하기 위해 고가의 DUV(Deep Ultra Violet) 노광 장비를 이용해야 하는 단점이 있다.

따라서, 하부게이트 구조의 TFT 특성상 공정에 따라 TFT 특성이 많아 바뀌게 된다. 예를 들면, 소스 오버랩(Source Overlap; SO), LDO(Light Drain Offset) 길이에 따라 특성이 바뀌게 된다.

또한, 게이트산화막 증착시 게이트전극 모서리의 산화막 두께가 얇아지면서 소자의 신뢰성이 저하되며, 더이상 게이트전극의 두께를 낯출 수 없는 원인이 되는문제점이 있다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, TFT형성시 고가의 노광 장비를 이용함에 따른 비용을 절감하고, 게이트전극의 단차에 따른 소스 오버랩에 따른 소자의 특성 변화를 방지하는데 적합한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.

도 1은 종래기술에 따라 형성된 TFT의 단면도 및 평면도,

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 트랜지스터의 제조 방법을 도시한 도면,

도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 TFT의 제조 방법을 도시한 도면,

도 4는 본 발명의 다른 실시예에 따른 TFT의 평면도.

*도면의 주요 부분에 대한 부호의 설명

31 : 기판 32 : 게이트전극

33 : 게이트산화막 34 : 폴리실리콘

35 : 활성층

상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 소정 산화막패턴을 형성하는 단계; 상기 산화막패턴을 포함한 전면에 게이트산화막, 폴리실리콘을 형성하는 단계; 상기 폴리실리콘을 블랭크 에치백하여 상기 산화막패턴의 양측벽에 게이트전극을 형성하는 단계; 상기 산화막패턴 및 게이트산화막을 선택적으로 제거하여 상기 반도체기판의 표면을 노출시키는 단계; 및 상기 게이트전극을 마스크로 이용한 불순물 이온주입으로 상기 반도체기판에 소스/드레인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하고, 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조 방법은 SRAM의 제조 방법에 있어서, 기판상에 게이트패턴을 형성하는 단계; 상기 게이트패턴상에 게이트산화막, 전도층을 순차적으로 형성하는 단계; 및 상기 전도층을 블랭크 에치백하여 상기 게이트패턴의 측벽에 활성층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 트랜지스터의 제조 방법을 도시한 도면이다.

도 2a에 도시된 바와 같이, 반도체기판(21)상에 소정 산화막패턴(22)을 형성한 후, 상기 산화막패턴(22)상에 게이트산화막(23), 게이트전극용 폴리실리콘(24)을 순차적으로 형성한다.

도 2b에 도시된 바와 같이, 상기 폴리실리콘(24)을 블랭크 에치백하여 상기 산화막패턴(22)의 측벽에 게이트전극(25)을 형성한다.

도 2c에 도시된 바와 같이, 상기 게이트전극(25)을 제외한 산화막패턴(22) 및 게이트산화막(23)을 선택적으로 식각하여 반도체기판(11)을 노출시킨다. 이 때, 상기 노출된 반도체기판(21)상에는 두개의 게이트전극(25)이 형성된다.

이어서, 상기 두 개의 게이트전극(25)을 마스크로 이용한 고농도 불순물 이온주입으로 상기 반도체기판(21)에 소스/드레인(26)을 형성한다.

도 2d에 도시된 바와 같이, 상기 두 개의 게이트전극(25) 중 하나를 선택적으로 제거하여 하나의 트랜지스터를 완성한다.

상술한 것처럼, 본 발명의 일실시예에서는 통상적인 트랜지스터의 게이트전극 형성시 측벽형성 공정을 이용하므로써 0.08㎛∼0.1㎛급 소자에 적용할 수 있다.

도 3a 내지 도 3b는 본 발명의 일실시예에 따른 측벽 형성 공정을 TFT SRAM에 적용한 다른 실시예로서, TFT의 활성층을 측벽형태로 형성하는 방법을 도시한 도면이다.

도 3a에 도시된 바와 같이, 소정 기판(31)상에 게이트전극용 제 1 폴리실리콘(32)을 형성한 후, 상기 제 1 폴리실리콘(32)을 선택적으로 패터닝하여 게이트전극(32a)을 형성하고, 상기 게이트전극(32)을 포함한 전면에 게이트산화막(33), 활성영역용 제 2 폴리실리콘(34)을 형성한다.

이 때, 상기 제 2 폴리실리콘(34)은 후속 TFT의 활성층을 이루는 물질이 되며 그 형성 두께에 따라 활성층의 폭이 결정된다.

도 3b에 도시된 바와 같이, 상기 제 2 폴리실리콘(34)을 블랭크 에치백(Blank etch back)하여 상기 게이트전극(32)의 양측벽에 측벽형태의 활성층 (35)을 형성한다. 이 때, 후속 TFT의 소스/드레인이 형성될 부분은 감광막을 잔류시킨 상태에서 활성층(35)을 위한 블랭크 에치백을 실시한다.

상술한 것처럼, 본 발명의 실시예에서는 게이트전극(32)의 측벽을 이용하여 TFT의 활성층(35) 즉, 채널(Channel)을 형성하므로써 게이트전극(32)의 높이를 이용하여 활성층(35) 또는 채널의 폭(Width)을 결정한다.

이처럼 게이트전극의 측벽에 활성층을 형성하면, 게이트전극의 단차를 이용하지 않아도 되므로 게이트 모서리에서 산화막이 얇아져 소자의 신뢰성이 저하되는 것을 방지할 수 있다.

도 4는 본 발명의 실시예에 따른 TFT의 평면도로서, 게이트길이 및 폭에 상관없이 게이트콘택을 덮을 수 있는 면적이 충분히 확보되어 면적 이득이 있으며,게이트의 상부로도 콘택을 형성할 수 있으므로 소자 설계의 유연성이 확보된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명의 반도체소자의 제조 방법은 TFT형성시 하부게이트의 측벽에 활성층을 형성하므로써 소스저항을 줄이기 위한 소스 오버랩이 필요하지 않고 공정시 발생하는 소스 오버랩의 길이 변화에 따른 소자의 변화를 방지할 수 있는 효과가 있다.

그리고, TFT의 활성층 형성시 게이트산화막의 단차를 사용하지 않으므로써 게이트 모서리에서 산화막이 얇아지면서 발생하는 소자의 신뢰성 저하를 방지할 수 있고, 통상 하부게이트의 금속배선이 쉬운 이점을 그대로 구현하면서 게이트의 상부에서도 콘택을 형성할 수 있으므로 소자 설계의 유연성을 확보할 수 있는 효과가 있다.

또한, 측벽스페이서 형성 공정을 이용하여 게이트전극을 형성하므로써 소자의 집적도를 향상시킬 수 있는 효과가 있다.

Claims (6)

1. 반도체소자의 제조 방법에 있어서,

   반도체기판상에 소정 산화막패턴을 형성하는 단계;

   상기 산화막패턴을 포함한 전면에 게이트산화막, 폴리실리콘을 형성하는 단계;

   상기 폴리실리콘을 블랭크 에치백하여 상기 산화막패턴의 양측벽에 게이트전극을 형성하는 단계;

   상기 산화막패턴 및 게이트산화막을 선택적으로 제거하여 상기 반도체기판의 표면을 노출시키는 단계; 및

   상기 게이트전극을 마스크로 이용한 불순물 이온주입으로 상기 반도체기판에 소스/드레인을 형성하는 단계

   를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 소스/드레인을 형성하는 단계후,

   상기 측벽형태의 게이트전극 중 하나를 제거하는 것을 특징으로 하는 반도체소자의 제조 방법.
3. 박막트랜지스터 부하를 이용하는 SRAM의 제조 방법에 있어서,

   기판상에 게이트패턴을 형성하는 단계;

   상기 게이트패턴상에 게이트산화막, 전도층을 순차적으로 형성하는 단계; 및

   상기 전도층을 블랭크 에치백하여 상기 게이트패턴의 측벽에 활성층을 형성하는 단계;

   를 포함하여 이루어짐을 특징으로 하는 박막트랜지스터의 제조 방법.
4. 제 3 항에 있어서,

   상기 전도층은 폴리실리콘을 이용하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
5. 제 3 항에 있어서,

   상기 전도층을 블랭크 에치백할 시, 후속 소스/드레인이 형성될 부분에 감광막을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
6. 제 3 항에 있어서,

   상기 활성층 형성후,

   상기 활성층에 각각 마스크를 이용하여 소스/드레인을 형성하기 위한 불순물 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.