KR0136932B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법

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Abstract

본 발명은 소오스영역과 드레인영역에서의 게이트 절연막을 서로 다른 두께로 형성하여 줌으로써 전류구동능력을 향상시킴과 동시에 GIDL을 감소시켜 소자의 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자는 채널영역이 한정된 기판과, 채널영역에 의해 분리되어 기판내에 형성된 소오스/드레인영역과, 드레인영역을 제외한 기판상에 형성된 상대적으로 얇은 제 1 산화막과 드레인영역상에 형성된 상기 제 1 산화막보다는 두꺼운 제 2 산화막을 갖는 절연막을 포함한다.

Description

반도체 소자 및 그의 제조방법
제 1 도는 종래의 모스트랜지스터의 단면구조도.
제 2 도 (a)-(c)는 제 1 도의 모스트랜지스터의 제조공정도.
제 3 도는 종래의 Flash-EEPROM의 단면구조도.
제 4 도는 본 발명의 일실시예에 따른 모스트랜지스터의 단면구조도.
제 5 도 (a)-(d)는 제 4 도의 모스트랜지스터를 제조하기 위한 공정도.
제 6 도 (a)-(d)는 제 4 도의 모스트랜지스터를 제조하기 위한 다른 공정도.
제 7 도는 본 발명의 다른 실시예에 따른 Flash-EEPROM의 단면구조도.
제 8 도는 본 발명의 반도체 소자에 있어서 ID-VD특성그래프.
제 9 도는 본 발명의 반도체 소자에 있어서 IGIDL과 ID-VD의 관계를 나타낸 그래프.
*도면의 주요부분에 대한 부호의 설명*
41 : p형 기판42 : 게이트 절연막
43 : 게이트44,45 : 소오스/드레인영역
46 : 채널영역47 : 플로팅 게이트
48 : 층간절연막49 : 콘트롤게이트
50 : 포토레지스트 패턴
본 발명은 반도체 소자에 관한 것으로서, 소오스/드레인영역 상부의 게이트 절연막을 서로 다른 두께로 형성하여 구동전류의 감소없이 누설전류를 감소시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
트랜지스터의 성능에 영향을 미치는 가장 중요한 요소는 전류구동능력(포화전류)와 게이트 유기된 드레인 누설(GIDL, Gate-Induced Drain Leakage)이다. 요소중 전류구동능력은 주로 소오스영역의 저항성분과 게이트 산화막의 두께에 관계하므로, 전류구동능력을 향상시키기 위해서는 게이트 산화막의 두께를 얇게 형성해야 한다.
그리고, GIDL은 게이트와 드레인영역이 중첩되는 부분에서 밴드-투-밴드 터널링(Band-to band tunneling)에 의해 발생하는 누설전류로서, GIDL을 감소시켜 주기 위해서는 드레인영역과 게이트가 중첩되는 부분의 산화막을 두껍게 형성해야 한다.
반도체 소자의 고집적화에 따라 소자 크기가 축소(scaling down)되면서 게이트 산화막의 두께가 감소되었다.
게이트 산화막의 두께의 감소로 GIDL에 의한 누설전류가 증가되었다.
또한, GIDL에 의한 누설전류를 줄이기 위하여, 폴리실리콘막으로 된 게이트를 형성하고 폴리산화(poly oxidation)을 강하에 실시하여 게이트와 소오스/드레인영역이 중첩되는 부분에서의 게이트 절연막을 두껍게 형성하여 주면, GIDL은 감소시킬 수 있지만 소오스영역 상부의 게이트 절연막도 두껍게 형성되어 소오스영역에서의 저항 성분이 증가되고, 이로 인해 구동전류가 감소하게 된다.
종래의 대칭형 폴리산화공정을 이용하여 모스 트랜지스터를 제조하는 경우에는, 상기 두 가지 요소를 동시에 만족시킬 수 없고 두 가지 요소를 만족시키는 적정값들을 취해야 하였다.
제 1 도는 종래의 대칭형 모스 트랜지스터의 단면도이다.
제 1 도를 참조하면, 종래의 대칭형 모스트랜지스터는 채널영역(17)이 한정된 반도체 기판(11)내에 채널영역(17)에 의해 분리되어 형성된 소오스/드레인영역(15)(16)과 반도체 기판(11)상에 형성된 소오스/드레인영역(15)(16)과 채널영역(17)에서 서로 두께를 갖는 게이트 절연막(12)과, 채널영역(17) 상부의 게이트 절연막(12)상에 형성된 게이트(13)로 이루어졌다.
게이트 절연막(12)은 열산화공정에 의해 채널영역(17) 상부에 성장된 일정 두께(tox1)를 갖는 산화막(12-1)과, 폴리산화공정에 의해 소오스/드레인영역(15)(16) 상부에 형성된 상기 산화막(12-1)의 두께(tox1)보다는 두꺼운 두께(tox1)를 갖는 산화막(12-2)으로 구성된다.
제 2 도를 참조하여 상기 모스트랜지스터의 제조방법을 설명한다.
제 2 도 (A)를 참조하면, p형 반도체 기판(11)상에 열산화공정을 통해 산화막(12-1)을 성장시킨다.
산화막(12-1)상에 게이트용 폴리실리콘막을 증착하고 사진 식각공정을 통해 폴리실리콘막을 패터닝하여 게이트(13)을 형성한다.
따라서, 게이트(13) 양측의 산화막(12-1)이 노출된다.
제 2 도 (B)를 참조하면, 850~900℃ 정도의 저온에서 폴리산화공정을 수행하면 게이트 양측의 노출된 산화막이 산화되어 상대적으로 두꺼운 산화막(12-2)이 형성된다.
제 2 도 (B)를 참조하면, 게이트를 마스크로 기판(11)으로 n+형 불순물(14)을 이용 주입하여 두꺼운 산화막(12-2) 하부의 기판(11)에 n+형 소오스/드레인영역(15)(16)이 형성한다.
따라서, 게이트(13) 하부의 일정 두께(tox1)를 갖는 산화막(12-1)과, 소오스/드레인영역(15)(16) 상부의 상기 산화막(12-1)보다 두꺼운 두께(tox2)를 갖는 산화막(12-2)으로 구성된 게이트 절연막(12)이 형성된다.
이때, 게이트(13)를 마스크로 폴리산화공정을 수행하므로 소오스/드레인영역(15)(16)상의 게이트 절연막은 동일한 두께의 필드산화막 형태를 갖는 산화막(12-2)이 대칭적으로 형성된다.
상기 모스트랜지스터는 게이트(13)와 채널영역(17) 사이에 형성된 게이트 절연막(12-1)보다 드레인 영역(16) 상부에 형성된 게이트 절연막(12-2)이 더 두껍게 형성되어 GIDL에 의한 누설전류는 감소시킬 수 있지만, 소오스영역(15) 상부에 형성된 게이트 절연막(12-2)이 드레인영역(16)에서의 게이트 절연막과 동일 두께로 두껍게 형성되어서 소오스영역에서의 저항성분이 증가하고, 이로 인해 구동전류가 낮아지는 문제점이 있었다.
제 3 도는 종래의 대칭형 플래쉬(Flash)-EEPROM 단면구조도이다.
제 3 도를 참조하면, 종래의 대칭형 플래쉬(Flash)-EEPROM은 채널영역(29)이 한정된 p형 반도체 기판(21)과, 채널영역(29)에 의해 분리되어 기판(21)내에 형성된 n+형 소오스/드레인영역(27)(28)과, 소오스/드레인영역(27)(28)과 채널영역(29)에서 서로 다른 두께를 갖는 기판(21)상에 형성된 게이트 절연막(22)과, 채널영역(29) 상부의 게이트 절연막(22)상에 형성된, 프로그램시 전하를 저장하기 위한 플로팅 게이트(23)와, 플로팅 게이트(23)상에 형성된 층간절연막(24)과, 층간절연막(24)상에 형성된 콘트롤 게이트(25)로 이루어졌다.
게이트 절연막(22)은 채널영역(29) 상부에 형성된 일정 두께(tox3)의 산화막(22-1)과 소오스/드레인영역(27)(28) 상부에 형성된 상기 산화막(22-1)보다 상대적으로 두꺼운 두께(tox4)를 갖는 산화막(22-2)으로 구성된다.
소오스/드레인영역(27)(28) 상부의 두꺼운 산화막(22-2)은 필드산화막 형태의 대칭적 구조를 갖는다.
상기 플래쉬-EEPROM을 제조하는 방법은 기판(21)상에 열산화공정을 통해 산화막(22-1)을 성장시키는 공정과, 산화막(22-1)상에 제 1 폴리실리콘막, 층간절연막 및 제 2 폴리실리콘막을 순차 증착하는 공정과, 사진 식각 공정을 통해 제 1 폴리실리콘막, 층간절연막 및 제 2 폴리실리콘막을 패터닝하여 플로팅 게이트(23), 층간절연막(24) 및 콘트롤 게이트(25)를 형성하는 공정과, 폴리산화공정을 통해 게이트 양측에 게이트 하부의 산화막(22-1)보다 두꺼운 두께를 갖는 산화막(22-2)를 형성하는 공정과, 게이트를 마스크로 기판으로 n+형 불순물을 이온 주입하여 n+형 소오스/드레인영역(27))(28)을 형성하는 공정을 포함한다.
상기 플래쉬-EEPROM의 프로그램 및 소거동작을 설명한다.
프로그램 동작시에는 게이트(22)에 상대적으로 고전압을 인가하면 채널영역(29)에 도전영역(conductive region)이 형성되고, 도전영역내의 하선자가 콘트롤 게이트(25)의 전계에 의해 산화막(22-1)을 통해 플로팅 게이트(23)로 유인되어 그곳에 저장된다.
상기한 제 1 도 및 제 3 도에 도시된 종래의 반도체 소자는 소오스/드레인영역에서 모두 대칭형의 두꺼운 게이트 절연막을 갖으므로 GIDL에 의한 누설전류는 감소시킬 수 있으나, 소오스영역의 저항성분의 증가로 구동전류가 감소하는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 소오스 영역의 게이트 절연막을 드레인영역의 게이트 절연막보다 얇게 형성하여 줌으로써 전류 구동능력을 증가시켜 처리속도를 향상시키고 이와 동시에 GIDL을 감소시켜 줄 수 있는 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 프로그래밍 속도의 감소없이 소거 속도를 향상시켜 줄 수 있고, 이로써 접합구조를 단순화할 수 있는 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는 채널영역이 한정된 제 1 도전형의 반도체 기판과, 채널영역에 의해 분리되어 반도체 기판내에 형성된 제 2 도전형의 고농도 소오스/드레인영역과, 기판상에 형성되고, 소오스영역 및 채널영역 상부의 일정 두께를 갖는 제 1 산화막과 상기 산화막보다 두꺼운 두께를 갖는 드레인영역 상부의 제 2 산화막으로 구성된 절연막으로 이루어졌다.
또한, 본 발명의 반도체 소자의 제조방법은 제 1 도전형의 기판상에 열산화공정에 의해 일정 두께의 제 1 산화막을 형성하는 단계와, 제 1 산화막상에 마스킹용 폴리실리콘막을 형성하는 단계와, 폴리실리콘막의 상면 일측 및 제 1 산화막상에 걸쳐 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴과 노출된 폴리실리콘막을 마스크로 하여 기판으로 산화촉진물을 이온 주입하는 단계와, 포토레지스트 패턴을 제거하는 단계와, 폴리산화를 수행하여 산화촉진물질이 이온 주입된 영역에서 이온주입되지 않은 부분보다 상대적으로 두꺼운 제 2 산화막을 형성하는 단계와, 폴리실리콘막을 마스크로 하여 제 2 도전형을 갖는 불순물을 이온주입하여 고농도 소오스영역을 제 1 산화막 하부의 기판내에 형성하고 제 2 산화막하부의 기판내에 드레인영역을 형성하는 단계를 포함한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
제 4 도는 본 발명의 일실시예에 따른 반도체 소자의 단면도이다.
제 4 도를 참조하면, 반도체 소자는 채널영역(46)이 한정된 p형 기판(41)내에 채널영역(46)에 의해 분리되어 형성된 n+형 소오스/드레인영역(44)(45)과 기판 전면에 형성된 절연막(42)을 포함한다.
일실시예에 따른 반도체 소자는 채널영역(49) 상부의 절연막(42)상에 형성된 게이트(43)를 더 포함한다.
절연막(42)은 게이트 산화막으로서, 드레인영역(45)을 제외한 채널영역 및 소오스 영역상에 형성된 일정 두께(tox5)를 갖는 제 1 산화막(42-1)과, 드레인영역(45) 상부에 형성된 상기 제 1 산화막(42-1)보다는 두꺼운 두께(tox6)를 갖는 제 2 산화막(42-2)를 포함한다.
제 2 산화막(42-2)은 필드산화막 형태를 갖는다.
일실시예에 따른 반도체 소자는 드레인영역(45)에서의 두꺼운 산화막(42-2)에 의해 GIDL 감소효과를 가지며, 이와 동시에 소오스영역(44) 상부의 얇은 산화막(42-1)에 의한 소오스영역의 저항성분을 감소로 전류구동능력의 향상 효과를 얻는다.
제 5 도 (A)-(D)는 산화촉진물질을 사용한 제 4 도의 반도체 소자의 제조공정도이다.
제 5 도 (A)를 참조하면, p형 반도체 기판(41)상에 열산화공정을 통해 제 1 산화막(42-1)을 성장시킨다.
제 1 산화막(42-1)상에 폴리실리콘막을 증착하고, 사진 식각공정을 통해 패터닝하여 게이트(43)를 형성한다.
제 5 도 (B)를 참조하면, 기판 전면에 포토레지스트막을 도포하고, 패터닝하여 게이트(43)의 일축 상면과 기판의 일축 표면이 노출되도록 포토레지스트패턴(50)을 형성한다.
이때, 포토레지스트막의 제거로 노출되는 영역은 포토레지스트가 남아있는 노출되지 않은 부분에 비해 상대적으로 산화가 촉진되어 산화막이 두껍게 형성될 부분이다.
게이트(43)와, 포토레지스트 패턴(50)을 마스크로 산화촉진물질(51)을 큰 경사이온 주입법(Large angle-tilted ion implatation)으로 노출된 기판으로 이온 주입한다. 이때, 산화촉진물질로서 F 또는 Cl와 같은 할로겐(Halogen)족 이온이 사용된다.
제 5 도 (C)를 참조하면, 포토레지스트 패턴(50)을 제거하고, 폴리산화공정을 수행하면 산화촉진물질이 주입된 부분에서는 다른 부분보다 산화가 촉진되어 상대적으로 두꺼운 두께(tox6)를 갖는 제 2 산화막(42-2)이 형성된다.
두꺼운 산화막(42-2)은 필드산화막 형태를 갖는다.
제 1 산화막(42-1)과 제 2 산화막(42-2)은 모스트랜지스터의 게이트 절연막으로서, 영역에 따라 서로 다른 두께를 갖게 된다.
제 5 도 (D)를 참조하면, 게이트(43)를 마스크로 하여 n+형 불순물(52)을 기판(41)으로 이온주입하여 게이트(43) 양측의 기판내에 고농도 소오스/드레인영역(44)(45)을 형성한다.
이로써, 모스트랜지스터가 얻어진다.
제 6 도(A)-(D)는 산화억제물질을 사용한 제 4 도의 반도체 소자의 다른 제조공정도이다.
제 6 도 (A)에서와 같이 기판(41)상에 열산화공정으로 제 1 산화막(42-1)을 성장시키고, 그 위에 폴리실리콘막으로 된 게이트(43)를 형성한다.
제 6 도 (B)를 참조하면, 산화억제물질을 사용하는 경우에는 산화촉진물질을 사용하는 경우와는 반대로 포토레지스트 패턴(50)을 형성한다.
즉, 포토레지스트 패턴(50)이 존재하지 않는 부분은 포토레지스트 패턴 산화가 억제되므로 포토레지스트 패턴(50)이 남아있는 부분은 상대적으로 두꺼운 산화막이 형성된다.
게이트(43)와 포토레지스트 패턴(50)을 마스크로 하여 노출된 기판으로 산화억제물질(53)을 큰 경사이온주입법으로 노출된 기판으로 이온주입한다.
이때, 산화억제물질로서 질소(N)가 사용된다.
큰 경사 이온주입법대신 NH3분위기에서 열처리를 실시하여 노출된 기판으로 산화억제물인 질소를 주입할 수도 있다.
제 6 도 (C)를 참조하면, 포토레지스트 패턴(50)을 제거하고, 폴리산화공정을 수행한다.
폴리산화공정시 산화억제물질이 주입된 부분보다 주입되지 않은 다른 부분에서 산화가 빨리되므로 상대적으로 두꺼운 제 2 산화막(42-2)이 형성된다.
제 6 도 (D)를 참조하면, 게이트(43)를 마스크로 하여 n+형 불순물(53)을 기판(41)으로 이온 주입하여 게이트(43) 양측의 기판내에 고농도 소오스/드레인영역(44)(45)을 형성한다.
이로써 모스트랜지스터가 얻어진다.
제 7 도는 본 발명의 다른 실시예에 따른 Flash-EEPROM의 단면 구조도이다.
Flash-EEPROM은 채널영역(46)이 한정된 p형 기판(41)과, 채널영역(46)에 의해 분리되어 기판(41)내에 형성된 n+형 소오스/드레인영역(44)(46)과, 드레인영역(45) 상부에 형성된 상대적으로 두꺼운 두께를 갖는 산화막(42-2)과 드레인영역(45)을 제외한 채널영역(46) 및 소오스영역(45)상에 형성된 상대적으로 얇은 두께를 갖는 산화막(42-1)으로 된 절연막(42)을 포함한다.
또한, 채널영역(46)상의 절연막(42)상에 순차 적층된 폴리실리콘막으로 된 플로팅게이트(47) 및 콘트롤 게이트(49)와 이들 사이를 절연시켜 주기 위한 층간절연막(48)을 더 포함한다.
프로그램은 핫전자주입에 의해 드레인영역에서 이루어진다.
이때 핫전자 주입은 드레인영역의 전계에 민감하지 않으므로 드레인영역(45)의 산화막(42-2)이 두꺼워도 영향을 받지 않는다.
상기한 구조의 Flash-EEPROM은 한편, 소거동작시에는 소오스영역(44)상의 얇은 산화막(42-1)이 터널링 산화막으로 작용하고, F-N터널링(Flwler-Nordheim tunneling) 효과에 플로팅 게이트(47)에 축적된 전하를 얇은 산화막(42-1)을 통해 소오스영역(44)으로 소거한다.
이로써, 프로그래밍속도의 저항없이 소거 속도가 개선되는 효과를 갖으며, 저전압에서도 소거가 가능하여 소오스영역의 접합구조를 단순화하는 효과를 갖는다.
본 발명의 실시예에 따른 반도체 소자의 특성을 제 8 도 및 제 9 도를 참조하여 설명한다.
제 8 도는 본 발명의 실시예에 따른 반도체 소자의 드레인전류(ID)와 드레인전압(VD)간의 특성 그래프이고, 제 9 도는 IGIDL과 VD-VG간의 관계를 나타낸 특성 그래프이다.
차세대 256M급 반도체 메모리 소자의 경우에 있어서는, 게이트 산화막의 두께아 70Å이고, 게이트 형성을 위한 폴리실리콘막이 식각시 소오스/드레인영역에서 게이트 산화막이 모두 제거되어 기판이 노출된다고 가정할 때, 드레인영역에만 선택적으로 F 또는 Cl을 주입한 후 폴리산화를 수행시 산화속도를 50% 정도 향상시킨 경우에 소오스영역의 게이트 산화막은 약 100Å 정도의 두께로 성장되고, 드레인영역의 게이트 산화막은 약 150Å 정도의 두께로 성장된다.
GIDL에 의한 누설전류는 하기의 식에 표현된 바와 같이 게이트와 드레인영역이 중첩되는 부분에서의 게이트 산화막 두께와, 이들 양단에 걸리는 전압(VD-VG)에 의해 결정된다.
IGIEL= A·ES·EXP(-B/ES)
A, B : 상수
ES: 게이트와 드레인간의 전계
Tox : 게이트 절연막의 두께
상기 식에서 보는 바와 같이 IGIDL은 게이트 산화막의 두께가 감소함에 따라 지수함수(exponential function)적으로 증가함을 알 수 있다.
따라서, 드레인영역의 게이트 산화막의 두께가 50% 이상 증가할 경우 실제 IGIDL은 약 1/100이하로 감소한다.
제 9 도의 특성 그래프를 참조하면, 폴리산화공정수행후 IGIDL이 감소함을 알 수 있다.
제 8 도를 참조하면, 본 발명은 박막의 게이트 산화막이 균일한 두께로 형성되어 일반적인 소오스와 드레인영역에서의 저항성분이 없는 반도체 소자와 동일한 큰 포화 전류를 얻을 수 있다.
소오스영역의 게이트 산화막이 얇게 형성되어 소오스영역에서의 저항성분이 큰 종래의 반도체 소자보다는 소오스영역의 게이트 산화막이 얇게 형성되어 소오스영역에서의 저항성분이 작고 드레인영역의 저항성분이 큰 본 발명의 반도체 소자의 포화전류가 훨씬 더 큼을 알 수 있다.
따라서, 전류구동능력의 향상으로 처리속도가 개선된다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
소오스/드레인영역에 게이트 산화막을 동일 두께를 형성하는 종래와는 달리 소오스영역의 게이트 산화막을 드레인영역에서 보다 상대적으로 얇게 형성하여 준다.
따라서, 드레인영역의 두꺼운 게이트 산화막에 의해 IGIDL을 감소 효과를 얻을 수 있다.
또한, 소오스영역의 얇은 게이트 산화막에 의해 소오스영역의 저항성이 감소하고, 이에 따라 구동전류(Idsat)가 증가하여 처리속도를 개선시켜 줄 수 있다.
게다가, Flash-EEPROM의 경우 얇은 게이트 산화막을 통한 소오스영역으로의 F-N 터널링 효과에 의해 소거소득을 향상시켜 줄 수 있으며, 저전압에서도 소거가 가능하기 때문에 소오스영역의 접합구조 단순화를 도모할 수 있다.

Claims (23)

  1. 채널영역(46)이 한정된 제 1 도전형의 기판(41)과, 채널영역(46)에 의해 분리되어 기판(41)내에 형성된 제 2 도전형의 고농도 소오스/드레인영역(44)(45)과, 드레인영역 상부에서는 상대적으로 두꺼운 산화막(42-2)이 형성되고 드레인영역 상부를 제외한 영역에서는 상대적으로 얇은 산화막(42-1)이 형성되어 드레인영역(45)과 드레인영역(45)을 제외한 다른 영역에서 서로 다른 두께를 갖는 절연막(42)을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 절연막(42)으로 산화막이 사용되는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서, 절연막(42)은 상대적으로 얇은 두께를 갖는 소오스영역(44) 상부의 산화막(42-1)과 상대적으로 두꺼운 두께를 갖는 드레인영역(45) 상부의 산화막(42-2)을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 채널영역(46) 상부의 기판(41)상에 형성된 폴리실리콘막(43)을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서, 폴리실리콘막(43)은 게이트로서 작용하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서, 채널영역(46) 상부의 기판(41)상에 적층된 제 1 폴리실리콘막(47), 층간절연막(48) 및 제 2 폴리실리콘막(49)을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서, 제 1 및 제 2 폴리실리콘막(47)(49)은 플로팅 게이트와 콘크롤 게이트로서 작용하는 것을 특징으로 하는 반도체 소자.
  8. 제 1 도전형의 기판(41)상에 열산화공정을 통해 일정 두께를 갖는 제 1 산화막(42-1)을 형성하는 공정과, 제 1 산화막(42-1)상에 마스킹물질(43)을 형성하는 공정과, 기판 전면에 포토레지스트막을 도포하고, 마스킹 물질(43)의 일측 표면과 제 1 산화막(42-1)의 일측 표면이 노출되도록 포토레지스트 패턴(50)을 형성하는 공정과, 포토레지스트패턴(50)과 마스킹 물질(43)을 마스크로 노출된 제 1 산화막(42-1)을 통해 기판으로 산화 촉진물질을 주입하는 공정과, 포토레지스트 패턴(50)을 제거하는 공정과, 폴리산화공정을 수행하여 산화 촉진물질이 주입된 부분에 상기 제 1 산화막(42-1)보다 상대적으로 두꺼운 제 2 산화막(42-2)을 형성하는 공정과, 마스킹 물질을 마스크로 하여 기판(41)으로 제 2 도전형의 불순물을 이온 주입하여 얇은 산화막(42-1) 하부에 고농도의 소오스영역(44)을 형성하고 두꺼운 산화막(42-2) 하부에 고농도의 드레인영역(45)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서, 산화촉진물질을 큰 경사각 이온주입법을 이용하여 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 산화촉진물질은 할로겐족 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서, 산화촉진물질로 F 또는 Cl중 하나가 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 8 항에 있어서, 마스킹 물질로 단일의 폴리실리콘막(43)이 사용되는 것을 특징을 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서, 폴리실리콘막(43)이 게이트로서 작용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 8 항에 있어서, 마스킹 물질로서 제 1 폴리실리콘막(47), 층간절연막(48) 및 제 2 폴리실리콘막(49)의 다층막이 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서, 제 1 폴리실리콘막(47)과 제 2 폴리실리콘막(49)은 각각 플로팅 게이트와 콘트롤 게이트로 작용하는 것을 특징을 하는 반도체 소자의 제조방법.
  16. 제 1 도전형의 기판(41)상에 열산화공정을 통해 일정 두께를 갖는 제 1 산화막(42-1)을 형성하는 공정과, 제 1 산화막(42-1)상에 마스킹 물질(43)을 형성하는 공정과, 기판 전면에 포토레지스트막을 도포하고, 마스킹 물질(43)의 일측 표면과 제 1 산화막(42-1)의 일측 표면이 노출되도록 포토레지스트 패턴(50)을 형성하는 공정과, 포토레지스트 패턴(50)과 마스킹 물질(43)을 마스크로 노출된 제 1 산화막(42-1)을 통해 기판으로 산화억제물질을 주입하는 공정과, 포토레지스트 패턴(50)을 제거하는 공정과, 폴리산화공정을 수행하여 산화억제물질이 주입되지 않은 부분에 상기 제 1 산화막(42-1)보다 상대적으로 두꺼운 제 2 산화막(42-2)을 형성하는 공정과, 마스킹물질을 마스크로 하여 기판(41)으로 제 2 도전형의 불순물을 이온 주입하여 고농도의 얇은 산화막(42-1) 하부에 소오스영역(44)을 형성하고 두꺼운 산화막(42-2) 하부에 고농도의 드레인영역(45)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서, 산화억제물질을 큰 경사각 이온주입법을 이용하여 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서, 산화억제물질은 질소(N)인 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 16 항에 있어서, 산화억제물질을 NH3분위기하에서 열처리하여 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 16 항에 있어서, 마스킹 물질로 단일의 폴리실리콘막(43)이 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서, 폴리실리콘막(43)이 게이트로서 작용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 16 항에 있어서, 마스킹 물질로서 제 1 폴리실리콘막(47), 층간절연막(48) 및 제 2 폴리실리콘막(49)의 다층막이 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 22 항에 있어서, 제 1 폴리실리콘막(47)과 제 2 폴리실리콘막(49)은 각각 플로팅 게이트와 콘트롤 게이트로 작용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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