KR20200073715A - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 드레인영역측의 게이트절연층의 두께를 증가시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 게이트구조를 형성하는 단계; 상기 게이트구조의 드레인측면의 기판 내에 소스영역을 형성하는 단계; 및 상기 게이트구조의 소스측면의 기판 내에 드레인영역을 형성하는 단계를 포함하고, 상기 게이트구조를 형성하는 단계는, 상기 기판 상에 초기 게이트절연층을 형성하는 단계; 상기 초기 게이트절연층 상에 주상결정립구조의 게이트도전층을 형성하는 단계; 상기 초기 게이트절연층의 선택된 부분에 산화촉진종을 도핑하는 단계; 및 가변적인 두께를 갖는 게이트절연층을 형성하기 위해, 상기 초기 게이트절연층을 재성장프로세스에 노출시키는 단계를 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 보다 상세하게는 가변적인 두께를 갖는 게이트절연층을 구비하는 반도체장치 및 그 제조 방법에 관한 것이다.
트랜지스터의 성능 개선을 위해서는 게이트절연층의 두께를 얇게 형성해야 한다. 그러나, 게이트누설전류의 증가로 게이트절연층의 두께를 얇게 하는데 한계가 있다.
본 발명의 실시예는 드레인영역측의 게이트절연층의 두께를 증가시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 절연물질 및 주상결정립물질이 적층되고 소스측과 드레인측을 포함하는 게이트구조를 형성하는 단계; 상기 게이트구조의 드레인측에 화학종을 도핑하는 단계; 및 상기 게이트구조의 드레인측에서 상기 절연물질을 두껍게 하기 위해, 상기 화학종이 도핑된 게이트구조를 재성장프로세스에 노출시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상의 절연물질 및 상기 절연물질 상의 주상결정립물질을 포함하고, 소스측과 드레인측을 포함하는 게이트구조; 및 상기 게이트구조의 드레인측에서 상기 절연물질의 두께를 증가시키기 위해, 상기 게이트구조의 드레인측에 도핑된 산화촉진종을 포함할 수 있다.
본 기술은 가변적인 두께를 갖는 비대칭 게이트절연층을 형성하므로써, 드레인영역의 에지에서 수직전계 및 수평전계를 감소시킬 수 있다. 이로써, 본 기술은 수직 및 수평 전계를 감소시켜 핫캐리어를 개선할 수 있다.
또한, 본 기술은 게이트전극과 드레인영역이 중첩되는 부분에서 게이트절연층의 두께를 증가시키므로 게이트유도드레인누설(GIDL) 스트레스 및 오프상태 스트레스를 개선할 수 있다.
또한, 본 기술은 PFET의 게이트전극에 산화촉진종으로서 불소를 도핑하므로써 실리콘과 불소 결합의 증가로 NBTI(negative bias temperature instability)를 개선할 수 있다.
도 1a는 일 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 1b는 도 1a의 게이트구조(110)의 확대도이다.
도 1c 및 도 1d는 도 1a의 변형예에 따른 게이트구조의 확대도이다.
도 2a 내지 도 2e는 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 3a 내지 도 3d는 반도체장치를 제조하는 방법의 다른 예를 설명하기 위한 도면이다.
도 4는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 5a 내지 도 5d는 반도체장치를 제조하는 방법의 다른 예를 설명하기 위한 도면이다.
도 6a 내지 도 6c는 반도체장치를 제조하는 방법의 다른 예를 설명하기 위한 도면이다.
도 7은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 8a 내지 도 8d는 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 9는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 10a 내지 도 10c는 가변 두께 게이트절연층(141)을 형성하는 방법의 일예를 도시한 도면이다.
도 11은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 12는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 13a 및 도 13b는 도 11 및 도 12에 도시된 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 14는 다른 실시예에 따른 트랜지스터를 도시한 도면이다.
도 15는 다른 실시예에 따른 트랜지스터를 도시한 도면이다.
도 16a 및 도 16b는 다른 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 17a 내지 도 17c는 다른 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 18은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 19은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 20은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a는 일 실시예에 따른 반도체장치를 설명하기 위한 도면이다. 도 1b는 도 1a의 게이트구조(110)의 확대도이다.
도 1a 및 도 1b를 참조하면, 반도체장치(100)는 트랜지스터를 포함할 수 있다. 반도체장치(100)는 기판(101) 상에 형성된 게이트구조(110)를 포함할 수 있다. 게이트구조(110)는 산화촉진종(oxidation promotion species, 102F)을 포함할 수 있다. 게이트구조(110)는 게이트전극(103), 기판(101)과 게이트전극(103) 사이의 게이트절연층(102)을 포함할 수 있다. 산화촉진종(102F)은 적어도 게이트절연층(102)에 함유되어 있을 수 있다. 산화촉진종(102F)은 게이트전극(103)에 함유될 수도 있다. 게이트구조(110)는 게이트절연층(102)과 게이트전극(103)의 스택을 포함할 수 있다. 반도체장치(100)는 기판(101) 내에 형성된 소스영역(104)과 드레인영역(105)을 더 포함할 수 있다. 반도체장치(100)는 소스영역(104)과 드레인영역(105) 사이의 채널영역(106)을 더 포함할 수 있다.
게이트구조(110)는 드레인측(drain side, S1)과 소스측(source side, S2)을 포함할 수 있다. 게이트구조(110)의 드레인측(S1)과 소스측(S2)은 게이트구조(110)의 양 측벽(Both Sidewall)을 지칭할 수 있다. 게이트구조(110)의 드레인측(S1)은 드레인영역(105)에 오버랩되는 부분을 지칭할 수 있고, 게이트구조(110)의 소스측(S2)은 소스영역(104)에 오버랩되는 부분을 지칭할 수 있다. 게이트구조(110)는 패턴화된 게이트구조일 수 있다.
채널영역(106)은 게이트구조(110)의 드레인측(S1)과 소스측(S2) 사이의 기판(101) 내에 형성될 수 있다. 채널영역(106)은 게이트구조(110)와 오버랩될 수 있다. 채널영역(106)은 플라나채널(Planar channel)일 수 있다.
기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
게이트절연층(102)은 절연물질을 포함할 수 있다. 게이트절연층(102)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 게이트절연층(102)은 고유전율 물질(High-k material)을 포함할 수 있다. 게이트절연층(102)은 하프늄산화물, 지르코늄산화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 게이트절연층(102)은 실리콘산화물과 고유전율물질이 순차적으로 적층된 스택을 포함할 수 있고, 이 경우 실리콘산화물에 산화촉진종(102F)이 함유되어 있을 수 있다.
게이트전극(103)은 실리콘함유물질, 금속함유물질 또는 이들의 조합을 포함할 수 있다. 게이트전극(103)은 폴리실리콘, 도프드 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 게이트전극(103)은 도프드 폴리실리콘을 포함하되, 도프드 폴리실리콘은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 게이트전극(103)은 주상 결정립물질(Columnar crystal garin material)을 포함할 수 있다. 게이트전극(103)은 주상결정립 폴리실리콘일 수 있다. 게이트전극(103)은 보론 도프드(boron doped)-주상결정립 폴리실리콘, 아세닉 도프드(arsenic doped)-주상결정립 폴리실리콘 또는 포스포러스 도프드(phosphorus doped)-주상결정립 폴리실리콘일 수 있다. 게이트전극(103)은 도프드 주상결정립 폴리실리콘 상의 금속물질을 포함하는 스택일 수도 있다.
드레인영역(105)은 깊은 드레인영역(deep drain region, 105D)과 얕은 드레인영역(shallow drain region, 105E)를 포함할 수 있다. 깊은 드레인영역(105D)은 고농도 불순물을 포함할 수 있고, 얕은 드레인영역(105E)은 저농도 불순물을 포함할 수 있다. 이 경우, 얕은 드레인영역(105E)은 LDD(lightly doped drain)라고 지칭될 수 있다. 다른 실시예에서, 깊은 드레인영역(105D)과 얕은 드레인영역(105E)은 동일 농도의 불순물을 포함할 수 있다. 이 경우, 얕은 드레인영역(105E)은 드레인확장영역(Drain Extension)이라고 지칭될 수 있다. 드레인영역(105)은 얕은 드레인영역(105E)에 의해 게이트구조(110)의 드레인측(S1)에 오버랩되도록 측면확장(laterally extend)된 형상일 수 있다.
소스영역(104)은 깊은 소스영역(deep source region, 104D)과 얕은 소스영역(shallow source region, 104E)를 포함할 수 있다. 깊은 소스영역(104D)은 고농도 불순물을 포함할 수 있고, 얕은 소스영역(104E)은 저농도 불순물을 포함할 수 있다. 이 경우, 얕은 소스영역(105E)은 LDS(lightly doped source)라고 지칭될 수 있다. 다른 실시예에서, 깊은 소스영역(104D)과 얕은 소스영역(104E)은 동일 농도의 불순물을 포함할 수 있다. 이 경우, 얕은 소스영역(104E)은 소스확장영역(Source Extension)이라고 지칭될 수 있다. 소스영역(104)은 얕은 소스영역(104E)에 의해 게이트구조(110)의 소스측(S2)에 오버랩되도록 측면확장된 형상일 수 있다.
소스영역(104)과 드레인영역(105)은 N형 불순물을 포함할 수 있다. 소스영역(104)은 N형 소스영역(n-type source region)이라고 지칭될 수 있고, 드레인영역(105)은 N형 드레인영역(n-type drain region)이라고 지칭될 수 있다. 게이트구조(110), 소스영역(104), 드레인영역(105) 및 채널영역(106)은 N채널 트랜지스터(NFET)의 일부일 수 있다. N채널 트랜지스터는 NMOSFET을 포함할 수 있다.
다른 실시예에서, 소스영역(104)과 드레인영역(105)은 P형 불순물을 포함할 수 있다. 소스영역(104)은 P형 소스영역이라고 지칭될 수 있고, 드레인영역(105)은 P형 드레인영역이라고 지칭될 수 있다. 게이트구조(110), 소스영역(104), 드레인영역(105) 및 채널영역(106)은 P채널 트랜지스터의 일부일 수 있다. P채널 트랜지스터는 PFET 또는 PMOSFET을 포함할 수 있다.
얕은 드레인영역(105E)과 얕은 소스영역(104E)은 드레인영역(105) 및 소스영역(104)의 전계를 분산시킬 수 있다. 이로써, 수평전계(Lateral Electric field)를 감소시켜 핫캐리어효과를 감소시킬 수 있다.
게이트절연층(102)은 가변적인 두께(Variable thickness)를 가질 수 있다. 게이트절연층(102)은 게이트구조(110)의 드레인측(S1)에서 소스측(S2)보다 더 두꺼울 수 있다. 게이트절연층(102)은 드레인측 게이트절연층(drain side-gate dielectric layer, 102D)과 소스측 게이트절연층(source side-gate dielectric layer, 102S)을 포함할 수 있다. 드레인측 게이트절연층(102D)은 게이트구조(110)의 드레인측(S1)에 형성될 수 있고, 소스측 게이트절연층(102S)은 게이트구조(110)의 소스측(S2)에 형성될 수 있다. 드레인측 게이트절연층(102D)과 소스측 게이트절연층(102S)은 서로 다른 두께일 수 있다. 드레인측 게이트절연층(102D)은 소스측 게이트절연층(102S)보다 두꺼운 두께일 수 있다. 이와 같이, 서로 다른 두께, 즉 가변적인 두께를 갖는 게이트절연층(102)은 '비대칭 게이트절연층(Asymmetric gate dielectric layer)'이라고 지칭될 수 있다.
게이트절연층(102)은 국부적으로(locally) 산화촉진종(102F)을 포함할 수 있다. 드레인측 게이트절연층(102D)은 산화촉진종(102F)을 포함할 수 있고, 소스측 게이트절연층(102S)은 산화촉진종(102F)을 포함하지 않을 수 있다.
드레인측 게이트절연층(102D)은 드레인영역(105)에 오버랩될 수 있다. 소스측 게이트절연층(102S)은 소스영역(104)에 오버랩될 수 있다.
게이트구조(110)의 드레인측(S1)은 드레인측 게이트절연층(102D)의 에지(edge)를 포함할 수 있다. 드레인측 게이트절연층(102D)의 에지는 드레인영역(105)의 일부에 오버랩될 수 있다. 게이트구조(110)의 소스측(S2)은 소스측 게이트절연층(102S)의 에지를 포함할 수 있다. 소스측 게이트절연층(102S)의 에지는 소스영역(104)의 일부에 오버랩될 수 있다.
게이트절연층(102)은 드레인측 게이트절연층(102D)과 소스측 게이트절연층(102S) 사이의 채널측 게이트절연층(channel side-gate dielectric layer, 102C)을 더 포함할 수 있다. 채널측 게이트절연층(102C)은 게이트구조(110)의 드레인측(S1)과 소스측(S2) 사이에 위치할 수 있다. 채널측 게이트절연층(102C)은 채널영역(106)에 오버랩될 수 있다. 채널측 게이트절연층(102C)은 드레인측 게이트절연층(102D)의 두께와 동일한 부분 및 소스측 게이트절연층(102S)의 두께와 동일한 부분을 모두 포함할 수 있다. 드레인측 게이트절연층(102D)의 두께는 채널측 게이트절연층(102C)으로부터 드레인측(S1)까지 균일한 두께일 수 있다. 소스측 게이트절연층(102S)의 두께는 소스측(S2)으로부터 채널측 게이트절연층(102C)까지 균일한 두께일 수 있다.
산화촉진종(102F)은 드레인측 게이트절연층(102D)에 위치할 수 있다. 산화촉진종(102F)의 농도는 드레인측 게이트절연층(102D) 내에서 균일한 농도를 가질 수 있다.
드레인측 게이트절연층(102D)과 소스측 게이트절연층(102S)은 동일한 폭을 가질 수 있다. 다른 실시예에서, 드레인측 게이트절연층(102D)은 소스측 게이트절연층(102S)보다 더 큰 폭일 수 있다. 다른 실시예에서, 드레인측 게이트절연층(102D)은 소스측 게이트절연층(102S)보다 더 작은 폭일 수 있다. 드레인측 게이트절연층(102D)은 적어도 얕은 드레인영역(105E)과 풀리 오버랩(Fully-overlap)되는 폭을 가질 수 있다.
상술한 바와 같이, 산화촉진종(102F)에 의해 게이트절연층(102)을 가변적인 두께의 비대칭 구조로 형성할 수 있다. 비대칭 구조의 게이트절연층(102)은 게이트구조(110)의 드레인측(S1)에서 두꺼운 두께를 갖는다. 이에 따라, 드레인영역(105)과 게이트전극(103) 사이의 수직 전계(Vertical electric field)를 완화시킴으로써 핫캐리어효과(hot carrier effect)를 감소시킬 수 있다.
도 1c 및 도 1d는 도 1a의 변형예에 따른 게이트구조의 확대도이다.
도 1c를 참조하면, 게이트절연층(102)은 드레인측 게이트절연층(102D)과 소스측 게이트절연층(102S)을 포함할 수 있다. 드레인측 게이트절연층(102D)은 산화촉진종(102F)을 포함할 수 있다. 드레인측 게이트절연층(102D)은 소스측 게이트절연층(102S)보다 두꺼울 수 있다. 따라서, 게이트절연층(102)은 게이트구조(110)의 드레인측(S1)에서 두꺼울 수 있다. 드레인측 게이트절연층(102D)은 드레인영역(105)에 오버랩되는 제2폭(W2)을 가질 수 있다. 제2폭(W2)은 도 1b의 제1폭(W1)보다 더 작을 수 있다. 드레인측 게이트절연층(102D)의 일측 에지(D1)는 드레인영역(105)에 오버랩될 수 있고, 드레인측 게이트절연층(102D)의 타측 에지(D2)는 채널영역(106)에 오버랩될 수 있다.
도 1d를 참조하면, 게이트절연층(102)은 드레인측 게이트절연층(102D)과 소스측 게이트절연층(102S)을 포함할 수 있다. 드레인측 게이트절연층(102D)은 산화촉진종(102F)을 포함할 수 있다. 드레인측 게이트절연층(102D)은 소스측 게이트절연층(102S)보다 두꺼울 수 있다. 따라서, 게이트절연층(102)은 게이트구조(110)의 드레인측(S1)에서 두꺼울 수 있다. 드레인측 게이트절연층(102D)은 드레인영역(105)에 오버랩되는 제3폭(W3)을 가질 수 있다. 제3폭(W3)은 도 1b의 제1폭(W1) 및 도 1c의 제2폭(W2)보다 더 작을 수 있다. 드레인측 게이트절연층(102D)의 일측 에지(D1)는 드레인영역(105)에 오버랩될 수 있고, 드레인측 게이트절연층(102D)의 타측 에지(D2)는 채널영역(106)에 오버랩될 수 있다.
도 2a 내지 도 2e는 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다. 도 2a 내지 도 2e는 도 1a의 반도체장치(100)를 제조하는 방법의 일 예이다.
도 2a에 도시된 바와 같이, 기판(11)을 준비한다. 기판(11)은 실리콘기판을 포함할 수 있다.
기판(11) 상에 초기 게이트절연층(12)이 형성될 수 있다. 초기 게이트절연층(12)은 실리콘산화물을 포함할 수 있다. 초기 게이트절연층(12)은 실리콘산화물에 한정되지 않을 수 있다. 초기 게이트절연층(12)은 실리콘질화물, 실리콘산화질화물, 고유전물질 또는 이들의 조합을 포함할 수 있다. 초기 게이트절연층(12)은 열산화(Thermal oxidation)에 의해 형성될 수 있다. 초기 게이트절연층(12)은 균일한 두께를 가질 수 있다. 초기 게이트절연층(12)은 '대칭형 게이트절연층'이라고 지칭할 수 있다. 트랜지스터의 성능 개선을 위해, 초기 게이트절연층(12)은 얇은 두께일 수 있다. 초기 게이트절연층(12)의 두께는 누설전류를 억제할 수 있는 얇은 두께일 수 있다.
초기 게이트절연층(12) 상에 게이트도전층(13)이 형성될 수 있다. 게이트도전층(13)은 주상결정립물질을 포함할 수 있다. 게이트도전층(13)은 복수의 주상결정립(columnar crystal grain, CG)을 포함할 수 있다. 복수의 주상결정립(CG)은 복수의 결정립계(grain boundary, GB)를 포함할 수 있고, 결정립계(GB)는 도펀트 및 산화촉진종의 확산경로(Diffusion path)가 될 수 있다. 복수의 주상결정립(CG) 및 결정립계(GB)는 초기 게이트절연층(12)의 상부 표면으로부터 수직하게 위치할 수 있다. 게이트도전층(13)은 주상결정립층이라고 지칭될 수 있다.
게이트도전층(13)은 실리콘함유물질을 포함할 수 있다. 게이트도전층(13)은 주상결정립 폴리실리콘(Columnar crystal grain poly silicon)을 포함할 수 있다. 게이트도전층(13)은 도프드 주상결정립 폴리실리콘을 포함할 수 있다. 게이트도전층(13)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 게이트도전층(13)은 보론 도프드(Boron-doped) 주상결정립 폴리실리콘 또는 아세닉 도프(Arsenic-doped) 주상결정립 폴리실리콘을 포함할 수 있다. 도프드 주상결정립 폴리실리콘을 형성하는 일예로서, 언도프드 주상결정립폴리실리콘을 증착한 후 불순물의 임플란트(Implantation)를 수행할 수 있다.
일부 실시예에서, 게이트도전층(13)의 상부 표면은 평탄화될 수 있다.
이와 같이, 초기 게이트절연층(12)과 게이트도전층(13)의 스택은 레이어드 구조(layered structure)라고 지칭할 수 있다. 레이어드 구조를 형성한 후에, 후속 도핑공정(15I)이 수행될 수 있다. 또한, 초기 게이트절연층(12)과 게이트도전층(13)의 스택은 예비 게이트구조(Pre-patterned gate structure, PPG)일 수 있다. 예비 게이트구조(PPG)는 게이트패터닝 이전의 구조를 일컫는다. 예비 게이트구조(PPG)은 드레인측(S1)과 소스측(S2)을 포함할 수 있다.
도 2b에 도시된 바와 같이, 게이트도전층(13) 상에 마스크층(14)이 형성될 수 있다. 마스크층(14)은 포토레지스트패턴을 포함할 수 있다. 마스크층(14)은 게이트도전층(13)의 일부분을 블록킹할 수 있다. 마스크층(14)은 게이트도전층(13)의 다른 부분을 노출시킬 수 있다.
예비 게이트구조(PPG)에 도핑공정(15I)이 수행될 수 있다. 도핑공정(15I)은 화학종(species)의 임플란트(implantation) 및 포스트어닐(Post anneal)을 순차적으로 수행할 수 있다. 도핑공정(15I)은 게이트도전층(13)의 노출된 부분(exposed portion)에 수행될 수 있다. 도핑공정(15I)에 의해 게이트도전층(13)의 노출된 부분에 화학종, 예컨대, 산화촉진종(Oxidation promotion species, 15)이 도핑될 수 있다. 산화촉진종(15)은 후속 재성장 프로세스(regrowth process) 동안에 초기 게이트절연층(12)을 선택적으로 빠르게 재산화(re-oxidation)시킬 수 있는 물질을 포함할 수 있다. 산화촉진종(15)은 불소(Fluorine, F)를 포함할 수 있다.
도핑공정(15I)은 마스크층(14)을 배리어로 하여 수행될 수 있다. 초기 게이트절연층(12)의 선택된 부분(selected portion)에 산화촉진종(15)이 도핑될 수 있다. 여기서, 초기 게이트절연층(12)의 선택된 부분(12A)은 산화촉진종(15)이 도핑되는 부분일 수 있고, 초기 게이트절연층(12)의 비선택된 부분(12B)은 산화촉진종(15)이 도핑되지 않는 부분일 수 있다. 초기 게이트절연층(12)의 선택된 부분(12A)은 드레인측(drain side)이라고 지칭할 수 있고, 초기 게이트절연층(12)의 비선택된 부분(12B)은 소스측(source side)이라고 지칭할 수 있다. 따라서, 예비 게이트 구조(PPG)는 초기 게이트절연층(12)과 게이트도전층(13)이 적층되고, 드레인측과 소스측을 포함할 수 있다.
산화촉진종(15)은 임플란트(implantation)에 의해 게이트도전층(13) 및 초기 게이트절연층(12)에 도핑될 수 있다. 임플란트는 버티컬 임플란트(Vertical implantantion)를 포함할 수 있다. 예컨대, 기판(11)의 표면에 대해 수직하게 도펀트를 임플란트할 수 있다. 임플란트 이후의 포스트 어닐(Post Anneal)에 의해 산화촉진종(15)은 초기 게이트절연층(12)의 선택된 부분(12A)과 게이트도전층(13)의 계면에 축적(pile-up)될 수 있다. 산화촉진종(15)은 초기 게이트절연층(12)의 선택된 부분(12A)에 축적될 수 있다. 게이트도전층(13)에 도핑된 산화촉진종(15)은 게이트도전층(13)의 결정립계(GB)를 따라 초기 게이트절연층(12)의 선택된 부분(12A)으로 확산될 수 있다.
위와 같이, 산화촉진종(15)의 도핑공정(15I)에 의해 예비 게이트구조(PPG)의 드레인측(S1)에 산화촉진종(15)이 축적될 수 있다. 예컨대, 초기 게이트절연층(12)의 선택된 부분(12A)에 산화촉진종(15)이 축적될 수 있다. 게이트도전층(13)이 주상결정립(CG) 및 결정립계(GB)를 포함하므로, 산화촉진종(15)을 빠르게 확산시킬 수 있다.
이하, 초기 게이트절연층(12)의 선택된 부분(12A)은 산화촉진종(15)이 도핑되므로, '도프드 초기 게이트절연층(12A)'이라고 약칭할 수 있다. 초기 게이트절연층(12)의 비선택된 부분(12B)은 산화촉진종(15)이 도핑되지 않으므로 '언도프드 초기 게이트절연층(12B)'이라고 약칭할 수 있다. 예를 들어, 산화촉진종(15)이 불소를 포함하는 경우, 도프드 초기 게이트절연층(12A)은 불소-도프드 초기 게이트절연층이 될 수 있다. 초기 게이트절연층(12)이 실리콘산화물을 포함하는 경우, 도프드 초기 게이트절연층(12A)은 불소-도프드 실리콘산화물(Fluorine-doped Silicon oxide)이 될 수 있다. 불소-도프드 실리콘산화물(Fluorine-doped Silicon oxide)은 불화 실리콘산화물(fluorinated silicon oxide)이라고도 일컫는다. 언도프드 초기 게이트절연층(12B)은 언도프드 실리콘산화물(Undoped silicon oxide)을 포함할 수 있다.
산화촉진종(15)은 도프드 초기 게이트절연층(12A)의 표면에 축적될 수 있다.
상술한 바와 같이, 게이트도전층(13) 형성 이후에 산화촉진종(15)의 도핑공정(15I)이 수행될 수 있다. 비교예로서, 게이트도전층(13) 형성 이전에, 산화촉진종(15)의 도핑공정(15I)이 초기 게이트절연층(12)에 직접 수행되는 경우, 초기 게이트절연층(12)이 손상되어 TDDB(Time dependent dielectric breakdown)가 열화될 수 있다.
아울러, 게이트도전층(13)이 주상결정립구조를 가지므로, 낮은 이온주입에너지로 산화촉진종(15)을 초기 게이트절연층(12)까지 확산시킬 수 있다. 게다가, 게이트도전층(13)이 주상결정립구조를 가지므로, 게이트도전층(13)의 두께를 감소시킬 수도 있다. 산화촉진종(15)이 게이트도전층(13)에도 도핑되므로, 도전성 불순물(예, 보론)의 외확산을 방지할 수 있다.
도 2c에 도시된 바와 같이, 마스크층(14)이 제거될 수 있다.
재성장 프로세스(re-growth process, 16)가 수행될 수 있다. 재성장 프로세스(16)는 산소분위기에서 수행될 수 있다. 재성장 프로세스(16)는 산화공정 또는 재산화공정이라고 지칭할 수 있다. 재성장 프로세스(16)에 의해 도프드 초기 게이트절연층(12A)과 언도프드 초기 게이트절연층(12B)이 재성장될 수 있다. 재성장프로세스(16)를 수행하는 동안, 산화촉진종(15)에 의해 도프드 초기 게이트절연층(12A)의 재산화가 더 두껍게 수행될 수 있다. 재성장 프로세스(16)에 의해 성장층(growth layer, G1, G2)이 형성될 수 있다. 제1성장층(G1)은 도프드 초기 게이트절연층(12A)으로부터 재성장된 물질(Regrowth material)일 수 있다. 제2성장층(G2)은 언도프드 초기 게이트절연층(12B)으로부터 재성장된 물질(Regrowth material)일 수 있다. 재성장 프로세스(16)는 마스크층(14)을 잔류시킨 상태에서 수행될 수도 있다. 도프드 초기 게이트절연층(12A)이 불소 도프드 실리콘산화물을 포함하는 경우, 재성장 프로세스(16) 동안에 불소에 의해 실리콘산화물이 빠르게 재성장될 수 있다.
위와 같은 재성장 프로세스(16)에 의해, 가변적인 두께를 갖는 예비 게이트절연층(pre-patterned gate dielectric layer, 12')이 형성될 수 있다. 예비 게이트절연층(12')은 두께가 서로 다른 게이트절연층(12D, 12S)을 포함할 수 있다. 예컨대, 얇은 게이트절연층(Thin gate dielectric, 12S)과 두꺼운 게이트절연층(Thick gate dielectric, 12D)이 형성될 수 있다. 두꺼운 게이트절연층(12D)은 제1성장층(G1)을 포함할 수 있고, 얇은 게이트절연층(12S)은 제2성장층(G2)을 포함할 수 있다. 두꺼운 게이트절연층(12D)은 도프드 초기 게이트절연층(도 2b의 12A)보다 더 두꺼울 수 있다. 얇은 게이트절연층(12S)은 언도프드 초기 게이트절연층(도 2b의 12B)보다 더 두꺼울 수 있다. 두꺼운 게이트절연층(12D)은 산화촉진종(15)을 포함할 수 있고, 얇은 게이트절연층(12S)은 산화촉진종(15)을 포함하지 않을 수 있다.
도프드 초기 게이트절연층(도 2b의 12A)은 산화촉진종(15)을 포함하지 않는 언도프드 초기 게이트절연층(도 b의 12B)보다 재성장 속도가 빠르다. 따라서, 도프드 초기 게이트절연층(12A)의 빠른 재성장에 의해 두꺼운 게이트절연층(12D)이 형성될 수 있고, 언도프드 초기 게이트절연층(12B)의 재성장에 의해 얇은 게이트절연층(12S)이 형성될 수 있다. 두꺼운 게이트절연층(12D)의 두께(T1)는 얇은 게이트절연층(12S)의 두께(T2)보다 클 수 있다. 제1성장층(G1)의 두께(T11)는 제2성장층(G2)의 두께(T21)보다 클 수 있다.
얇은 게이트절연층(12S)은 얇은 실리콘산화물일 수 있고, 두꺼운 게이트절연층(12D)은 두꺼운 실리콘산화물일 수 있다. 두꺼운 실리콘산화물은 산화촉진종을 함유할 수 있다.
도핑공정(15I) 및 재성장 프로세스(16)를 수행한 이후에 레이어드 구조(예비 게이트구조)의 식각에 의해 패턴화된 게이트구조(patterned gate structure, PG)를 형성할 수 있다.
도 2d에 도시된 바와 같이, 패턴화된 게이트구조(PG)가 형성될 수 있다. 패턴화된 게이트구조(PG)를 형성하기 위해, 게이트마스크(17)를 이용하여 게이트도전층(13) 및 예비 게이트절연층(12')이 식각될 수 있다.
먼저, 게이트전극(13G)이 형성될 수 있다. 게이트전극(13G)은 게이트도전층(13)의 식각에 의해 형성될 수 있다. 예를 들어, 게이트마스크(17)를 식각장벽으로 하여 게이트도전층(13)을 식각할 수 있다.
다음으로, 예비 게이트절연층(12')이 식각될 수 있다. 이에 따라, 게이트전극(13G) 아래에 가변적인 두께를 갖는 게이트절연층(12G)이 형성될 수 있다. 게이트절연층(12G)은 드레인측 게이트절연층(12GD)과 드레인측 게이트절연층(12GD)보다 얇은 소스측 게이트절연층(12GS)을 포함할 수 있다. 드레인측 게이트절연층(12GD)은 산화촉진종(15)을 포함할 수 있고, 소스측 게이트절연층(12GS)은 산화촉진종(15)을 포함하지 않을 수 있다. 드레인측 게이트절연층(12GD)은 두꺼운 게이트절연층(12D)의 식각에 의해 형성될 수 있다. 소스측 게이트절연층(12GS)은 얇은 게이트절연층(12S)의 식각에 의해 형성될 수 있다.
패턴화된 게이트구조(PG)는 게이트절연층(12G)과 게이트전극(13G)의 스택을 포함할 수 있다. 패턴화된 게이트구조(PG)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다.
도 2e에 도시된 바와 같이, 게이트마스크(17)을 제거한 후에, 소스영역(18S) 및 드레인영역(18D)이 형성될 수 있다. 소스영역(18S) 및 드레인영역(18D)은 도전성 불순물의 도핑공정에 의해 형성될 수 있다. 도전성 불순물은 보론, 아세닉, 포스포러스 또는 이들의 조합을 포함할 수 있다. 도전성 불순물은 N형 불순물을 포함할 수 있다. 소스영역(18S)은 깊은 소스영역(SA) 및 얕은 소스영역(SB)을 포함할 수 있다. 드레인영역(18D)은 깊은 드레인영역(DA) 및 얕은 드레인영역(DB)을 포함할 수 있다. 얕은 소스영역(SB), 깊은 소스영역(SA), 얕은 드레인영역(DB) 및 깊은 드레인영역(DA)은 동일 도펀트를 포함할 수 있다. 소스영역(18S) 및 드레인영역(18D)은 NFET의 일부일 수 있다. 소스영역(18S) 및 드레인영역(18D)은 N형 불순물을 포함할 수 있다. 얕은 소스영역(SB)은 깊은 소스영역(SA)보다 낮은 도펀트 농도를 가질 수 있고, 얕은 드레인영역(DB)은 깊은 드레인영역(DA)보다 낮은 도펀트 농도를 가질 수 있다.
얕은 소스영역(SB)과 얕은 드레인영역(DB) 사이에 채널영역(19)이 정의될 수 있다. 채널영역(19)은 실리콘채널 또는 실리콘저마늄채널을 포함할 수 있다.
채널영역(19)은 채널불순물을 포함할 수 있고, 채널불순물은 초기 게이트절연층(12)을 형성하기 이전에 기판(11)에 채널도핑(Channel doping)에 의해 도핑될 수 있다. 얕은 소스영역(SB)과 얕은 드레인영역(DB)에 의해 채널영역(19)의 폭이 정의될 수 있다.
패턴화된 게이트구조(PG)는 게이트절연층(12G)과 게이트전극(13G)의 스택일 수 있다. 패턴화된 게이트구조(PG)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다. 산화촉진종(15)에 의해 게이트절연층(12G)을 가변적인 두께의 비대칭 구조로 형성할 수 있다. 비대칭 구조의 게이트절연층(12G)은 패턴화된 게이트구조(PG)의 드레인측(S1)에서 두꺼운 두께를 갖는다.
상술한 바와 같이, 가변적인 두께를 갖는 게이트절연층(12G)을 형성하므로써, 수직전계를 완화시킬 수 있다. 아울러, 얕은 소스영역(18SE) 및 얕은 드레인영역(18DE)을 형성하므로써, 수평전계를 완화시킬 수 있다.
도 3a 내지 도 3d는 반도체장치를 제조하는 방법의 다른 예를 설명하기 위한 도면이다. 도 3a 내지 도 3d는 도 1a의 반도체장치(100)를 제조하는 방법의 다른 예이다. 도 3a 내지 도 3d에 도시된 제조 방법은 도 2a 내지 도 2e에 도시된 제조 방법과 일부 유사할 수 있다.
도 2a 및 도 3a에 도시된 바와 같이, 기판(11) 상에 초기 게이트절연층(12)이 형성될 수 있다. 초기 게이트절연층(12)은 실리콘산화물을 포함할 수 있다. 초기 게이트절연층(12)은 실리콘산화물에 한정되지 않을 수 있다. 초기 게이트절연층(12)은 실리콘질화물, 실리콘산화질화물, 고유전물질 또는 이들의 조합을 포함할 수 있다. 초기 게이트절연층(12)은 열산화(Thermal oxidation)에 의해 형성될 수 있다.
초기 게이트절연층(12) 상에 게이트도전층(13)이 형성될 수 있다. 게이트도전층(13)은 복수의 주상결정립(CG, 도시 생략) 및 결정립계(GB, 도시 생략)를 포함할 수 있다(도 2a 참조).
이와 같이, 초기 게이트절연층(12)과 게이트도전층(13)을 포함하는 레이어드 구조의 예비 게이트구조(PPG)를 형성한 후에, 예비 게이트구조(PPG)의 식각에 의해 패턴화된 게이트구조(PP)를 형성할 수 있다.
도 3b에 도시된 바와 같이, 패턴화된 게이트구조(PG)를 형성하기 위한 게이트패터닝 공정이 수행될 수 있다. 게이트패터닝 공정에 의해, 게이트전극(13G)과 게이트절연층(12G')이 형성될 수 있다. 게이트전극(13G)을 형성하기 위해, 미도시된 게이트마스크(도 2d의 17)를 식각장벽으로 하여 게이트도전층(13)을 식각할 수 있다. 계속해서, 게이트절연층(12G')을 형성하기 위해, 게이트전극(13G) 아래의 초기 게이트절연층(12)을 식각할 수 있다.
위와 같이, 본 실시예는 산화촉진종의 도핑공정 이전에 게이트 패터닝 공정을 미리 수행할 수 있다.
패턴화된 게이트 구조(PG)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다.
도 3c에 도시된 바와 같이, 게이트전극(13G) 상에 마스크층(14M)이 형성될 수 있다. 마스크층(14M)은 포토레지스트패턴을 포함할 수 있다. 마스크층(14M)은 게이트전극(13G)의 일부분을 덮을 수 있다. 마스크층(14M)은 게이트전극(13G)의 다른 부분을 노출시킬 수 있다. 마스크층(14M)은 패턴화된 게이트구조(PG)의 소스측(S2)을 블록킹할 수 있다.
패턴화된 게이트구조(PG)의 드레인측(S1)에 도핑공정(15I')이 수행될 수 있다. 도핑공정(15I')은 임플란트 및 포스트어닐을 순차적으로 수행할 수 있다. 도핑공정(15I')은 마스크층(14M)을 배리어로 하여 수행될 수 있다. 도핑공정(15I')에 의해 게이트절연층(12G')의 선택된 부분에 산화촉진종(15)이 도핑될 수 있다. 산화촉진종(15)은 게이트절연층(12G')의 표면에 축적될 수 있다. 도핑공정(15I')은 도 2b의 도핑공정(15I)과 동일하게 수행될 수 있다. 산화촉진종(15)은 불소를 포함할 수 있다.
도 3d에 도시된 바와 같이, 마스크층(14M)이 제거될 수 있다.
재성장 프로세스(16)가 수행될 수 있다. 재성장 프로세스(16)는 산소분위기에서 수행될 수 있다. 재성장프로세스(16)에 의해 게이트절연층(12G')이 재성장될 수 있다. 재성장프로세스(16)을 수행하는 동안, 산화촉진종(15)이 도핑된 부분의 재산화가 더 두껍게 수행될 수 있다. 재성장 프로세스(16)에 의해 가변적인 두께를 갖는 게이트절연층(12G")이 형성될 수 있다. 게이트절연층(12G")은 드레인측 게이트절연층(12GD)과 드레인측 게이트절연층(12GD)보다 얇은 소스측 게이트절연층(12GS)을 포함할 수 있다. 드레인측 게이트절연층(12GD)은 산화촉진종(15)을 포함할 수 있고, 소스측 게이트절연층(12GS)은 산화촉진종(15)을 포함하지 않을 수 있다.
게이트절연층(12G")은 도 2e의 게이트절연층(12G)과 동일하게 가변적인 두께를 가질 수 있다.
재성장프로세스(16)는 마스크층(14M)을 잔류시킨 상태에서 수행될 수도 있다.
후속하여, 도 2e에 도시된 바와 같이, 소스영역(18S), 드레인영역(18D) 및 채널영역(19)이 형성될 수 있다.
도 4는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다. 도 4의 반도체장치(200)는 게이트구조(120)를 포함할 수 있다. 반도체장치(200)의 일부 구성요소는 게이트절연층(121)을 제외하고 도 1의 반도체장치(100)와 동일할 수 있다.
도 4를 참조하면, 반도체장치(200)는 기판(101), 기판(101) 상의 게이트전극(103), 기판(101)과 게이트전극(103) 사이의 게이트절연층(121)을 포함할 수 있다. 반도체장치(200)는 기판(101) 내에 형성된 소스영역(104)과 드레인영역(105)을 더 포함할 수 있다.
게이트구조(120)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다. 게이트구조(120)의 드레인측(S1)과 소스측(S2)은 게이트구조(120)의 양 측벽을 지칭할 수 있다. 게이트구조(120)의 드레인측(S1)은 드레인영역(105)에 오버랩되는 부분을 지칭할 수 있고, 게이트구조(120)의 소스측(S2)은 소스영역(104)에 오버랩되는 부분을 지칭할 수 있다.
채널영역(106)은 게이트구조(120)의 드레인측(S1)과 소스측(S2) 사이의 기판(101) 내에 형성될 수 있다. 채널영역(106)은 게이트구조(120)와 오버랩될 수 있다.
게이트절연층(121)은 가변적인 두께를 가질 수 있다. 게이트절연층(121)은 게이트구조(120)의 드레인측(S1)에서 소스측(S2)보다 더 두꺼울 수 있다. 게이트절연층(121)은 드레인측 게이트절연층(121D)과 소스측 게이트절연층(121S)을 포함할 수 있다. 드레인측 게이트절연층(121D)은 게이트구조(120)의 드레인측(S1)에 형성될 수 있고, 소스측 게이트절연층(121S)은 게이트구조(120)의 소스측(S2)에 형성될 수 있다. 드레인측 게이트절연층(121D)과 소스측 게이트절연층(121S)은 서로 다른 두께일 수 있다. 드레인측 게이트절연층(121D)은 소스측 게이트절연층(121S)보다 두꺼운 두께일 수 있다. 이와 같이, 서로 다른 두께, 즉 가변적인 두께를 갖는 게이트절연층(121)은 '비대칭 게이트절연층'이라고 지칭될 수 있다.
게이트절연층(121)은 국부적으로 산화촉진종(102F)을 포함할 수 있다. 드레인측 게이트절연층(121D)은 산화촉진종(121F)을 포함할 수 있고, 소스측 게이트절연층(121S)은 산화촉진종(121F)을 포함하지 않을 수 있다.
드레인측 게이트절연층(121D)은 드레인영역(105)에 오버랩될 수 있다. 소스측 게이트절연층(121S)은 소스영역(104)에 오버랩될 수 있다.
게이트구조(120)의 드레인측(S1)은 드레인측 게이트절연층(121D)의 에지를 포함할 수 있다. 드레인측 게이트절연층(121D)의 에지는 드레인영역(105)의 일부에 오버랩될 수 있다. 게이트구조(120)의 소스측(S2)은 소스측 게이트절연층(121S)의 에지를 포함할 수 있다. 소스측 게이트절연층(121S)의 에지는 소스영역(104)의 일부에 오버랩될 수 있다.
게이트절연층(121)은 드레인측 게이트절연층(121D)와 소스측 게이트절연층(121S) 사이의 채널측 게이트절연층(121C)을 더 포함할 수 있다. 채널측 게이트절연층(121C)은 게이트구조(120)의 드레인측(S1)과 소스측(S2) 사이에 위치할 수 있다. 채널측 게이트절연층(121C)은 채널영역(106)에 오버랩될 수 있다.
게이트절연층(121)은 소스측(S2)으로부터 드레인측(S1)까지 연속적 및 점진적으로 증가되는 두께를 가질 수 있다. 소스측 게이트절연층(121S)의 두께는 소스측(S2)으로부터 채널측 게이트절연층(121C)까지 점진적으로 증가되는 두께일 수 있다. 드레인측 게이트절연층(121D)의 두께는 채널측 게이트절연층(121C)으로부터 드레인측(S1)까지 점진적으로 증가되는 두께일 수 있다. 소스측 게이트절연층(121S)과 드레인측 게이트절연층(121D) 사이에 소스측(S2)으로부터 드레인측(S1)으로 점진적으로 증가되는 두께 변화를 가질 수 있다. 이와 같이, 게이트절연층(121)의 두께는 소스측(S2)으로부터 드레인측(S1)으로 증가된 기울기를 가질 수 있다.
산화촉진종(121F)의 농도는 채널측 게이트절연층(121C)으로부터 드레인측(S1)까지 점진적으로 증가될 수 있다. 드레인측 게이트절연층(121D) 내에서 산화촉진종(121F)의 농도가 구배(Gradient)를 가질 수 있다. 예컨대, 산화촉진종(121F)의 농도는 채널측 게이트절연층(121C)에서 가장 낮고, 드레인측(S1)에서 가장 높을 수 있다. 드레인측 게이트절연층(121D)의 점진적인 두께 변화는 산화촉진종(121F)의 농도에 비례할 수 있다.
상술한 바와 같이, 산화촉진종(121F)에 의해 게이트절연층(121)을 가변적인 두께의 비대칭 구조로 형성할 수 있다. 비대칭 구조의 게이트절연층(121)은 게이트구조(120)의 드레인측(S1)에서 두꺼운 두께를 갖는다. 이에 따라, 드레인영역(105)과 게이트전극(103) 사이의 수직 전계를 완화시킴으로써 핫캐리어효과를 감소시킬 수 있다.
도 5a 내지 도 5d는 반도체장치를 제조하는 방법의 다른 예를 설명하기 위한 도면이다. 도 5a 내지 도 5d는 도 4의 반도체장치(200)를 제조하는 방법의 일 예이다.
먼저, 도 5a에 도시된 바와 같이, 기판(11) 상에 초기 게이트절연층(12)이 형성될 수 있다. 초기 게이트절연층(12)은 실리콘산화물을 포함할 수 있다. 초기 게이트절연층(12)은 실리콘산화물에 한정되지 않을 수 있다. 초기 게이트절연층(12)은 실리콘질화물, 실리콘산화질화물, 고유전물질 또는 이들의 조합을 포함할 수 있다. 초기 게이트절연층(12)은 열산화에 의해 형성될 수 있다.
초기 게이트절연층(12) 상에 게이트도전층(13)이 형성될 수 있다. 게이트도전층(13)은 복수의 주상결정립(CG) 및 결정립계(GB)를 포함할 수 있다.
다음으로, 게이트도전층(13) 상에 마스크층(14)이 형성될 수 있다. 마스크층(14)은 포토레지스트패턴을 포함할 수 있다. 마스크층(14)은 게이트도전층(13)의 일부분을 덮을 수 있다. 마스크층(14)은 게이트도전층(13)의 다른 부분을 노출시킬 수 있다.
도핑공정(15T)이 수행될 수 있다. 도핑공정(15T)은 틸트임플란트 및 포스트어닐을 순차적으로 수행할 수 있다. 도핑공정(15T)은 게이트도전층(13)의 노출된 부분에 수행될 수 있다. 도핑공정(15T)에 의해 게이트도전층(13)의 노출된 부분에 산화촉진종(15)이 도핑될 수 있다. 산화촉진종(15)은 불소(F)를 포함할 수 있다.
도핑공정(15T)은 마스크층(14)을 배리어로 하여 수행될 수 있다. 초기 게이트절연층(12)의 선택된 부분(12A)에 산화촉진종(15)이 도핑될 수 있다. 여기서, 초기 게이트절연층(12)의 선택된 부분(12A)은 산화촉진종(15)이 도핑되는 부분을 지칭할 수 있고, 초기 게이트절연층(12)의 비선택된 부분(12B)은 산화촉진종(15)이 도핑되지 않는 부분을 지칭할 수 있다. 산화촉진종(15)은 틸트임플란트(Tilt implantation)에 의해 게이트도전층(13) 및 초기 게이트절연층(12)에 도핑될 수 있다. 틸트임플란트 이후의 포스트 어닐에 의해 산화촉진종(15)은 초기 게이트절연층(12)의 선택된 부분(12A)과 게이트도전층(13)의 계면에 축적(pile-up)될 수 있다. 산화촉진종(15)은 초기 게이트절연층(12)의 선택된 부분(12A)에 축적될 수 있다. 게이트도전층(13)에 도핑된 산화촉진종(15)은 게이트도전층(13)의 결정립계(GB)를 따라 초기 게이트절연층(12)의 선택된 부분(12A)으로 확산될 수 있다.
위와 같이, 산화촉진종(15)의 도핑공정(15T)에 의해 초기 게이트절연층(12)의 선택된 부분(12A)에 산화촉진종(15)이 축적될 수 있다. 게이트도전층(13)이 주상결정립(CG) 및 결정립계(GB)를 포함하므로, 산화촉진종(15)을 빠르게 확산시킬 수 있다.
이하, 초기 게이트절연층(12)의 선택된 부분(12A)은 산화촉진종(15)이 도핑되므로, '도프드 초기 게이트절연층(12A)'이라고 약칭할 수 있다. 초기 게이트절연층(12)의 비선택된 부분(12B)은 산화촉진종(15)이 도핑되지 않으므로 '언도프드 초기 게이트절연층(12B)'이라고 약칭할 수 있다. 예를 들어, 산화촉진종(15)이 불소를 포함하는 경우, 도프드 초기 게이트절연층(12A)은 불소-도프드 초기 게이트절연층이 될 수 있다. 초기 게이트절연층(12)이 실리콘산화물을 포함하는 경우, 도프드 초기 게이트절연층(12A)은 불소-도프드 실리콘산화물(Fluorine-doped Silicon oxide)이 될 수 있다. 불소-도프드 실리콘산화물(Fluorine-doped Silicon oxide)은 불화 실리콘산화물(fluorinated silicon oxide)이라고도 일컫는다. 언도프드 초기 게이트절연층(12B)은 언도프드 실리콘산화물(Undoped silicon oxide)을 포함할 수 있다.
산화촉진종(15)은 도프드 초기 게이트절연층(12A)의 표면에 축적될 수 있다.
초기 게이트절연층(12)의 선택된 부분(12A)에 도핑된 산화촉진종(15)은 등급화(15G)될 수 있다. 예를 들어, 초기 게이트절연층(12)의 선택된 부분(12A)과 비선택된 부분(12B)의 경계지역(12E)으로부터 멀어질수록 산화촉진종(15)의 농도가 증가될 수 있다. 산화촉진종(15)은 초기 게이트절연층(12)의 선택된 부분(12A)의 에지에서 가장 높은 농도를 가질 수 있다. 이와 같은 산화촉진종(15)의 등급화(15G)는 틸트임플란트에 의해 얻어질 수 있다.
도 5b에 도시된 바와 같이, 마스크층(14)이 제거될 수 있다.
예비 게이트구조(PPG)가 재성장프로세스(16)에 노출될 수 있다. 재성장프로세스(16)는 산소분위기에서 수행될 수 있다. 재성장프로세스(16)에 의해 초기 게이트절연층(12)이 재성장될 수 있다. 재성장프로세스(16)를 수행하는 동안, 산화촉진종(15)에 의해 도프드 초기 게이트절연층(12A)의 재산화가 더 두껍게 수행될 수 있다.
위와 같은 재성장프로세스(16)에 의해, 예비 게이트절연층(12")이 형성될 수 있다. 예비 게이트절연층(12")은 드레인측면(S31)과 소스측면(S32)을 포함할 수 있다. 드레인측면(S31)의 두께는 소스측면(S32)의 두께보다 더 클 수 있다. 예비 게이트절연층(12")의 두께는 소스측면(S32)으로부터 드레인측면(S31)까지 연속적으로(continuously) 증가될 수 있다. 예비 비대칭 게이트절연층(12")의 두께는 소스측면(S32)으로부터 드레인측면(S31)까지 점진적으로(gradually) 증가될 수 있다.
도 5c에 도시된 바와 같이, 패턴화된 게이트구조(PG)가 형성될 수 있다.
먼저, 게이트전극(13G)이 형성될 수 있다. 게이트전극(13G)은 게이트도전층(13)의 식각에 의해 형성될 수 있다. 예를 들어, 게이트마스크층(도시 생략)을 식각장벽으로 하여 게이트도전층(13)을 식각할 수 있다.
다음으로, 예비 게이트절연층(12")이 식각될 수 있다. 이에 따라, 게이트전극(13G) 아래에 게이트절연층(12G')이 형성될 수 있다.
패턴화된 게이트구조(PG)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다.
게이트절연층(12G')은 가변적인 두께를 가질 수 있다. 게이트절연층(12G')은 드레인측면(S41)과 소스측면(S42)을 포함할 수 있다. 드레인측면(S41)의 두께는 소스측면(S42)의 두께보다 더 클 수 있다. 게이트절연층(12G')의 두께는 소스측면(S42)으로부터 드레인측면(S41)까지 연속적으로 증가될 수 있다. 게이트절연층(12G')의 두께는 소스측면(S42)으로부터 드레인측면(S41)까지 점진적으로 증가될 수 있다.
도 5d에 도시된 바와 같이, 소스영역(18S), 드레인영역(18D) 및 채널영역(19)이 형성될 수 있다.
패턴화된 게이트구조(PG)는 게이트절연층(12G')과 게이트전극(13G)의 스택일 수 있다. 패턴화된 게이트구조(PG)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다. 산화촉진종(15)에 의해 게이트절연층(12G')을 가변적인 두께의 비대칭 구조로 형성할 수 있다. 비대칭 구조의 게이트절연층(12G')은 패턴화된 게이트구조(PG)의 드레인측(S1)에서 두꺼운 두께를 갖는다.
게이트절연층(12G')은 드레인측면(S41)과 소스측면(S42)을 포함할 수 있다. 드레인측면(S41)은 드레인영역(18D) 상부에 위치할 수 있고, 소스측면(S42)은 소스영역(18S) 상부에 위치할 수 있다. 드레인측면(S41)과 드레인영역(18D)이 오버랩될 수 있고, 소스측면(S42)과 소스영역(18S)이 오버랩될 수 있다. 드레인측면(S41)의 두께는 소스측면(S42)의 두께보다 더 클 수 있다. 게이트절연층(12G')의 두께는 소스측면(S42)으로부터 드레인측면(S41)까지 연속적으로(continuously) 및 점진적으로 증가될 수 있다.
도 6a 내지 도 6c는 반도체장치를 제조하는 방법의 다른 예를 설명하기 위한 도면이다. 도 6a 내지 도 6c는 도 4의 반도체장치(200)를 제조하는 방법의 다른 예이다.
먼저, 도 5a에 도시된 바와 같이, 기판(11) 상에 초기 게이트절연층(12) 및 게이트도전층(13)을 순차적으로 형성한다. 게이트도전층(13)은 복수의 주상결정립 및 결정립계를 포함할 수 있다.
다음으로, 도 6a에 도시된 바와 같이, 패턴화된 게이트구조(PG)를 형성하기 위해 게이트패터닝 공정이 수행될 수 있다. 게이트패터닝 공정에 의해, 게이트전극(13G)과 게이트절연층(12G)이 형성될 수 있다. 게이트전극(13G)을 형성하기 위해, 미도시된 게이트마스크를 식각장벽으로 하여 게이트도전층(13)을 식각할 수 있다. 계속해서, 게이트절연층(12G)을 형성하기 위해, 게이트전극(13G) 아래의 초기 게이트절연층(12)을 식각할 수 있다.
위와 같이, 본 실시예는 산화촉진종의 도핑공정 이전에 패턴화된 게이트구조(PG)를 형성하기 위한 게이트 패터닝 공정을 미리 수행할 수 있다.
패턴화된 게이트구조(PG)는 게이트절연층(12G)과 게이트전극(13G)의 스택일 수 있다. 패턴화된 게이트구조는 드레인측(S1)과 소스측(S2)을 포함할 수 있다.
도 6b에 도시된 바와 같이, 게이트전극(13G) 상에 마스크층(14M)이 형성될 수 있다. 마스크층(14M)은 포토레지스트패턴을 포함할 수 있다. 마스크층(14M)은 게이트전극(13G)의 일부분을 덮을 수 있다. 마스크층(14M)은 게이트전극(13G)의 다른 부분을 노출시킬 수 있다.
도핑공정(15T')은 틸트임플란트 및 포스트어닐을 순차적으로 수행할 수 있다. 도핑공정(15T')은 마스크층(14M)을 배리어로 하여 수행될 수 있다. 도핑공정(15T')에 의해 게이트절연층(12G)의 선택된 부분에 산화촉진종(15)이 도핑될 수 있다. 산화촉진종(15)은 게이트절연층(12G)의 표면에 축적될 수 있다. 도핑공정(15T')은 도 5a의 도핑공정(15T)과 동일하게 수행될 수 있다. 산화촉진종(15)은 불소를 포함할 수 있다.
위와 같이, 도핑공정(15T')은 패턴화된 게이트구조(PG)의 드레인측(S1)에 선택적으로 수행될 수 있다.
도 6c에 도시된 바와 같이, 마스크층(14M)이 제거될 수 있다.
산화촉진종(15)이 도핑된 패턴화된 게이트구조(PG)는 재성장프로세스(16)에 노출될 수 있다. 재성장프로세스(16)는 산소분위기에서 수행될 수 있다. 재성장프로세스(16)에 의해 게이트절연층(12G)이 재성장될 수 있다. 재성장프로세스(16)을 수행하는 동안, 산화촉진종(15)이 도핑된 부분의 재산화가 더 두껍게 수행될 수 있다. 재성장프로세스(16)에 의해 게이트절연층(12G")이 형성될 수 있다.
위와 같은 재성장프로세스(16)에 의해, 게이트절연층(12")이 형성될 수 있다. 게이트절연층(12")은 드레인측면(S41)과 소스측면(S42)을 포함할 수 있다. 드레인측면(S41)의 두께는 소스측면(S42)의 두께보다 더 클 수 있다. 게이트절연층(12")의 두께는 소스측면(S42)으로부터 드레인측면(S41)까지 연속적으로 및 점진적으로 증가될 수 있다.
후속하여, 도 5d에 도시된 바와 같이, 소스영역(18S) 및 드레인영역(18D)이 형성될 수 있다. 소스영역(18S)과 드레인영역(18D) 사이에 채널영역(19)이 정의될 수 있다.
도 7은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 7의 반도체장치(210)는 게이트구조(130)를 포함할 수 있다. 반도체장치(210)의 일부 구성요소는 게이트절연층(131)을 제외하고 도 1a의 반도체장치(100)와 동일할 수 있다.
도 7을 참조하면, 반도체장치(210)는 기판(101), 기판(101) 상의 게이트전극(103), 기판(101)과 게이트전극(103) 사이의 게이트절연층(131)을 포함할 수 있다. 반도체장치(210)는 기판(101) 내에 형성된 소스영역(104)과 드레인영역(105)을 더 포함할 수 있다. 반도체장치(210)는 소스영역(104)과 드레인영역(105) 사이의 채널영역(106)을 더 포함할 수 있다.
게이트구조(130)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다. 게이트구조(130)의 드레인측(S1)과 소스측(S2)은 게이트구조(130)의 양 측벽을 지칭할 수 있다. 게이트구조(130)의 드레인측(S1)은 드레인영역(105)에 오버랩되는 부분을 지칭할 수 있고, 게이트구조(130)의 소스측(S2)은 소스영역(104)에 오버랩되는 부분을 지칭할 수 있다.
채널영역(106)은 게이트구조(130)의 드레인측(S1)과 소스측(S2) 사이의 기판(101) 내에 형성될 수 있다. 채널영역(106)은 게이트구조(130)와 오버랩될 수 있다.
게이트절연층(131)은 가변적인 두께를 가질 수 있다. 게이트절연층(131)은 게이트구조(130)의 드레인측(S1)에서 소스측(S2)보다 더 두꺼울 수 있다. 게이트절연층(131)은 드레인측 게이트절연층(131D), 소스측 게이트절연층(131S), 드레인측 게이트절연층(131D)과 소스측 게이트절연층(131S) 사이의 채널측 게이트절연층(131M)을 포함할 수 있다. 드레인측 게이트절연층(131D)은 게이트구조(130)의 드레인측(S1)에 형성될 수 있고, 소스측 게이트절연층(131S)은 게이트구조(130)의 소스측(S2)에 형성될 수 있다. 드레인측 게이트절연층(131D)과 소스측 게이트절연층(131S)은 동일 두께일 수 있다. 드레인측 게이트절연층(131D)과 소스측 게이트절연층(131S)은 채널측 게이트절연층(131M)보다 두꺼운 두께일 수 있다.
게이트절연층(131)은 국부적으로 산화촉진종(131F)을 포함할 수 있다. 드레인측 게이트절연층(131D) 및 소스측 게이트절연층(131S)은 산화촉진종(131F)을 포함할 수 있고, 채널측 게이트절연층(131M)은 산화촉진종(121F)을 포함하지 않을 수 있다.
드레인측 게이트절연층(131D)은 드레인영역(105)에 오버랩될 수 있다. 소스측 게이트절연층(131S)은 소스영역(104)에 오버랩될 수 있다.
게이트구조(130)의 드레인측(S1)은 드레인측 게이트절연층(131D)의 에지를 포함할 수 있다. 드레인측 게이트절연층(131D)의 에지는 드레인영역(105)의 일부에 오버랩될 수 있다. 게이트구조(130)의 소스측(S2)은 소스측 게이트절연층(131S)의 에지를 포함할 수 있다. 소스측 게이트절연층(131S)의 에지는 소스영역(104)의 일부에 오버랩될 수 있다.
채널측 게이트절연층(131M)은 게이트구조(130)의 드레인측(S1)과 소스측(S2) 사이에 위치할 수 있다. 채널측 게이트절연층(131M)은 채널영역(106)에 오버랩될 수 있다.
드레인측 게이트절연층(131D)과 소스측 게이트절연층(131S) 내에서 산화촉진종(131F)의 농도가 균일할 수 있다.
드레인측 게이트절연층(131D), 소스측 게이트절연층(131S) 및 채널측 게이트절연층(131M)은 동일한 폭을 가질 수 있다. 다른 실시예에서, 드레인측 게이트절연층(131D)과 소스측 게이트절연층(131S)은 채널측 게이트절연층(131M)보다 더 큰 폭일 수 있다. 다른 실시예에서, 드레인측 게이트절연층(131D)과 소스측 게이트절연층(131S)은 채널측 게이트절연층(131M)보다 더 작은 폭일 수 있다.
상술한 바와 같이, 산화촉진종(131F)에 의해 게이트절연층(131)을 가변적인 두께로 형성할 수 있다. 가변적인 두께 구조의 게이트절연층(131)은 게이트구조(130)의 드레인측(S1)에서 두꺼운 두께를 갖는다. 이에 따라, 드레인영역(105)과 게이트전극(103) 사이의 수직 전계를 완화시킴으로써 핫캐리어효과를 감소시킬 수 있다.
아울러, 본 실시예는 게이트구조(130)의 드레인측(S1)과 소스측(S2)에서 게이트절연층(131)을 두껍게 형성하여, 게이트유도드레인누설 스트레스(GIDL stress) 및 오프누설 스트레스(off stress)를 억제할 수 있다.
도 8a 내지 도 8d는 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다. 도 8a 내지 도 8d는 도 7의 반도체장치(210)를 제조하는 방법의 일 예이다.
도 8a에 도시된 바와 같이, 기판(11) 상에 초기 게이트절연층(12)이 형성될 수 있다. 초기 게이트절연층(12)은 실리콘산화물을 포함할 수 있다. 초기 게이트절연층(12)은 실리콘산화물에 한정되지 않을 수 있다. 초기 게이트절연층(12)은 실리콘질화물, 실리콘산화질화물, 고유전물질 또는 이들의 조합을 포함할 수 있다. 초기 게이트절연층(12)은 열산화(Thermal oxidation)에 의해 형성될 수 있다.
초기 게이트절연층(12) 상에 게이트도전층(13)이 형성될 수 있다. 게이트도전층(13)은 복수의 주상결정립(CG, 도시 생략) 및 결정립계(GB, 도시 생략)를 포함할 수 있다(도 2a 참조).
다음으로, 게이트도전층(13) 상에 마스크층(14)이 형성될 수 있다. 마스크층(14)은 포토레지스트패턴을 포함할 수 있다. 마스크층(14)은 게이트도전층(13)의 일부분을 덮을 수 있다. 마스크층(14)은 게이트도전층(13)의 다른 부분을 노출시킬 수 있다. 마스크층(14)은 채널측을 블록킹할 수 있다.
도핑공정(15I")이 수행될 수 있다. 도핑공정(15I")은 임플란트 및 포스트어닐을 순차적으로 수행할 수 있다. 도핑공정(15I")은 게이트도전층(13)의 노출된 부분에 수행될 수 있다. 도핑공정(15I")에 의해 게이트도전층(13)의 노출된 부분에 산화촉진종(15')이 도핑될 수 있다. 산화촉진종(15')은 후속 재성장프로세스시 초기 게이트절연층(12)을 선택적으로 빠르게 재산화시킬 수 있는 물질을 포함할 수 있다. 산화촉진종(15')은 불소(F)를 포함할 수 있다.
도핑공정(15I")은 마스크층(14)을 배리어로 하여 수행될 수 있다. 초기 게이트절연층(12)의 선택된 부분에 산화촉진종(15')이 도핑될 수 있다. 여기서, 초기 게이트절연층(12)의 선택된 부분(12A, 12B)은 산화촉진종(15')이 도핑되는 부분을 지칭할 수 있고, 초기 게이트절연층(12)의 비선택된 부분(12C)은 산화촉진종(15')이 도핑되지 않는 부분을 지칭할 수 있다. 산화촉진종(15')은 임플란트에 의해 게이트도전층(13) 및 초기 게이트절연층(12)에 도핑될 수 있다. 임플란트 이후의 포스트 어닐(Post Anneal)에 의해 산화촉진종(15')은 초기 게이트절연층(12)의 선택된 부분(12A, 12B)과 게이트도전층(13)의 계면에 축적(pile-up)될 수 있다. 산화촉진종(15')은 초기 게이트절연층(12)의 선택된 부분(12A, 12B)에 축적될 수 있다. 게이트도전층(13)에 도핑된 산화촉진종(15')은 게이트도전층(13)의 결정립계(GB)를 따라 초기 게이트절연층(12)의 선택된 부분(12A, 12B)으로 확산될 수 있다.
위와 같이, 산화촉진종(15')의 도핑공정(15I")에 의해 초기 게이트절연층(12)의 선택된 부분(12A, 12B)에 산화촉진종(15')이 축적될 수 있다. 게이트도전층(13)이 주상결정립(CG) 및 결정립계(GB)를 포함하므로, 산화촉진종(15')을 빠르게 확산시킬 수 있다.
이하, 초기 게이트절연층(12)의 선택된 부분(12A, 12B)은 산화촉진종(15')이 도핑되므로, '도프드 초기 게이트절연층(12A, 12B)'이라고 약칭할 수 있다. 초기 게이트절연층(12)의 비선택된 부분(12C)은 산화촉진종(15')이 도핑되지 않으므로 '언도프드 초기 게이트절연층(12C)'이라고 약칭할 수 있다. 예를 들어, 산화촉진종(15')이 불소를 포함하는 경우, 도프드 초기 게이트절연층(12A, 12B)은 불소-도프드 초기 게이트절연층이 될 수 있다. 초기 게이트절연층(12)이 실리콘산화물을 포함하는 경우, 도프드 초기 게이트절연층(12A, 12B)은 불소-도프드 실리콘산화물(Fluorine-doped Silicon oxide)이 될 수 있다. 불소-도프드 실리콘산화물(Fluorine-doped Silicon oxide)은 불화 실리콘산화물(fluorinated silicon oxide)이라고도 일컫는다. 언도프드 초기 게이트절연층(12C)은 언도프드 실리콘산화물(Undoped silicon oxide)을 포함할 수 있다.
산화촉진종(15')은 도프드 초기 게이트절연층(12A, 12B)의 표면에 축적될 수 있다.
도 8b에 도시된 바와 같이, 마스크층(14)이 제거될 수 있다.
재성장프로세스(16)가 수행될 수 있다. 재성장프로세스(16)는 산소분위기에서 수행될 수 있다. 재성장프로세스(16)에 의해 도프드 초기 게이트절연층(12A, 12B)과 언도프드 초기 게이트절연층(12C)이 재성장될 수 있다. 재성장프로세스(16)를 수행하는 동안, 산화촉진종(15')에 의해 도프드 초기 게이트절연층(12A, 12B)의 재산화가 더 두껍게 수행될 수 있다.
재성장프로세스(16)에 의해 예비 게이트절연층(131')이 형성될 수 있다. 예비 게이트절연층(131')은 드레인측 게이트절연층(131A), 소스측 게이트절연층(131B) 및 드레인측 게이트절연층(131A)과 소스측 게이트절연층(131B) 사이의 채널측 게이트절연층(131C)을 포함할 수 있다. 예비 게이트절연층(131')은 가변 두께 게이트절연층(a variable thickness gate dielectric layer)이라고 지칭될 수 있다.
드레인측 게이트절연층(131A) 및 소스측 게이트절연층(131B)은 산화촉진종(15')을 포함할 수 있고, 채널측 게이트절연층(131C)은 산화촉진종(15')을 포함하지 않을 수 있다.
도 8c에 도시된 바와 같이, 패턴화된 게이트구조(PG)가 형성될 수 있다.
먼저, 게이트전극(13G)이 형성될 수 있다. 게이트전극(13G)은 게이트도전층(13)의 식각에 의해 형성될 수 있다. 예를 들어, 미도시된 게이트마스크를 식각장벽으로 하여 게이트도전층(13)을 식각할 수 있다.
다음으로, 예비 게이트절연층(131')이 식각될 수 있다. 이에 따라, 게이트전극(13G) 아래에 게이트절연층(131)이 형성될 수 있다. 게이트절연층(131)은 드레인측 게이트절연층(GD), 소스측 게이트절연층(GS) 및 채널측 게이트절연층(GM)을 포함할 수 있다. 드레인측 게이트절연층(GD) 및 소스측 게이트절연층(GS)은 산화촉진종(15')을 포함할 수 있고, 채널측 게이트절연층(GM)은 산화촉진종(15')을 포함하지 않을 수 있다. 드레인측 게이트절연층(GD) 및 소스측 게이트절연층(GS)은 동일 두께일 수 있고, 채널측 게이트절연층(GM)은 드레인측 게이트절연층(GD) 및 소스측 게이트절연층(GS)보다 얇은 두께일 수 있다.
후속하여, 도 8d에 도시된 바와 같이, 소스영역(18S) 및 드레인영역(18D)이 형성될 수 있다. 소스영역(18S)과 드레인영역(18D) 사이에 채널영역(19)이 정의될 수 있다.
도 9는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다. 도 9의 반도체장치(220)는 게이트구조(140)를 포함할 수 있다. 반도체장치(220)의 일부 구성요소는 게이트절연층(141)을 제외하고 도 7의 반도체장치(210)와 동일할 수 있다.
도 9를 참조하면, 반도체장치(220)는 게이트구조(140)를 포함할 수 있다. 게이트구조(140)는 기판(101) 상의 게이트전극(103), 기판(101)과 게이트전극(103) 사이의 게이트절연층(141)을 포함할 수 있다. 게이트구조(140)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다.
게이트절연층(141)은 가변적인 두께를 가질 수 있다. 게이트절연층(141)은 드레인측 게이트절연층(141D)과 소스측 게이트절연층(141S)을 포함할 수 있다. 게이트절연층(141)은 드레인측 게이트절연층(141D)과 소스측 게이트절연층(141S) 사이의 채널측 게이트절연층(141M)을 더 포함할 수 있다.
드레인측 게이트절연층(141D)과 소스측 게이트절연층(141S)은 동일 두께일 수 있고, 채널측 게이트절연층(141M)은 드레인측 게이트절연층(141D) 및 소스측 게이트절연층(141S)보다 얇을 수 있다.
게이트절연층(141)은 국부적으로 산화촉진종(141F)을 포함할 수 있다. 드레인측 게이트절연층(141D) 및 소스측 게이트절연층(141S)은 산화촉진종(141F)을 포함할 수 있고, 채널측 게이트절연층(141M)은 산화촉진종(141F)을 포함하지 않을 수 있다. 드레인측 게이트절연층(141D) 내에서 산화촉진종(141F)의 농도는 등급화될 수 있다. 소스측 게이트절연층(141S) 내에서 산화촉진종(141F)의 농도는 등급화될 수 있다. 드레인측 게이트절연층(141D)의 에지 및 소스측 게이트절연층(141S)의 에지에서 산화촉진종(14AF)의 농도가 가장 클 수 있다. 드레인측 게이트절연층(141D)과 소스측 게이트절연층(141S)은 산화촉진종(141F)의 농도가 동일할 수 있다. 드레인측 게이트절연층(141D)의 두께는 채널측 게이트절연층(141M)으로부터 드레인측(S1)으로 갈수록 증가되는 기울기(R1)를 가질 수 있다. 소스측 게이트절연층(141S)의 두께는 채널측 게이트절연층(141M)으로부터 소스측(S2)으로 갈수록 증가되는 기울기(R2)를 가질 수 있다.
상술한 바와 같이, 산화촉진종(141F)에 의해 게이트절연층(141)을 가변적인 두께로 형성할 수 있다. 게이트절연층(141)은 게이트구조(140)의 드레인측(S1)에서 두꺼운 두께를 갖는다. 이에 따라, 드레인영역(105)과 게이트전극(103) 사이의 수직 전계를 완화시킴으로써 핫캐리어효과를 감소시킬 수 있다.
아울러, 본 실시예는 게이트구조(140)의 드레인측(S1)과 소스측(S2)에서 게이트절연층(141)을 두껍게 형성하여, 게이트유도드레인누설 스트레스 및 오프누설 스트레스를 억제할 수 있다.
도 10a 내지 도 10c는 도 9의 반도체장치(220)를 제조하는 방법의 일 예이다.
도 10a을 참조하면, 기판(11) 상에 초기 게이트절연층(12)과 게이트도전층(13)을 순차적으로 형성한다.
게이트도전층(13) 상에 마스크층(14)이 형성될 수 있다. 마스크층(14)은 포토레지스트패턴을 포함할 수 있다. 마스크층(14)은 게이트도전층(13)의 일부분을 덮을 수 있다. 마스크층(14)은 게이트도전층(13)의 다른 부분을 노출시킬 수 있다. 마스크층(14)은 게이트도전층(13)의 중앙부분(Center portion)을 덮고, 중앙부분 양측의 사이드부분(Side portion)을 노출시킬 수 있다. 게이트도전층(13)의 중앙부분(Center portion)은 채널측에 대응할 수 있고, 사이드부분(Side portion)은 드레인측과 소스측에 대응할 수 있다.
도핑공정(15T)이 수행될 수 있다. 도핑공정(15T)은 틸트임플란트 및 포스트어닐을 순차적으로 수행할 수 있다. 도핑공정(15T)은 게이트도전층(13)의 노출된 부분에 수행될 수 있다. 도핑공정(15T)에 의해 게이트도전층(13)의 노출된 부분에 산화촉진종(15)이 도핑될 수 있다. 산화촉진종(15)은 불소(Fluorine, F)를 포함할 수 있다.
도핑공정(15T)은 마스크층(14)을 배리어로 하여 수행될 수 있다. 초기 게이트절연층(12)의 선택된 부분에 산화촉진종(15)이 도핑될 수 있다. 여기서, 초기 게이트절연층(12)의 선택된 부분(12A, 12B)은 산화촉진종(15)이 도핑되는 부분을 지칭할 수 있고, 초기 게이트절연층(12)의 비선택된 부분(12C)은 산화촉진종(15)이 도핑되지 않는 부분을 지칭할 수 있다. 산화촉진종(15)은 틸트임플란트(Tilt implantation)에 의해 게이트도전층(13) 및 초기 게이트절연층(12)에 도핑될 수 있다. 틸트임플란트 이후의 포스트 어닐에 의해 산화촉진종(15)은 초기 게이트절연층(12)의 선택된 부분(12A, 12B)과 게이트도전층(13)의 계면에 축적(pile-up)될 수 있다. 산화촉진종(15)은 초기 게이트절연층(12)의 선택된 부분(12A, 12B)에 축적될 수 있다. 게이트도전층(13)에 도핑된 산화촉진종(15)은 게이트도전층(13)의 결정립계(GB)를 따라 초기 게이트절연층(12)의 선택된 부분(12A, 12B)으로 확산될 수 있다.
위와 같이, 산화촉진종(15)의 도핑공정(15T)에 의해 초기 게이트절연층(12)의 선택된 부분(12A, 12B)에 산화촉진종(15)이 축적될 수 있다. 게이트도전층(13)이 주상결정립(CG) 및 결정립계(GB)를 포함하므로, 산화촉진종(15)을 빠르게 확산시킬 수 있다.
도 10b를 참조하면, 마스크층(14)이 제거될 수 있다.
재성장프로세스(16)가 수행될 수 있다. 재성장프로세스(16)는 산소분위기에서 수행될 수 있다. 재성장프로세스(16)에 의해 초기 게이트절연층(12)이 재성장될 수 있다. 재성장프로세스(16)을 수행하는 동안, 산화촉진종(15)이 도핑된 부분의 재산화가 더 두껍게 수행될 수 있다.
재성장프로세스(16)에 의해 예비 게이트절연층(141')이 형성될 수 있다. 예비 게이트절연층(141')은 드레인측 게이트절연층(141A), 소스측 게이트절연층(141B) 및 드레인측 게이트절연층(141A)과 소스측 게이트절연층(141B) 사이의 채널측 게이트절연층(141C)을 포함할 수 있다.
드레인측 게이트절연층(141A) 및 소스측 게이트절연층(141B)은 산화촉진종(15)을 포함할 수 있고, 채널측 게이트절연층(141C)은 산화촉진종(15)을 포함하지 않을 수 있다.
도 10c에 도시된 바와 같이, 패턴화된 게이트구조(PG)가 형성될 수 있다.
먼저, 게이트전극(13G)이 형성될 수 있다. 게이트전극(13G)은 게이트도전층(13)의 식각에 의해 형성될 수 있다. 예를 들어, 미도시된 게이트마스크를 식각장벽으로 하여 게이트도전층(13)을 식각할 수 있다.
다음으로, 예비 게이트절연층(141')이 식각될 수 있다. 이에 따라, 게이트전극(13G) 아래에 게이트절연층(141)이 형성될 수 있다. 게이트절연층(141)은 드레인측 게이트절연층(GD), 소스측 게이트절연층(GS) 및 채널측 게이트절연층(GM)을 포함할 수 있다. 드레인측 게이트절연층(GD) 및 소스측 게이트절연층(GS)은 산화촉진종(15)을 포함할 수 있고, 채널측 게이트절연층(GM)은 산화촉진종(15)을 포함하지 않을 수 있다. 드레인측 게이트절연층(GD) 및 소스측 게이트절연층(GS)은 동일 두께일 수 있고, 채널측 게이트절연층(GM)은 드레인측 게이트절연층(GD) 및 소스측 게이트절연층(GS)보다 얇은 두께일 수 있다. 드레인측 게이트절연층(GD)의 두께는 드레인측(S1)으로 갈수록 증가되는 기울기(R1)를 가질 수 있다. 소스측 게이트절연층(GS)의 두께는 소스측(S2)으로 갈수록 증가되는 기울기(R2)를 가질 수 있다.
후속하여, 소스영역(18S) 및 드레인영역(18D)이 형성될 수 있다. 소스영역(18S)과 드레인영역(18D) 사이에 채널영역(19)이 정의될 수 있다.
도 11은 다른 실시예에 따른 반도체장치를 도시한 도면이다. 도 11의 반도체장치(300)는 트랜지스터를 포함하는 집적회로(330)를 포함할 수 있다. 집적회로(330)는 복수의 트랜지스터를 포함한다. 집적회로(330)는 NFET과 PFET를 포함할 수 있다. NFET과 PFET은 소자분리층(302)에 의해 분리될 수 있다.
집적회로(330)는 복수의 게이트구조(330N, 330P)를 포함할 수 있다. 복수의 게이트구조(330N, 330P)는 NFET 게이트구조(330N)와 PFET 게이트구조(330P)를 포함할 수 있다. NFET 게이트구조(330N)와 PFET 게이트구조(330P)는 각각 드레인측(S1)과 소스측(S2)을 포함할 수 있다.
NFET 게이트구조(330N)는 비대칭 게이트절연층(302N) 및 N형 게이트전극(303N)을 포함할 수 있다. NFET 게이트구조(330N) 양측의 기판(301) 내에 N형 소스영역(304N) 및 N형 드레인영역(305N)이 형성될 수 있다. N형 소스영역(304N)과 N형 드레인영역(305N) 사이에 N 채널영역(306N)이 형성될 수 있다. 비대칭 게이트절연층(302N)은 드레인측 게이트절연층(302ND), 드레인측 게이트절연층(302ND)보다 얇은 소스측 게이트절연층(302NS) 및 산화촉진종(302F)을 포함할 수 있다. 드레인측 게이트절연층(302ND)은 산화촉진종(302F)을 포함할 수 있고, 소스측 게이트절연층(302NS)는 산화촉진종(302F)을 포함하지 않을 수 있다.
PFET 게이트구조(330P)는 두꺼운 게이트절연층(302P) 및 P형 게이트전극(303P)을 포함할 수 있다. PFET 게이트구조(330P) 양측의 기판(301) 내에 소스영역(304P) 및 드레인영역(305P)이 형성될 수 있다. P형 소스영역(304P)과 P형 드레인영역(305P) 사이에 및 P 채널영역(306P)이 형성될 수 있다. 두꺼운 게이트절연층(302P)은 균일한 두께일 수 있고, 균일한 농도의 산화촉진종(302F)을 포함할 수 있다. 두꺼운 게이트절연층(302P)은 드레인측(S1)과 소스측(S2)에서 동일한 두께일 수 있다. 두꺼운 게이트절연층(302P)과 드레인측 게이트절연층(302ND)은 동일 두께일 수 있다. 두꺼운 게이트절연층(302P)은 소스측 게이트절연층(302NS)보다 두꺼울 수 있다.
도 12는 다른 실시예에 따른 반도체장치를 도시한 도면이다. 도 12의 반도체장치(400)는 트랜지스터를 포함하는 집적회로(330)를 포함할 수 있다. 집적회로(330)는 복수의 트랜지스터를 포함한다. 집적회로(330)는 NFET과 PFET를 포함할 수 있다.
집적회로(330)는 복수의 게이트구조(330N, 330P)를 포함할 수 있다. 복수의 게이트구조(330N, 330P)는 NFET 게이트구조(330N)와 PFET 게이트구조(330P)를 포함할 수 있다. NFET 게이트구조(330N)와 PFET 게이트구조(330P)는 각각 드레인측(S1)과 소스측(S2)을 포함할 수 있다.
NFET 게이트구조(330N)는 비대칭 게이트절연층(302N') 및 N형 게이트전극(303N)을 포함할 수 있다. NFET 게이트구조(330N) 양측의 기판(301) 내에 소스영역(304N) 및 드레인영역(305N)을 포함할 수 있다. 소스영역(304N)과 드레인영역(305N) 사이에 N 채널영역(306N)이 형성될 수 있다. 비대칭 게이트절연층(302N')은 드레인측 게이트절연층(302ND), 드레인측 게이트절연층(302ND)보다 얇은 소스측 게이트절연층(302NS) 및 산화촉진종(302F)을 포함할 수 있다. 드레인측 게이트절연층(302ND)은 산화촉진종(302F)을 포함할 수 있다. 게이트절연층(302N')은 소스측(S2)으로부터 드레인측(S1)으로 점진적 및 연속적으로 증가되는 두께를 가질 수 있다.
PFET 게이트구조(330P)는 두꺼운 게이트절연층(302P) 및 P형 게이트전극(303P)을 포함할 수 있다. PFET 게이트구조(330P) 양측의 기판(301) 내에 소스영역(304P) 및 드레인영역(305P)이 형성될 수 있다. 소스영역(304P)과 드레인영역(305P) 사이에 P 채널영역(306P)이 형성될 수 있다. 두꺼운 게이트절연층(302P)은 균일한 두께일 수 있고, 균일한 농도의 산화촉진종(302F)을 포함할 수 있다.
도 11 및 도 12에서, N형 게이트전극(303N)은 N형 도펀트를 포함할 수 있고, P형 게이트전극(303P)는 P형 도펀트를 포함할 수 있다.
도 11 및 도 12의 비대칭 게이트절연층(302N, 302N')은 전술한 실시예들에 따른 비대칭 게이트절연층에 대응될 수 있다.
산화촉진종(302F)에 의해 비대칭 게이트절연층(302N, 302N')은 NFET 게이트구조(330N)의 드레인측(S1)에서 두꺼운 두께를 갖는다.
산화촉진종(302F)에 의해 두꺼운 게이트절연층(302P)은 PFET 게이트구조(330P)의 드레인측(S1)과 소스측(S2)에서 두꺼운 두께를 갖는다.
도 13a 및 도 13b는 도 11 및 도 12에 도시된 반도체장치(300)의 제조 방법을 설명하기 위한 도면이다.
도 13a에 도시된 바와 같이, 기판(31)에 NFET 영역과 PFET 영역이 정의될 수 있다. NFET 영역과 PFET 영역은 소자분리층(32)에 의해 분리될 수 있다. 소자분리층(32)은 STI(Shallow Trench isolation) 공정에 의해 형성될 수 있다.
기판(31) 상에 초기 게이트절연층(33')이 형성될 수 있다. 초기 게이트절연층(33')은 실리콘산화물을 포함할 수 있다. 초기 게이트절연층(33')은 실리콘산화물에 한정되지 않을 수 있다. 초기 게이트절연층(33')은 실리콘질화물, 실리콘산화질화물, 고유전물질 또는 이들의 조합을 포함할 수 있다. 초기 게이트절연층(33')은 열산화에 의해 형성될 수 있다.
초기 게이트절연층(33') 상에 게이트도전층(34)이 형성될 수 있다. 게이트도전층(34)은 복수의 주상결정립(CG) 및 결정립계(GB)를 포함할 수 있다. 게이트도전층(34)은 주상결정립 폴리실리콘을 포함할 수 있다. 주상결정립 폴리실리콘은 도펀트를 포함할 수 있다. 예컨대, NFET 영역의 주상결정립 폴리실리콘은 N형 도펀트를 포함할 수 있고, PFET 영역의 주상결정립 폴리실리콘은 P형 도펀트를 포함할 수 있다.
다음으로, 게이트도전층(34) 상에 마스크층(35)이 형성될 수 있다. 마스크층(35)은 포토레지스트패턴을 포함할 수 있다. 마스크층(35)은 게이트도전층(34)의 일부분을 덮을 수 있다. 마스크층(35)은 게이트도전층(35)의 다른 부분을 노출시킬 수 있다.
도핑공정(36)이 수행될 수 있다. 도핑공정(36)은 임플란트 및 포스트어닐을 순차적으로 수행할 수 있다. 도핑공정(36)은 게이트도전층(34)의 노출된 부분에 수행될 수 있다. 도핑공정(36)에 의해 게이트도전층(34)의 노출된 부분에 산화촉진종(37)이 도핑될 수 있다. 산화촉진종(37)은 불소(F)를 포함할 수 있다.
위와 같이, 산화촉진종(37)의 도핑공정(36)에 의해 초기 게이트절연층(33')의 선택된 부분(33N, 33P)에 산화촉진종(37)이 축적될 수 있다. 게이트도전층(34)이 주상결정립(CG) 및 결정립계(GB)를 포함하므로, 산화촉진종(37)을 빠르게 확산시킬 수 있다. 초기 게이트절연층(33')의 선택된 부분(33N, 33P)은 NFET 영역에 위치하는 부분(33N)과 PFET 영역에 위치하는 부분(33P)을 포함할 수 있다. NFET 영역은 산화촉진종(37)이 도핑되지 않은 언도프드 부분(33U)을 더 포함할 수 있다.
도 13b에 도시된 바와 같이, 마스크층(14)이 제거될 수 있다.
재성장프로세스(38)가 수행될 수 있다. 재성장프로세스(38)는 산소분위기에서 수행될 수 있다. 재성장프로세스(38)에 의해 초기 게이트절연층(33)이 재성장될 수 있다. 재성장프로세스(38)을 수행하는 동안, 산화촉진종(37)이 도핑된 부분의 재산화가 더 두껍게 수행될 수 있다.
위와 같은 재성장프로세스(38)에 의해, 예비 게이트절연층(33)이 형성될 수 있다. 예비 게이트절연층(33)은 가변적인 두께를 가질 수 있다.
후속하여, 예비 게이트절연층(33)과 게이트도전층(34)을 패턴화된 게이트구조로 형성하기 위해 게이트패터닝 공정을 수행할 수 있다. 게이트패터닝 이후에, 소스영역 및 드레인영역을 형성할 수 있다.
이에 따라, 도 11 및 도 12에 도시된 바와 같은 복수의 트랜지스터가 형성될 수 있다.
도 14는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 14를 참조하면, 반도체장치(400)는 기판(401) 상에 형성된 게이트구조(410)를 포함할 수 있고, 게이트구조(410)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다. 게이트구조(410)는 기판(401) 상의 게이트전극(403), 기판(401)과 게이트전극(403) 사이의 게이트절연층(402)을 포함할 수 있다. 반도체장치(400)는 기판(401) 내에 형성된 소스영역(404)과 드레인영역(405)을 더 포함할 수 있다. 반도체장치(400)는 소스영역(404)과 드레인영역(405) 사이의 채널영역(406)을 더 포함할 수 있다.
게이트구조(410)에서, 게이트절연층(402)은 가변적인 두께를 갖는 비대칭 구조일 수 있다. 게이트절연층(402)는 드레인측 게이트절연층(402D)과 소스측 게이트절연층(402S)을 포함할 수 있다. 드레인측 게이트절연층(402D)이 소스측 게이트절연층(402S)보다 더 두꺼울 수 있다. 게이트구조(410)의 드레인측(S1)에 두꺼운 드레인측 게이트절연층(402D)이 형성될 수 있다.
게이트전극(403)은 가변적인 결정립 구조를 가질 수 있다. 게이트전극(403)는 드레인측 게이트전극(403D)과 소스측 게이트전극(403S)을 포함할 수 있다. 드레인측 게이트전극(403D)은 주상결정립구조를 가질 수 있고, 소스측 게이트전극(403S)은 주상결정립구조와 다른 비-주상결정립구조를 가질 수 있다. 비-주상결정립구조는 다결정 또는 싱글 결정 구조를 포함할 수 있다. 드레인측 게이트전극(403D)은 주상결정립 구조의 폴리실리콘을 포함할 수 있다. 소스측 게이트전극(403S)은 다결정 또는 싱글 결정 구조의 폴리실리콘을 포함할 수 있다. 게이트전극(403)은 가변적인 두께를 가질 수 있다.
도 15는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 15를 참조하면, 반도체장치(500)는 기판(501) 상의 게이트구조(510)를 포함할 수 있고, 게이트구조(510)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다.
게이트구조(510)는 기판(501) 상의 게이트전극(503), 기판(501)과 게이트전극(503) 사이의 게이트절연층(502)을 포함할 수 있다. 반도체장치(500)는 기판(501) 내에 형성된 소스영역(504)과 드레인영역(505)을 더 포함할 수 있다. 반도체장치(500)는 소스영역(504)과 드레인영역(505) 사이의 채널영역(506)을 더 포함할 수 있다.
게이트구조(510)의 게이트절연층(502)은 가변적인 두께를 갖는 비대칭 구조일 수 있다. 게이트절연층(502)은 드레인측 게이트절연층(502D)과 소스측 게이트절연층(502S)을 포함할 수 있다. 드레인측 게이트절연층(502D)이 소스측 게이트절연층(502S)보다 더 두꺼울 수 있다. 게이트구조(510)의 드레인측(S1)에 두꺼운 드레인측 게이트절연층(502D)이 형성될 수 있다.
게이트전극(503)은 주상결정립 구조를 가질 수 있다. 게이트전극(503)은 주상결정립 구조의 폴리실리콘을 포함할 수 있다.
도 15에서 채널영역(506)은 도프드 채널(506D)을 포함할 수 있다. 도프드 채널(506D)은 P형 도펀트를 포함할 수 있다. 도프드 채널(506D)은 소스영역(504)에 직접 접촉될 수 있다. 도프드 채널(506D)은 드레인영역(505)에 접촉되지 않을 수 있다. 드레인측 게이트절연층(502D)과 도프드채널(506D)은 수직한 방향으로 오버랩되지 않을 수 있다. 도프드채널(506D)과 드레인영역(505) 사이의 채널영역(506)에는 도프드채널(506D)보다 낮은 농도의 채널불순물(506U)이 위치할 수 있다. 따라서, 채널영역(506)은 비대칭 채널(Asymmetric channel)일 수 있다. 비대칭 채널영역(506)을 형성하기 위해, P형 도펀트의 채널도핑이 수행될 수 있다. 채널도핑은 초기 게이트절연층(도 2a 참조)을 형성하기 이전에 기판(501)에 수행될 수 있다. 예컨대, 도프드채널(506D)을 형성하기 위해 기판(501) 상에 드레인측마스크를 형성한 후에 P형 도펀트를 도핑할 수 있다. 이 때, 드레인측 마스크는 게이트구조(510)의 드레인측(S1) 및 드레인영역(505)에 대응하는 기판(501)의 일부분을 블록킹할 수 있다. 낮은 농도의 채널불순물(506U)을 도핑하기 위해, 게이트구조(510)의 소스측(S2) 및 소스영역(504)에 대응하는 기판(501)의 일부분을 블록킹하는 소스측마스크를 이용할 수 있다.
위와 같이, 드레인영역(505)으로부터 이격된 도프드채널(506D)을 형성함에 따라 드레인영역(505)에 근접하는 채널영역(506)의 채널도즈를 감소시킬 수 있다. 채널도즈가 감소되면 수평 전계를 더욱 감소시킬 수 있다.
도 15의 게이트절연층(502)은 전술한 실시예들 중 어느 하나의 방법에 의해 형성될 수 있다.
상술한 실시예들은 산화촉진종의 도핑에 의해 드레인측 게이트절연층의 두께를 증가시키고 있으나, 다른 실시예들로서, 산화억제종을 소스측 게이트절연층에 도핑할 수 있다. 산화억제종에 의해 소스측 게이트절연층의 재성장을 억제하여 드레인측 게이트절연층을 더 두껍게 형성할 수 있다. 산화억제종은 질소를 포함할 수 있다.
도 16a 및 도 16b는 다른 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다. 산화억제종(25)의 도핑공정(25I) 외 나머지 제조 방법은 전술한 실시예들을 참조하기로 한다.
도 16a를 참조하면, 기판(11) 상에 초기 게이트절연층(12)이 형성될 수 있다. 초기 게이트절연층(12)은 실리콘산화물을 포함할 수 있다.
초기 게이트절연층(12) 상에 게이트도전층(13)이 형성될 수 있다. 게이트도전층(13)은 주상결정립 폴리실리콘을 포함할 수 있다.
게이트도전층(13) 상에 마스크층(24)이 형성될 수 있다. 마스크층(24)은 소스측(S2)을 노출시키고, 드레인측(S1)을 블록킹할 수 있다.
초기 게이트절연층(12)과 게이트도전층(13)의 스택을 포함하는 예비 게이트구조(PPG)에 대해 산화억제종(25)의 도핑공정(25I)이 수행될 수 있다. 산화억제종(25)은 질소를 포함할 수 있다.
초기 게이트절연층(13)의 선택된 부분에 산화억제종(25)이 도핑될 수 있다. 초기게이트절연층(13)의 비선택된 부분에는 산화억제종(25)이 도핑되지 않을 수 있다.
도 16b에 도시된 바와 같이, 재성장 프로세스(16)가 수행될 수 있다. 재성장 프로세스(16)는 산소분위기의 산화 공정을 포함할 수 있다. 재성장 프로세스(16)에 의해 산화억제종(25)이 국부적으로 도핑된 초기 게이트절연층(13)이 재성장될 수 있다. 산화억제종(25)이 도핑된 부분에서는 재성장이 억제될 수 있고, 산화억제종(25)이 도핑되지 않은 부분에서는 성장층(G3)이 형성될 수 있다. 성장층(G3)은 도 2c의 제1성장층(G1)보다 얇을 수 있다. 이는 성장층(G3)이 산화촉진종이 없이 성장되기 때문이다.
위와 같이, 산화억제종(25)을 이용하여 비대칭 구조로 성장시킬 수 있다.
후속하여 예비 게이트구조(PPG)의 식각에 의해 패턴화된 게이트구조를 형성할 수 있다.
도 17a 내지 도 17c는 다른 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다. 이하, 실시예는 산화촉진종(15)의 도핑공정(15I) 및 산화억제종(25)의 도핑공정(25I)을 모두 수행할 수 있다. 산화촉진종(15)의 도핑공정(15I)은 도 2a 내지 도 2b를 참조하기로 한다. 산화억제종(25)의 도핑공정(25I)은 도 16a 및 도 16b에 도시된 방법과 유사할 수 있다.
도 17a 및 도 2a를 참조하면, 기판(11) 상에 초기 게이트절연층(12)이 형성될 수 있다. 초기 게이트절연층(12)은 실리콘산화물을 포함할 수 있다. 초기 게이트절연층(12) 상에 게이트도전층(13)이 형성될 수 있다. 게이트도전층(13)은 주상결정립 폴리실리콘을 포함할 수 있다. 초기 게이트절연층(12)과 게이트도전층(13)의 스택은 예비 게이트구조(PPG)라고 지칭할 수 있다.
도 17a 및 도 2b를 참조하면, 게이트도전층(13) 상에 마스크층(14)이 형성될 수 있다. 마스크층(14)은 소스측(S2)을 블록킹하고, 드레인측(S1)을 노출시킬 수 있다.
산화촉진종(15)의 도핑공정(15I)이 수행될 수 있다. 산화촉진종(15)은 불소를 포함할 수 있다.
도 17b 및 도 16a를 참조하면, 마스크층(14)을 제거한 후에, 게이트도전층(13) 상에 마스크층(24)이 형성될 수 있다. 마스크층(24)은 소스측(S2)을 노출시키고, 드레인측(S1)을 블록킹할 수 있다.
산화억제종(25)의 도핑공정(25I)이 수행될 수 있다. 산화억제종(25)은 질소를 포함할 수 있다.
위와 같이, 초기 게이트절연층(13)에는 산화촉진종(15) 및 산화억제종(25)이 모두 도핑될 수 있다. 드레인측(S1)의 초기게이트절연층(13)에는 산화촉진종(15)이 도핑되고, 소스측(S2)의 초기게이트절연층(13)에는 산화억제종(25)이 도핑될 수 있다.
도 17c에 도시된 바와 같이, 재성장 프로세스(16)가 수행될 수 있다. 재성장 프로세스(16)는 산소분위기의 산화 공정을 포함할 수 있다. 재성장 프로세스(16)에 의해 초기 게이트절연층(13)이 재성장될 수 있다. 초기 게이트절연층(12)의 산화억제종(25)이 도핑된 부분은 재성장이 억제될 수 있다. 초기 게이트절연층(12)의 산화촉진종(15)이 도핑된 부분은 빠르게 재성장될 수 있다. 산화억제종(25(에 의해 소스측(S2)에는 도 2b의 제2성장층(G2)이 성장되지 않을 수 있다. 드레인측(S1)에서는 산화촉진종(15)에 의해 빠르게 재성장되어 성장층(G1)이 형성될 수 있다.
후속하여 예비 게이트구조(PPG)의 식각에 의해 패턴화된 게이트구조를 형성할 수 있다.
도 18은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 18을 참조하면, 반도체장치(600)는 매립게이트구조(Buried gate structure)를 구비한 트랜지스터일 수 있다.
반도체장치(600)는 기판(601) 내에 형성된 게이트구조(610)를 포함할 수 있다. 기판(601)은 게이트트렌치(602)를 포함할 수 있고, 게이트구조(610)는 게이트트렌치(602) 내에 위치할 수 있다. 게이트구조(610)는 매립게이트구조 또는 매립워드라인이라고 지칭될 수 있다. 게이트구조(610)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다. 게이트구조(610)는 게이트절연층(603), 게이트전극(604) 및 게이트캡핑층(605)을 포함할 수 있다. 기판(601)은 소스영역(606)과 드레인영역(607)을 더 포함할 수 있다. 게이트트렌치(602)를 사이에 두고 소스영역(606)과 드레인영역(607)이 분리될 수 있다. 소스영역(606)과 드레인영역(607) 사이의 기판(601) 내에 리세스채널(CH)이 정의될 수 있다.
게이트절연층(603)은 가변적 두께를 갖는 비대칭 구조일 수 있다. 게이트절연층(603)은 드레인측 게이트절연층(603D)과 소스측 게이트절연층(603S)을 포함할 수 있다. 드레인측 게이트절연층(603D)은 소스측 게이트절연층(603S)보다 더 두꺼울 수 있다. 드레인측 게이트절연층(603D)은 산화촉진종(미도시)을 포함할 수 있고, 소스측 게이트절연층(603S)은 산화촉진종을 포함하지 않을 수 있다. 드레인측 게이트절연층(603D)은 드레인영역(607)과 수평하게 오버랩될 수 있다.
도 19는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 19를 참조하면, 반도체장치(700)는 기판(701) 상의 게이트구조(710)를 포함할 수 있고, 게이트구조(710)는 계면층(702), 고유전율층(HK) 및 금속게이트전극(703)의 스택일 수 있다. 계면층(702) 및 고유전율층(HK)의 스택은 게이트절연층이라고 지칭될 수 있다. 게이트구조(710)는 HKMG(High-k Metal Gate)라고 지칭될 수 있다. 계면층(702)은 실리콘산화물을 포함할 수 있고, 산화촉진종(미도시)이 함유되어 있을 수 있다. 게이트구조(710)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다. 계면층(702)은 드레인측 계면층(702D)과 소스측 계면층(702S)를 포함할 수 있다. 드레인측 계면층(702D)은 소스측 계면측(702S)보다 더 두꺼울 수 있다. 게이트구조(710)의 드레인측(S1)에서 계면층(702)의 두께가 두꺼울 수 있다. 계면층(702)은 가변적 두께를 갖는 비대칭 구조일 수 있다.
도 20은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 20을 참조하면, 반도체장치(800)는 핀펫(fin field effect transistor , FinFET)을 포함할 수 있다. 반도체장치(800)는 기판(801), 기판(801)으로부터 연장된 핀구조(802), 핀구조(802)의 하부를 서라운딩하는 소자분리층(803) 및 핀구조(802) 상에 형성된 게이트구조(810)를 포함할 수 있다. 게이트구조(810)는 게이트절연층(811)과 게이트전극(812)을 포함할 수 있다. 핀구조(802)는 핀채널(Fin channel, 804), 소스영역(820S) 및 드레인영역(820D)을 포함할 수 있다. 게이트전극(812)은 게이트라스트프로세스(gate last process) 또는 게이트치환프로세스(gate replacement process)에 의해 형성될 수 있다.
게이트구조(810)는 드레인측(S1)과 소스측(S2)을 포함할 수 있다. 게이트절연층(811)은 드레인측 게이트절연층(811D)과 소스측 게이트절연층(811S)을 포함할 수 있다. 드레인측 게이트절연층(811D)은 소스측 게이트절연층(811S)보다 두꺼울 수 있다. 드레인측 게이트절연층(811D)은 산화촉진종(미도시)을 포함할 수 있다. 게이트구조(810)의 드레인측(S1)에 두꺼운 드레인측 게이트절연층(811D이 형성될 수 있다. 게이트절연층(811)은 가변적 두께를 갖는 비대칭 구조일 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 게이트절연층
103 : 게이트도전층 104 : 소스영역
105 : 드레인영역 106 : 채널영역
102D : 드레인측 게이트절연층 102S : 소스측 게이트절연층
S1 : 드레인측 S2 : 소스측

Claims (32)

  1. 기판 상에 절연물질 및 주상결정립물질이 적층되고 소스측과 드레인측을 포함하는 게이트구조를 형성하는 단계;
    상기 게이트구조의 드레인측에 화학종을 도핑하는 단계; 및
    상기 게이트구조의 드레인측에서 상기 절연물질을 두껍게 하기 위해, 상기 화학종이 도핑된 게이트구조를 재성장 프로세스에 노출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 화학종을 도핑하는 단계 이전에,
    상기 게이트구조의 소스측을 블록킹하는 마스크층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 화학종을 도핑하는 단계는,
    버티컬 임플란트(Vertical implantation) 또는 틸트 임플란트(Tilt implantation)에 의해 수행되는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 화학종은 상기 게이트구조의 드레인측에서 상기 절연물질의 재성장을 촉진시키는 산화촉진종을 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 화학종은 불소를 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 재성장 프로세스는,
    산화 프로세스에 의해 수행되는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 절연물질은, 실리콘산화물을 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 절연물질은 실리콘산화물과 고유전물질의 스택을 포함하고, 상기 화학종은 상기 게이트구조의 드레인측에서 상기 실리콘산화물의 재성장을 촉진시키는 물질을 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 주상결정립물질은, 폴리실리콘을 포함하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 주상결정립물질은, 상기 게이트구조의 소스측과 드레인측에 각각 형성되는
    반도체장치 제조 방법.
  11. 제1항에 있어서,
    상기 재성장프로세스 이후에,
    상기 게이트구조 양측의 기판 내에 소스영역과 드레인영역을 형성하는 단계를 더 포함하고,
    상기 소스영역과 드레인영역은 각각 상기 게이트구조의 소스측 및 드레인측에 오버랩되도록 측면 확장되도록 형성되는
    반도체장치 제조 방법.
  12. 제1항에 있어서,
    상기 재성장 프로세스에 노출시키는 단계 이전에,
    상기 게이트구조의 소스측에 다른 화학종(other species)을 도핑하는 단계를 더 포함하되, 상기 다른 화학종과 상기 드레인측에 도핑된 화학종은 동일 물질이거나 또는 상기 다른 화학종과 상기 드레인측에 도핑된 화학종은 서로 다른 물질을 포함하는 반도체장치 제조 방법.
  13. 제12항에 있어서,
    상기 게이트구조의 드레인측에 화학종을 도핑하는 단계 및 상기 게이트구조의 소스측에 다른 화학종을 도핑하는 단계 이전에,
    상기 게이트구조의 드레인측과 소스측 사이의 일부분에 마스크층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  14. 제1항에 있어서,
    상기 게이트구조를 형성하는 단계는,
    상기 기판 상에 상기 절연물질과 상기 주상결정립물질을 포함하는 예비 게이트 구조를 형성하는 단계; 및
    패턴화된 게이트구조를 형성하기 위해 상기 예비 게이트 구조를 식각하는 단계를 포함하고,
    상기 화학종을 도핑하는 단계는 상기 패턴화된 게이트구조를 형성하는 단계 이전에 수행되는 반도체장치 제조 방법.
  15. 제1항에 있어서,
    상기 게이트구조를 형성하는 단계는,
    상기 기판 상에 상기 절연물질과 상기 주상결정립물질을 포함하는 예비 게이트구조를 형성하는 단계; 및
    패턴화된 게이트구조를 형성하기 위해 상기 예비 게이트구조를 식각하는 단계를 포함하고,
    상기 화학종을 도핑하는 단계는 상기 패턴화된 게이트구조를 형성하는 단계 이후에 수행되는 반도체장치 제조 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 패턴화된 게이트구조는 NFET 게이트구조과 PFET 게이트구조를 포함하고,
    상기 NFET 게이트구조의 드레인측, 상기 PFET 게이트구조의 소스측 및 드레인측에 상기 화학종을 도핑하는
    반도체장치 제조 방법.
  17. 제1항에 있어서,
    상기 게이트구조의 드레인측에 상기 주상결정립물질이 형성되고, 상기 게이트구조의 소스측에 상기 주상결정립물질과 다른 비-주상결정립물질이 형성되는
    반도체장치 제조 방법.
  18. 제1항에 있어서,
    상기 게이트구조의 드레인측과 소스측 사이의 기판에 위치하여 상기 게이트구조과 오버랩되는 채널영역을 형성하는 단계를 더 포함하되,
    상기 채널영역은 플라나채널, 리세스채널, 핀채널 및 이들의 조합 중에서 선택된 적어도 어느 하나를 포함하는
    반도체장치 제조 방법.
  19. 제18항에 있어서,
    상기 채널영역은 상기 게이트구조의 드레인측에 비-오버랩되고 상기 게이트구조의 소스측에 오버랩되는 도프드채널을 포함하되,
    상기 도프드채널은 P형 불순물로 도핑하여 형성하는
    반도체장치 제조 방법.
  20. 제1항에 있어서,
    상기 재성장프로세스 이후에,
    상기 게이트구조의 절연물질은 상기 게이트구조의 소스측으로부터 상기 게이트구조의 드레인영역측으로 점진적 및 연속적으로 증가되는 두께를 갖고 형성되는
    반도체장치 제조 방법.
  21. 기판 상의 절연물질 및 상기 절연물질 상의 주상결정립물질을 포함하고, 소스측과 드레인측을 포함하는 게이트구조; 및
    상기 게이트구조의 드레인측에서 상기 절연물질의 두께를 증가시키기 위해, 상기 게이트구조의 드레인측에 도핑된 산화촉진종
    을 포함하는 반도체장치.
  22. 제21항에 있어서,
    상기 산화촉진종은, 불소를 포함하는 반도체장치.
  23. 제21항에 있어서,
    상기 절연물질은 실리콘산화물을 포함하고, 상기 산화촉진종은 상기 게이트구조의 드레인측 실리콘산화물의 두께를 증가시키는 반도체장치.
  24. 제21항에 있어서,
    상기 절연물질은 실리콘산화물과 고유전물질의 스택을 포함하고, 상기 산화촉진종은 상기 게이트구조의 드레인측 실리콘산화물의 두께를 증가시키는 반도체장치.
  25. 제21항에 있어서,
    상기 주상결정립물질은, 폴리실리콘을 포함하는 반도체장치.
  26. 제21항에 있어서,
    상기 게이트구조는 NMOSFET 게이트구조과 PMOSFET 게이트구조를 포함하고,
    상기 NMOSFET 게이트구조의 드레인측, 상기 PMOSFET 게이트구조의 소스측 및 드레인측에 상기 산화촉진종이 함유된
    반도체장치.
  27. 제21항에 있어서,
    상기 기판은,
    상기 게이트구조의 드레인측과 소스측 사이에 위치하여 상기 게이트구조과 오버랩되는 채널영역을 포함하되, 상기 채널영역은 플라나채널, 리세스채널, 핀채널 및 이들의 조합 중에서 선택된 적어도 하나를 포함하는 반도체장치.
  28. 제27항에 있어서,
    상기 채널영역은,
    상기 게이트구조의 소스측에 접촉하는 P형 불순물로 도핑된 도프드채널을 포함하고, 상기 도프드채널은 상기 게이트구조의 드레인측에 비-오버랩되는
    반도체장치.
  29. 제21항에 있어서,
    상기 기판은,
    상기 게이트구조의 드레인측에 오버랩되는 드레인영역; 및
    상기 게이트구조의 소스측에 오버랩되는 소스영역
    을 더 포함하는 반도체장치.
  30. 제21항에 있어서,
    상기 게이트구조의 절연물질은,
    상기 게이트구조의 드레인측에 형성된 드레인측; 및
    상기 게이트구조의 소스측에 형성된 소스측을 포함하되,
    상기 드레인측은 상기 산화촉진종을 함유하고, 상기 드레인측은 상기 소스측보다 두꺼운 두께를 갖는
    반도체장치.
  31. 제21항에 있어서,
    상기 게이트구조의 절연물질은,
    상기 게이트구조의 소스측으로부터 상기 게이트구조의 드레인영역측으로 점진적 및 연속적으로 증가되는 두께를 갖는 반도체장치.
  32. 제21항에 있어서,
    상기 게이트구조는,
    상기 주상결정립물질을 포함하고 상기 게이트구조의 드레인측에 형성된 주상결정립부; 및
    상기 게이트구조의 소스측에 형성된 비-주상결정립부를 포함하고,
    상기 주상결정립부는 상기 산화촉진종이 함유되고, 상기 비-주상결정립부는 상기 산화촉진종이 미함유된
    반도체장치.
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