JP2004071653A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004071653A JP2004071653A JP2002225223A JP2002225223A JP2004071653A JP 2004071653 A JP2004071653 A JP 2004071653A JP 2002225223 A JP2002225223 A JP 2002225223A JP 2002225223 A JP2002225223 A JP 2002225223A JP 2004071653 A JP2004071653 A JP 2004071653A
- Authority
- JP
- Japan
- Prior art keywords
- silicon film
- film
- semiconductor device
- polycrystalline silicon
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】イオン注入によるゲート電極の突き抜けを防止しながら、熱処理時の応力発生による結晶欠陥の発生をも抑制するゲート電極およびその製造方法を提供する。
【解決手段】ゲート絶縁膜（４）を形成後、結晶平均粒の大きさが２〜４０ｎｍで、かつ特定の方向に配向していない小粒径多結晶シリコン膜（５）、または小粒径多結晶シリコン膜と非晶質シリコン膜の積層構造をゲート電極のシリコン膜部分に用いることにより、イオン注入時のチャネリング防止とその後の熱処理においても結晶粒成長をおこさず応力も発生しない半導体装置とする。これにより、ゲート電極の膜厚が薄く、かつ結晶欠陥の発生のないトランジスタを提供する。
【選択図】 図１
【解決手段】ゲート絶縁膜（４）を形成後、結晶平均粒の大きさが２〜４０ｎｍで、かつ特定の方向に配向していない小粒径多結晶シリコン膜（５）、または小粒径多結晶シリコン膜と非晶質シリコン膜の積層構造をゲート電極のシリコン膜部分に用いることにより、イオン注入時のチャネリング防止とその後の熱処理においても結晶粒成長をおこさず応力も発生しない半導体装置とする。これにより、ゲート電極の膜厚が薄く、かつ結晶欠陥の発生のないトランジスタを提供する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体デバイス、とりわけＣＭＯＳ（相補型金属−酸化膜―半導体）デバイスのトランジスタに用いられるゲート電極の構造および形成方法に関するものである。
【０００２】
【従来の技術】
微細ＭＯＳ型トランジスタでは電極への不純物ドーピングに、通常、イオン注入が用いられる。一方、近年の微細化ＭＯＳ型トランジスタでは、ドライエッチングによる加工性の向上や、フォトリソグラフィーのよるレジストのパターン制御性の観点、さらにはデバイス構造の平坦化の観点からもゲート電極の膜厚の薄膜化が要求されている。ゲート電極は通常、多結晶シリコン膜または非晶質シリコン膜で形成されるのが普通である。多結晶シリコン膜は通常、ある範囲の大きさの結晶粒の集合として成り立っており、通常はその結晶粒の大きさは１００〜２００ｎｍ程度である。また、多結晶シリコン膜の形成方法にもよるが、しばしばこれらの結晶粒は特定の方位に配向している場合があり、とりわけ多結晶シリコン膜の表面からゲート絶縁膜の上部まで貫通した結晶粒の集合体からなる場合を柱状結晶とよんでいる。これらの結晶粒の内部は単結晶として取り扱うことができる。これらの多結晶シリコンにイオン注入により不純物を導入する場合、結晶粒の方位によってはイオンのチャネリングが生じ、計算上、不純物イオンが多結晶シリコン中で止まるエネルギーにもかかわらず、ゲート絶縁膜をも突き抜けシリコン基板、とりわけＭＯＳ型トランジスタのチャネル領域に達することがある。これらはイオンの突き抜けと呼ばれＭＯＳ型トランジスタのしきい値電圧の変動をもたらす。ゲート電極の膜厚が薄い場合には、さらにこのチャネリングが発生しやすい。特に結晶粒がある程度以上の大きさをもち、それがゲート電極とほぼ等しいか大きい場合、結晶粒の中は単結晶としてみなせるため、このチャネリングによる突き抜けはさらに起こりやすく、そのためゲート電極の薄膜化を阻害し、ひいては微細加工の難度を高めている。また、その結晶粒が柱状となった場合、ゲート電極の表面からゲート絶縁膜は面方位の比較的そろった単結晶の集合体とみなせるため、イオンの突き抜けをさらに促進しやすい。
【０００３】
一方、これら多結晶シリコンの結晶粒によるチャネリング問題を回避するためには、ゲート電極に不純物をイオン注入するときに、ゲート電極に結晶性を持たせなければよいことは容易に想像できる。すなわち、ゲート電極に結晶性を持たない非晶質の状態で堆積することで、結晶粒によるチャネリングの問題を回避することができるように見える。イオン注入における不純物の突き抜けの観点だけからみると、非晶質シリコン膜をゲート電極に用いることでチャネリングの問題は回避できるものの、他の深刻な問題を新たに発生する。通常、ゲート電極はゲート電極への不純物導入の後、不純物の活性化のため熱処理が施されるが、このとき非晶質シリコン膜は結晶成長をおこし、多結晶シリコンへと変化する。このとき非晶質からの成長では、成長核の数はすくないため、結晶粒は大きく成長しやすく、その大きさは０．４〜０．６μｍまたは１μｍを越える場合さえある。このとき、結晶粒の成長にともなってストレスが発生する。このストレスは非晶質から成長する結晶粒の大きさが大きいほど大きい。これによりシリコン基板のゲート電極直下のチャネル領域およびソース・ドレイン領域には大きなストレスが加わることになる。このときのストレスは電極材料がシリコン膜系の場合は引っ張り応力となることが多い。一方、ＭＯＳ型トランジスタの素子分離領域である、ＬＯＣＯＳ部またはＳＴＩ部には酸化膜分離特有の圧縮応力が存在しており、この圧縮応力と、ゲート電極の結晶化にともなう引っ張り応力の競合の結果、ＭＯＳ型トランジスタのチャネル部またはソース・ドレイン部から素子分離にかけて結晶欠陥が極めて発生しやすくなる。これらの応力は、ＭＯＳトランジスタの設計寸法が小さいほどストレスを緩和できる場所がないため、きつくなり、とりわけ微細ＭＯＳ型トランジスタにおいて非常に深刻な問題となる。チャネル領域の結晶欠陥はソース・ドレイン間のリーク電流に、ソース・ドレイン領域の結晶欠陥は接合リークとなり、トランジスタの性能を損なうばかりでなく、ときにはトランジスタの動作そのものを阻害する。一方、チャネル直下における強力な応力の存在はエラストレジスタンスに代表されるようにキャリアの移動度を変化させ、キャリアの種類によりときには移動度を低下させたり、移動度を向上させたりする。これによりトランジスタの駆動力はバラツクこととなり正常なトランジスタ動作を著しく阻害する。この問題を防止するためには、ゲート電極を多結晶シリコンで形成することで回避可能である。多結晶シリコンは一旦、結晶粒がある大きさに成長しているため、イオン注入後の熱処理においても、それ以上結晶粒が大きく成長する可能性は低い。すでに存在する結晶粒と結晶粒が互いにぶつかりあい、それ以上の成長を阻害するからである。多結晶シリコンをゲート電極に用いることにより、応力発生による結晶欠陥発生やトランジスタの駆動能力の不安定性は回避できるものの、はじめにのべたようにイオン注入におけるチャネリング発生によるイオンの突き抜けの問題が再び浮上する。この問題を回避するためには、ゲート電極をイオン注入におけるチャネリング確率を十分低くできるだけ厚くするか、またはイオン注入エネルギーを極端に低くすることであるが、ゲート電極の厚膜化は加工性の低下を招き、平坦性の低下を招く。また低ネネルギーの注入はイオン注入装置の性能上の制限や、ゲート電極のドーピング濃度の低下をもたらすため非現実的である。とりわけ、近年、注目されているシリコン電極上に金属膜を張り合わせたポリメタル構造においては、２層の複合膜からなる関係上、下地のシリコン膜はできるたけ薄くしなければならないため、非晶質で堆積することが必須となっている。しかし、非晶質では前述した熱処理後の結晶粒成長に伴う応力による結晶欠陥発生の問題があるため、このままでは解がないのが現状である。
【０００４】
図６（ａ）〜（ｃ）および図７（ａ）〜（ｅ）は従来の技術による工程断面図を示したものである。図６は多結晶シリコン膜１０５をゲート電極として用いた場合である。多結晶シリコンの結晶粒の粒径は通常０．１〜０．２μｍ程度であり、しばしば柱状結晶になる。このような状態では結晶粒は膜の表面から、ゲート絶縁膜直上まで貫通した結晶となるため、その後のゲート電極用イオン注入において（図６（ａ））、チャネリングを生じたイオン１０８が電極を貫通し、ゲート絶縁膜直下のチャネル領域まで達してしまい、不純物突き抜け１０９を生じ、しきい値電圧の変化をもたらす（図６（ｂ））。イオン注入後の熱処理において、これら多結晶シリコン膜は、これ以上は粒径成長しないので、とくに大きな応力は加わることはない。これらのチャネリングを防止するためには、多結晶シリコン膜の膜厚を厚くすることが必要となる。このようにして半導体装置を製造する（図６（ｃ））。なお図６（ａ）〜（ｃ）において、１０１はシリコン基板、１０２はウェル領域、１０３は素子分離領域、１０４はゲート絶縁膜、１０６はゲート電極用イオン注入、１０７は多結晶シリコン膜の結晶粒（本図の場合柱状結晶）である。
【０００５】
図７（ａ）〜（ｅ）は、ゲート電極として非晶質シリコン膜を用いた場合である。ゲート電極には通常多結晶シリコンが用いられるが、前述したようにチャネリングによる突き抜けを防止するためにはゲート電極の多結晶シリコン膜の膜厚を厚くせざるをえない。このため、ゲート電極の膜厚を薄く保つためにはイオン注入突き抜け耐性にすぐれ非晶質シリコン膜１１０が用いられる（図７（ａ））。非晶質シリコン膜に硼素をイオン注入１０６した後に（図７（ｂ））、活性化のため熱処理が施されるが、この熱処理によって、非晶質シリコン膜は結晶粒成長し、多結晶シリコン膜１１１となり、その結晶粒１１２粒径は通常０．６μｍ程度となる（図７（ｃ））。微細ＭＯＳトランジスタではゲート幅、ゲート長とも０．１μｍ程度と粒径の１／５以下であるため、等価的にトランジスタは１個もしくは最高でも２個の結晶粒からなっている。このとき結晶粒１１２は非晶質から実に０．６μｍまで成長するため、大きな応力が発生する。この応力は微細デバイスにおいてはゲート絶縁膜が薄いため、ここで緩和されることなくチェネル領域のシリコンに加わり結晶欠陥１１３を発生する（図７（ｄ））。この結晶欠陥はトランジスタのリークを生じ、トランジスタが正常に動作することができなくなってしまう。このような状態において、この後、ソース・ドレインへの硼素のイオン注入工程１１４を行うと、ソース・ドレイン領域だけでなくゲート電極にもイオン注入はされるため、結晶中でチャネリングが起こり、チャネリングイオン１１５がゲート電極、ゲート絶縁膜を突き抜けチャネル領域まで達してしまい、突き抜け不純物領域１１７が形成され（図７（ｅ））、これしきい値電圧を変動させる。１１６はサイドウォール絶縁膜である。
【０００６】
【発明が解決しようとする課題】
本発明はイオン注入によるゲート電極の突き抜けを防止しながら、ゲート電極をイオン注入後の熱処理によっても結晶粒成長させない構造のゲート電極を形成することにより、熱処理時の応力発生による結晶欠陥の発生をも抑制することによって、微細加工に適した構造のゲート電極を含む半導体装置およびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体装置は、半導体基板上にウェル構造、素子分離、ゲート絶縁膜を含むＭＯＳ型半導体装置であって、
ゲート電極がシリコン膜からなる単層膜、シリコン膜と単一または複数の金属膜とからなる積層膜、シリコン膜と金属シリサイド膜とからなる積層膜のうちのいずれかの構造を備え、
前記シリコン膜は導電性を有し、結晶粒の平均粒子が２ｎｍ以上４０ｎｍ以下の範囲の大きさからなる小粒径多結晶シリコン膜であって、前記結晶粒の結晶方位が特定の方位に配向していないことを特徴とする。
【０００８】
本発明においては、前記シリコン膜は、少なくとも２層以上の複数のシリコン層からなる積層構造であることが好ましい。さらに好ましくは、２〜４層の複数のシリコン層からなる積層構造である。
【０００９】
また前記シリコン膜は、ゲルマニウムを含むことが好ましい。ゲルマニウムはシリコン膜に対して１０〜３０ａｔｏｍ％存在させるのが好ましい。
【００１０】
次に本発明の製造方法は、半導体基板上にウェル構造、素子分離、ゲート絶縁膜を含むＭＯＳ型半導体装置の製造方法であって、
前記ゲート絶縁膜上にシリコン膜を形成し、
前記シリコン膜に不純物を導入し、
前記シリコン膜を加工してゲート電極を形成することにより、
結晶粒の平均粒子が２ｎｍ以上４０ｎｍ以下の範囲の大きさからなる小粒径多結晶シリコン膜であって、前記結晶粒の結晶方位が特定の方位に配向していないシリコン膜を形成するこを特徴とする。
【００１１】
次に本発明の別の製造方法は、半導体基板上にウェル構造、素子分離、ゲート絶縁膜を含むＭＯＳ型半導体装置の製造方法であって、
前記ゲート絶縁膜上にシリコン膜を形成し、
前記シリコン膜に不純物を導入し、
前記シリコン膜上に単一もしくは複数の金属膜、または金属シリサイド膜を形成し、
前記シリコン膜、前記シリコン膜と前記金属膜とからなる積層膜、または前記シリコン膜と前記金属シリサイド膜とからなる積層膜を加工してゲート電極を形成することにより、
結晶粒の平均粒子が２ｎｍ以上４０ｎｍ以下の範囲の大きさからなる小粒径多結晶シリコン膜であって、前記結晶粒の結晶方位が特定の方位に配向していないシリコン膜を形成するこを特徴とする。
【００１２】
前記方法においては、シリコン膜を形成する方法が、前記ゲート絶縁膜直上に小粒径多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上に非晶質シリコン膜を形成する工程とを包含し、前記小粒径多結晶シリコン膜の膜厚が前記結晶粒の大きさと同程度であることが好ましい。
【００１３】
また前記シリコン膜を形成する方法が、前記ゲート絶縁膜直上に非晶質シリコン膜を形成する工程と、急速昇降温の短時間アニールを行って前記非晶質シリコン膜を小粒径多結晶シリコン膜に変換する工程と、変換された前記小粒径多結晶シリコン膜上に非晶質シリコン膜または多結晶シリコン膜を形成する工程とを包含し、前記非晶質シリコン膜の膜厚が前記結晶粒の大きさと同程度であることが好ましい。
【００１４】
また前記シリコン膜が、ゲルマニウムを含むことが好ましい。
【００１５】
また前記不純物を導入する方法が、イオン注入法、プラズマドーピング法または熱拡散法であることが好ましい。
【００１６】
【発明の実施の形態】
一般的にイオン注入の突き抜けの面から考えれば、非晶質シリコンの形でシリコン膜を堆積することが好ましいが、非晶質シリコン膜はイオン注入後の活性化熱処理により結晶粒が大きく成長し、それに伴い応力が発生するため、ゲート電極直下またはソース・ドレイン領域で結晶欠陥を生ずる可能性が高い。そのため、あらかじめ多結晶シリコンで形成すれば結晶粒成長の問題は回避可能であるが、一方、多結晶シリコン膜の結晶粒の大きさや面方位は制御されていないため、結晶粒内でイオンのチャネリングを生ずる。チャネリングを防止するためにはまず、結晶粒が特定の配向性をもたない、たとえば柱状結晶などにならないことが重要であり、また結晶粒の大きさも膜厚に比べ十分小さいことが必要と考えた。その目安として膜厚方向に結晶粒が３個から５個以上並んでおり、それらの結晶粒が互いの任意の面方位をもつことにより、イオンのチャネリング確率は著しく減少する。一方、このような小さい結晶粒であっても一旦多結晶化したものはその後の熱処理に置いても互いの結晶粒がお互いに成長しようと相互干渉するため、熱処理後でも結晶粒が大きくならない。すなわち結晶成長が起こらないため応力が発生することがない。本発明はこのような小結晶粒でかつ特定の面方位に配向していない多結晶シリコンからなるシリコン電極または、シリコン膜と複数の金属の積層構造、またはシリコン膜と金属シリサイドからなる電極の構造、さらに小結晶粒電極およびそれと同じ効果をもつ積層構造のシリコン電極の製造方法を提供できる。
【００１７】
（第１の実施形態）
図１（ａ）〜（ｄ）に示す断面図を用いて、本発明の第１の実施形態を説明する。図１（ｄ）は本発明のトランジスタの電極構造を示したものである。１はシリコン基板であり、ウェル領域２、例えばＮウェルが形成されていることがある。３は素子分離領域で、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。分離方式はこれに限定されない。４はゲート絶縁膜である。５は本発明に含まれる小粒径かつ特定の方向に配向していない、いわゆるランダム配向の多結晶シリコン電極である。６は例えば硼素などのゲート電極用注入イオンである。７は多結晶シリコン電極中の不純物が、その上部の金属膜８に拡散するのを防止するためのバリア金属層である。以下、工程流れ図に従って、第１の実施形態を説明する。
【００１８】
Ｐ型（１００）のシリコン基板上１に、公知のＳＴＩ分離領域３を分離深さ０．３μｍで形成した後、公知のフォトリソグラフィー技術とイオン注入技術によりＮ型およびＰ型ウェル領域２、さらにはチャネル領域の不純物導入をした後、活性領域上に公知のＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）技術により１０００℃、水素：酸素＝１：９５、圧力１．３３×１０３Ｐａ（１０Ｔｏｒｒ）で膜厚２．２ｎｍの酸化膜を形成し、その後、窒素プラズマに暴露することにより表面付近に窒素のピーク濃度４ａｔｍ％を持つように窒化を行い、ゲート絶縁膜４を形成した。このときの窒化はＩＣＰプラズマにより行い、周波数１３．５６ＭＨｚ、３００Ｗ圧力１．３３×１０３Ｐａ（１０Ｔｏｒｒ）、２０秒間行った。その後、枚葉処理可能な減圧ＣＶＤ装置を用いて、小粒径多結晶シリコン膜５を８０ｎｍ堆積した（図１（ａ））。このとき、小粒径多結晶シリコンを形成するため、圧力１．０６×１０４Ｐａ（８０Ｔｏｒｒ）でＳｉＨ４：Ｈ２＝１：１３、温度６７０℃で堆積を行った。透過電子顕微鏡（ＴＥＭ）にて観察した結晶粒の大きさは平均１５ｎｍであった。膜厚方向には平均して４〜６個の結晶粒が存在し、ＴＥＭ写真からその配向は特定方向ではないことを確認した。
【００１９】
その後、イオン注入６により硼素を加速エネルギー５ｋｅＶで５×１０１５ｃｍ−２イオン注入した（図１（ｂ））。その後、これらのイオンを活性化するために７５０℃で３０分間、窒素中で熱処理を行った。このときＴＥＭ観察によれば、結晶粒の平均的な粒径に変化はなく、ほぼ平均１５ｎｍのままであった。一方、トランジスタを形成してからの、しきい値電圧の測定により、硼素注入はシリコン膜中に対して行われており、ゲート絶縁膜４直下のチャネル領域には到達しないことが確認できた。すなわち、膜厚方向にそれぞれ結晶の向きの異なる平均５個の結晶粒および結晶粒界が存在していたため、イオンのチャネリングによる突き抜けは発生しなかった。
【００２０】
その後、公知のスパッタリング装置によりＴｉをターゲットとして反応性スパッタにより１０ｎｍの窒化チタン膜をバリア金属層７として形成し、引き続きスパッタリング技術によりタングステン膜８を厚み５０ｎｍで堆積し、全体としてタングステン膜／窒化チタン膜／小粒径多結晶シリコン膜の３層からなるポリメタル構造電極を形成した（図１（ｃ））。
【００２１】
ここで小粒径多結晶シリコンの形成方法は数種類考えられるが、本実施形態では枚葉式ＣＶＤ装置を用いてＳｉＨ４と水素の混合雰囲気中で水素とＳｉＨ４の流量比が１０以上になるようにするとともに比較的高温の６３０〜７００℃で堆積した。この結晶粒の大きさは水素流量比、圧力、温度を変化させることにより制御することが可能であり、通常のバッチ式の減圧ＣＶＤ装置でも形成可能である。また、ＳｉＨ４ガスに微量の一酸化二窒素（Ｎ２Ｏ）を混合させても、小粒径多結晶シリコン膜を形成することができるが、それぞれ形成条件は使用する装置にも依存するため、詳細説明は省略する。その後、公知のフォトリソグラフィー技術およびドライエッチング技術により、ゲート電極を加工した（図１（ｄ））。
【００２２】
（第２の実施形態）
次に、本発明の第２の実施形態について工程流れ図２（ａ）〜（ｄ）を用いて説明する。Ｐ型（１００）１１−１４Ωｃｍエピ厚５μｍ、基板の比抵抗１０〜１５ｍΩのエピタキシャル基板１上に、公知の分離技術を用い、深さ０．３μｍのＳＴＩ分離領域３を形成した後、公知のフォトリソグラフィー技術とイオン注入技術によりＮ型およびＰ型ウェル形成２、チャネル領域の不純物導入を行った後、膜厚２．２ｎｍのゲート絶縁膜４を一酸化窒素と酸素の混合雰囲気中において１０００℃で形成した。この時、膜中の窒素のピーク濃度は６ａｔｍ％であった。その後、枚葉式ＣＶＤ装置により小粒径多結晶シリコン膜５を２０ｎｍ形成した。このときＳｉＨ４と水素の混合雰囲気１：１３で１．０６×１０４Ｐａ（８０Ｔｏｒｒ）、温度６９０℃で堆積を行った。その結果、結晶粒の大きさはＴＥＭ観察により平均１０ｎｍとなった。さらに同一チャンバー内で温度を６００℃に変化させてＳｉＨ４ガスにより、非晶質シリコン膜９を６０ｎｍ堆積した。すなわち、２０ｎｍの小粒径多結晶シリコン膜上に６０ｎｍの非晶質シリコン膜９を積層した（図２（ａ））。
【００２３】
その後、硼素６をイオン注入により加速エネルギー５ｋｅＶ、ドーズ量５×１０１５ｃｍ−２で注入した（図２（ｂ））。その後、イオンの活性化のため７５０℃、３０分間窒素雰囲気で熱処理を行った。このとき、非晶質シリコン膜９は結晶化されるが、下地の小粒径多結晶シリコン膜５の結晶性を引き継ぐため、その結晶粒は下地の小粒径多結晶シリコン膜とほぼ同じ大きさの小粒径多結晶シリコン膜１０となった（図２（ｃ））。ＴＥＭによる観察では非晶質層が結晶化した多結晶シリコン膜８の粒径は、平均で２０ｎｍ程度であった。イオン注入はすでに非晶質の状態で実施しているので突き抜けの心配はなかった。また、熱処理後も結晶粒は２０ｎｍ程度までしか成長せず、さらにすでに存在している小粒径多結晶シリコン膜５が応力の緩衝膜として作用するため、ゲート絶縁膜３直下のチャネル領域、またはソース・ドレイン領域へ応力が集中することはなかった。また、非晶質シリコン膜９はイオン注入に対しては十分なチャネリング耐性があるため、実質的には小粒径多結晶シリコン膜５と非晶質シリコン膜９のトータル膜厚は、すべてが小粒径多結晶シリコン膜の場合にくらべ薄くすることが可能であった。
【００２４】
その後、公知のフォトリソグラフィー技術と、ドラエッチング技術によりゲート電極を加工した後、イオン注入技術によりＬＤＤ領域を形成し、公知のＣＶＤ技術とドライエッチング技術によりサイドウォール１１を形成した後、イオン注入技術により硼素を５ＫｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入し、ソース・ドレイン領域を形成した。その後、スパッタ技術によりコバルト膜８ｎｍおよび窒化シタン膜２０ｎｍを堆積し、ＲＴＡ技術（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により４５０℃、６０秒、窒素中にてシリサイド化アニールを行いゴバルトシリサイドを形成した。その後サイドウォール上の未反応コバルトおよび窒化チタン膜を選択的に除去し、コバルトシリサイド領域１２を形成した（図２（ｄ））。
【００２５】
本実施形態ではゲート電極の空乏化を防止するため、ゲート電極への硼素イオン注入とソース・ドレイン注入時の硼素イオン注入の２回ゲート電極に硼素を注入しているが、これをソース・ドレイン時の硼素イオン注入の１回で行うこともできる。その場合はサイドウォールＣＶＤ膜の堆積温度を５５０℃以下で行うことにより非晶質シリコン膜７は結晶化することがないため、ソース・ドレイン注入時のイオン突き抜けにも有利であるばかりでなく、コバルトシリサイドの形成自体も非晶質シリコン上のほうが安定しているため有利である。なお、本発明の実施形態１のごとく、ポリメタル構造電極の場合はゲート電極へのイオン注入は必須である。
【００２６】
（第３の実施形態）
次に、本発明の第３の実施形態について工程断面流れ図、図３（ａ）〜（ｅ）を用いて説明する。Ｐ型（１００）１１−１４Ωｃｍエピ厚５μｍ、基板の比抵抗１０〜１５ｍΩのエピタキシャル基板上１に、公知の分離技術を用い、深さ０．３μｍのＳＴＩ分離領域３を形成した。その後、公知のフォトリソグラフィー技術とイオン注入技術によりＮ型およびＰ型ウェル形成２、チャネル領域の不純物導入を行った。その後、膜厚２．２ｎｍのゲート絶縁膜４を一酸化二窒素雰囲気中において１０００℃で形成した。この時、膜中の窒素のピーク濃度は１ａｔｍ％であった。続いて、枚葉式ＣＶＤ装置により６００℃でＳｉＨ４ガスを用いて１．０６×１０４Ｐａ（８０Ｔｏｒｒ）で膜厚１０ｎｍの非晶質シリコン膜１３を堆積した（図３（ａ））。
【００２７】
その後、ＲＴＡにより昇温速度１００℃／秒で１０５０℃まで昇温し、１０５０℃に達したのち、降温速度１００℃／秒で冷却することにより、非晶質シリコン膜１３を小粒径多結晶シリコン膜１４に変換した。雰囲気は窒素中で行った（図３（ｂ））。このとき、結晶成長は非常に急速な温度変化のため成長核の発生率は高いものの結晶が十分な大きさに成長する十分な時間は与えられていない上、膜厚が１０ｎｍと薄いため成長した結晶はすぐに膜厚の大きさまで達してしまいこれ以上大きく成長することはなかった。
【００２８】
前記実施形態２のごとく膜堆積当初から小粒径多結晶シリコン膜で堆積できれば本実施形態のように、一旦非晶質で堆積し、小粒径多結晶シリコンへ変換する作業は不要であるように思われるが、膜厚の薄い、とりわけ１０ｎｍ以下の膜厚で小粒径多結晶シリコンを堆積すると、粒径は膜厚より十分小さくない場合は、粒と粒の成長後、粒と粒が互いに接触した時点で成長がとまるために、しばしば、粒と粒の間に隙間ができ、連続膜とならない場合がある。実施形態２ではその後、非晶質シリコンを堆積しているためその隙間は非晶質シリコンにより埋めることができるため大きな問題にはならないが、当初から多結晶で薄膜を連続膜として堆積することは難しいことにかわりはない。
【００２９】
一方、本実施形態では非晶質として連続膜堆積したものを熱処理によって多結晶に変化させているため、膜の連続性は多結晶化後も保たれている。その後、枚葉ＣＶＤ装置により６４０℃でＳｉＨ４ガスにより多結晶シリコン膜（図３（ｄ））中では小粒径多結晶シリコン膜１０として表示）を７０ｎｍ堆積した。このとき、多結晶シリコン膜は下地の小粒径多結晶シリコン膜の結晶性を受け継ぐため、比較的小粒径の多結晶シリコン膜１０が成長した。ＴＥＭによる観察結果では平均の結晶粒径は２０ｎｍ程度であった。もちろん、ここで上部に堆積する膜は非晶質シリコン９であった場合には、１０ｎｍの小粒径多結晶シリコン膜上１４に、７０ｎｍの非晶質シリコン膜９が堆積されることになる。多結晶シリコン膜の場合、粒径が僅かに小さい膜厚１０ｎｍの小粒径多結晶シリコン層１４と７０ｎｍの粒径が僅かに大きい膜厚７０ｎｍの多結晶シリコン膜１０が積層で堆積されることになる。その後、ゲート電極への不純物導入としてイオン注入法により硼素イオン６を加速エネルギー５ｋｅＶで５×１０１５ｃｍ−２注入した（図３（ｃ））。その後、イオン活性化のための熱処理を７５０℃、３０分の窒素雰囲気中で行った。このとき１層目の小粒径多結晶シリコン膜１４も２層目の小粒径多結晶シリコン膜１０もいずれも熱処理によっても結晶成長はおこらず、粒径もほとんど変化しないため、それに伴う応力の発生、ひいてはゲート絶縁膜３直下のチャネル領域やドーソ・ドレイン領域への結晶欠陥の発生も防止できた。また非晶質シリコン膜９を堆積した場合は、この７５０℃、３０分、窒素中熱処理にて多結晶シリコンに成長するが、このとき結晶粒は下地の小粒径多結晶シリコン膜の粒径を受け継ぐので、やはり小粒径多結晶シリコン膜１０となった（図３（ｄ））。本実施形態はシリコン膜上部に金属膜や金属シリサイド膜を成長させる、いわゆるポリメタルやシリサイドゲート構造については説明を省略したが、この後、第１の実施形態のごとくバリア金属層、および金属膜を堆積すればポリメタルゲート電極に、第２の実施形態のごとくコバルトを堆積し、熱処理を行えばシリサイドゲートになる。本発明ではこの後、公知のフォトリソグラフィー技術およびドライエッチング技術によりシリコン電極をパターンニングしでゲート電極を形成した。（図３（ｅ））
以上の実施形態では、シリコン膜は１層または最大２層からなるものであるが、もちろん、これらの積層数は３層、４層と多層になってもよい。多層になればなるほど、上下の層での結晶粒の方位はランダムになるので、イオン注入に対する突き抜け耐性は向上することになる。また、結晶粒自体は熱処理でこれ以上は結晶成長しないので応力が増大することもない。ただし、工業的に考えた場合、４層以上の膜を積層にすることはゲート電極膜厚が厚い場合はともかく、電極の膜厚が８０ｎｍ以下においては製造するのに困難が伴う。また、４層以上の積層においては２〜３層と同程度のチャネリング防止効果しか期待できない。また、本実施形態はシリコン膜について述べているが、近年、とりわけ硼素をドーピングしたゲート電極の空乏化低減にゲルマニウム添加が有望であるとの知見もあり、シリコン膜にゲルマニウムを１０〜５０ａｔｏｍ％添加したシリコンゲルマニウムであっても全く問題なく、その効果はシリコンの場合と同様である上、イオン注入した硼素の膜中濃度も高く保てるため空乏化防止にも効果がある。またシリコンゲルマニウムを用いる場合、実施形態１では膜全体がポリシリコンゲルマニウムとなるが、実施形態２では第１層は小粒径多結晶シリコン層、第２層は非晶質シリコンゲルマニウム層、さらに３層目として非晶質シリコン層が必要である。第１層はゲルマニウムの薄膜ゲート絶縁膜への拡散による信頼性低下を防止するため、第３層はコバルトシリサイドを形成するためにシリコン膜が必要なためである。第３の実施形態についても第１層目は小粒径多結晶シリコン膜（ＲＴＡ後）、第２層が多結晶または非晶質シリコンゲルマニウム膜となる。さらに第３の実施形態でサリサイド構造にする場合も第３の非晶質シリコン層が必要である。また、ドーピングについては最も一般的に用いられるイオン注入法を中心に説明したが、プラズマドーピング法であっても熱拡散法であっっても本発明の効果はかわることはない。ただし、熱拡散法の場合、チャネリングは存在しないので、熱拡散中の熱処理による結晶粒成長に伴う応力発生を低減する効果に止まる。
【００３０】
図４（ａ）〜（ｂ）はシリコン基板２０１上の薄膜ゲート絶縁膜２０２上に堆積した小粒径多結晶シリコン膜２０３の堆積直後（図４（ａ））と９００℃、３０分、窒素中でのアニール後（図４（ｂ））の透過電子顕微鏡写真の結晶粒のスケッチである。２０４は結晶粒でこのときの結晶粒の大きさは平均して４０ｎｍであった。膜厚は２００ｎｍである。また、結晶の配向はＸ線回折により特定の方位に強く配向していないことが確認できている。熱処理前の結晶粒の状況（図４（ａ））と熱処理後の結晶粒の状況（図４（ｂ））は大きな差がなく、小粒径多結晶シリコン膜は熱処理を加えてもそれ以上結晶粒は成長しないことがわかる。
【００３１】
一方、図５（ａ）〜（ｂ）はシリコン基板上２０１の薄膜ゲート絶縁膜２０２上に非晶質ｓシリコン膜２０５を堆積し、９００℃、３０分ｍ窒素中での熱処理前後のＴＥＭ写真のスケッチである。堆積直後は非晶質シリコン２０５なので結晶粒は観察されないが（図５（ａ））、熱処理後は結晶粒が成長し、多結晶シリコン２０６となっている。また結晶粒２０７は約０．５μｍと大きい（図５（ｂ））。このように非晶質シリコン膜は熱処理により結晶が巨大化することがわかった。その際に強い応力を発生することは以上の結果から類推することができる。
【００３２】
【発明の効果】
以上のように本発明は、ＭＯＳ型トランジスタのゲート電極において、ゲート電極に用いるシリコン膜の膜厚を増加させることなく、イオン注入による不純物のチャネル領域への突き抜けを防止するとともに、イオン注入原子活性化のための熱処理による、ゲート電極のシリコン膜の結晶粒成長に伴って発生する応力による、ゲート絶縁膜直下のチャネル領域またはソース・ドレイン領域への結晶欠陥の発生を抑制し、チェネルリーク電流、接合リーク電流がすくなく、かつ微細な高性能トランジスタを実現できるものである。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明のゲート電極の形成方法の第１の実施形態の工程流れ断面図
【図２】（ａ）〜（ｄ）は本発明のゲート電極の形成方法の第２の実施形態の工程流れ断面図
【図３】（ａ）〜（ｅ）は本発明のゲート電極の形成方法の第３の実施形態の工程流れ断面図
【図４】（ａ）〜（ｂ）は小粒径多結晶シリコン膜の熱処理前後の結晶成長の透過電子顕微鏡写真のスケッチ図
【図５】（ａ）〜（ｂ）は非晶質シリコン膜の熱処理前後の結晶成長の透過電子顕微鏡写真のスケッチ図
【図６】（ａ）〜（ｃ）は従来技術により形成したゲート電極の形成方法の工程流れ断面図
【図７】（ａ）〜（ｅ）は従来技術により形成したゲート電極の形成方法の工程流れ断面図
【符号の説明】
１ シリコン基板
２ ウェル（Ｎウェル）領域
３ 素子分離（ＳＴＩ分離）領域
４ ゲート絶縁膜
５ 小粒径多結晶シリコン膜
６ ゲート電極用注入イオン（硼素）
７ バリア金属膜（窒化チタン膜）
８ 金属膜（タングフテン）
９ 非晶質シリコン膜
１０ 非晶質シリコン膜が変化して形成された小粒径多結晶シリコン膜
１１ サイドウォール絶縁膜
１２ シリサイド層（コバルトシリサイド）
１３ 薄い非晶質シリコン膜
１４ 非晶質シリコン膜が変化した小粒径多結晶シリコン膜
１０１ シリコン基板
１０２ ウェル領域
１０３ 素子分離領域
１０４ ゲート絶縁膜
１０５ 多結晶シリコン膜
１０６ ゲート電極用イオン注入
１０７ 多結晶シリコン膜の結晶粒（柱状結晶）
１０８ ゲート電極用イオン注入のチャネリング成分
１０９ ゲート電極用イオン注入のチャネリングにより突き抜けた不純物
１１０ 非晶質シリコン膜
１１１ 非晶質シリコン膜が変化した多結晶シリコン膜
１１２ 非晶質シリコン膜が変化した多結晶シリコン膜の結晶粒
１１３ 結晶粒成長時の応力により発生した結晶欠陥
１１４ ソース・ドレイン用注入イオン
１１５ ソース・ドレイン用イオン注入のチャネリング成分
１１６ サイドウォール絶縁膜
１１７ ソース・ドレイン用イオン注入のチャネリングにより突き抜けた不純物
２０１ シリコン基板
２０２ ゲート絶縁膜
２０３ 小粒径多結晶シリコン膜
２０４ 小粒径多結晶シリコン膜の結晶粒
２０５ 非晶質シリコン膜
２０６ 非晶質シリコン膜が結晶成長した多結晶シリコン膜
２０７ 非晶質シリコン膜が結晶成長した多結晶シリコン膜の結晶粒
【発明の属する技術分野】
本発明は半導体デバイス、とりわけＣＭＯＳ（相補型金属−酸化膜―半導体）デバイスのトランジスタに用いられるゲート電極の構造および形成方法に関するものである。
【０００２】
【従来の技術】
微細ＭＯＳ型トランジスタでは電極への不純物ドーピングに、通常、イオン注入が用いられる。一方、近年の微細化ＭＯＳ型トランジスタでは、ドライエッチングによる加工性の向上や、フォトリソグラフィーのよるレジストのパターン制御性の観点、さらにはデバイス構造の平坦化の観点からもゲート電極の膜厚の薄膜化が要求されている。ゲート電極は通常、多結晶シリコン膜または非晶質シリコン膜で形成されるのが普通である。多結晶シリコン膜は通常、ある範囲の大きさの結晶粒の集合として成り立っており、通常はその結晶粒の大きさは１００〜２００ｎｍ程度である。また、多結晶シリコン膜の形成方法にもよるが、しばしばこれらの結晶粒は特定の方位に配向している場合があり、とりわけ多結晶シリコン膜の表面からゲート絶縁膜の上部まで貫通した結晶粒の集合体からなる場合を柱状結晶とよんでいる。これらの結晶粒の内部は単結晶として取り扱うことができる。これらの多結晶シリコンにイオン注入により不純物を導入する場合、結晶粒の方位によってはイオンのチャネリングが生じ、計算上、不純物イオンが多結晶シリコン中で止まるエネルギーにもかかわらず、ゲート絶縁膜をも突き抜けシリコン基板、とりわけＭＯＳ型トランジスタのチャネル領域に達することがある。これらはイオンの突き抜けと呼ばれＭＯＳ型トランジスタのしきい値電圧の変動をもたらす。ゲート電極の膜厚が薄い場合には、さらにこのチャネリングが発生しやすい。特に結晶粒がある程度以上の大きさをもち、それがゲート電極とほぼ等しいか大きい場合、結晶粒の中は単結晶としてみなせるため、このチャネリングによる突き抜けはさらに起こりやすく、そのためゲート電極の薄膜化を阻害し、ひいては微細加工の難度を高めている。また、その結晶粒が柱状となった場合、ゲート電極の表面からゲート絶縁膜は面方位の比較的そろった単結晶の集合体とみなせるため、イオンの突き抜けをさらに促進しやすい。
【０００３】
一方、これら多結晶シリコンの結晶粒によるチャネリング問題を回避するためには、ゲート電極に不純物をイオン注入するときに、ゲート電極に結晶性を持たせなければよいことは容易に想像できる。すなわち、ゲート電極に結晶性を持たない非晶質の状態で堆積することで、結晶粒によるチャネリングの問題を回避することができるように見える。イオン注入における不純物の突き抜けの観点だけからみると、非晶質シリコン膜をゲート電極に用いることでチャネリングの問題は回避できるものの、他の深刻な問題を新たに発生する。通常、ゲート電極はゲート電極への不純物導入の後、不純物の活性化のため熱処理が施されるが、このとき非晶質シリコン膜は結晶成長をおこし、多結晶シリコンへと変化する。このとき非晶質からの成長では、成長核の数はすくないため、結晶粒は大きく成長しやすく、その大きさは０．４〜０．６μｍまたは１μｍを越える場合さえある。このとき、結晶粒の成長にともなってストレスが発生する。このストレスは非晶質から成長する結晶粒の大きさが大きいほど大きい。これによりシリコン基板のゲート電極直下のチャネル領域およびソース・ドレイン領域には大きなストレスが加わることになる。このときのストレスは電極材料がシリコン膜系の場合は引っ張り応力となることが多い。一方、ＭＯＳ型トランジスタの素子分離領域である、ＬＯＣＯＳ部またはＳＴＩ部には酸化膜分離特有の圧縮応力が存在しており、この圧縮応力と、ゲート電極の結晶化にともなう引っ張り応力の競合の結果、ＭＯＳ型トランジスタのチャネル部またはソース・ドレイン部から素子分離にかけて結晶欠陥が極めて発生しやすくなる。これらの応力は、ＭＯＳトランジスタの設計寸法が小さいほどストレスを緩和できる場所がないため、きつくなり、とりわけ微細ＭＯＳ型トランジスタにおいて非常に深刻な問題となる。チャネル領域の結晶欠陥はソース・ドレイン間のリーク電流に、ソース・ドレイン領域の結晶欠陥は接合リークとなり、トランジスタの性能を損なうばかりでなく、ときにはトランジスタの動作そのものを阻害する。一方、チャネル直下における強力な応力の存在はエラストレジスタンスに代表されるようにキャリアの移動度を変化させ、キャリアの種類によりときには移動度を低下させたり、移動度を向上させたりする。これによりトランジスタの駆動力はバラツクこととなり正常なトランジスタ動作を著しく阻害する。この問題を防止するためには、ゲート電極を多結晶シリコンで形成することで回避可能である。多結晶シリコンは一旦、結晶粒がある大きさに成長しているため、イオン注入後の熱処理においても、それ以上結晶粒が大きく成長する可能性は低い。すでに存在する結晶粒と結晶粒が互いにぶつかりあい、それ以上の成長を阻害するからである。多結晶シリコンをゲート電極に用いることにより、応力発生による結晶欠陥発生やトランジスタの駆動能力の不安定性は回避できるものの、はじめにのべたようにイオン注入におけるチャネリング発生によるイオンの突き抜けの問題が再び浮上する。この問題を回避するためには、ゲート電極をイオン注入におけるチャネリング確率を十分低くできるだけ厚くするか、またはイオン注入エネルギーを極端に低くすることであるが、ゲート電極の厚膜化は加工性の低下を招き、平坦性の低下を招く。また低ネネルギーの注入はイオン注入装置の性能上の制限や、ゲート電極のドーピング濃度の低下をもたらすため非現実的である。とりわけ、近年、注目されているシリコン電極上に金属膜を張り合わせたポリメタル構造においては、２層の複合膜からなる関係上、下地のシリコン膜はできるたけ薄くしなければならないため、非晶質で堆積することが必須となっている。しかし、非晶質では前述した熱処理後の結晶粒成長に伴う応力による結晶欠陥発生の問題があるため、このままでは解がないのが現状である。
【０００４】
図６（ａ）〜（ｃ）および図７（ａ）〜（ｅ）は従来の技術による工程断面図を示したものである。図６は多結晶シリコン膜１０５をゲート電極として用いた場合である。多結晶シリコンの結晶粒の粒径は通常０．１〜０．２μｍ程度であり、しばしば柱状結晶になる。このような状態では結晶粒は膜の表面から、ゲート絶縁膜直上まで貫通した結晶となるため、その後のゲート電極用イオン注入において（図６（ａ））、チャネリングを生じたイオン１０８が電極を貫通し、ゲート絶縁膜直下のチャネル領域まで達してしまい、不純物突き抜け１０９を生じ、しきい値電圧の変化をもたらす（図６（ｂ））。イオン注入後の熱処理において、これら多結晶シリコン膜は、これ以上は粒径成長しないので、とくに大きな応力は加わることはない。これらのチャネリングを防止するためには、多結晶シリコン膜の膜厚を厚くすることが必要となる。このようにして半導体装置を製造する（図６（ｃ））。なお図６（ａ）〜（ｃ）において、１０１はシリコン基板、１０２はウェル領域、１０３は素子分離領域、１０４はゲート絶縁膜、１０６はゲート電極用イオン注入、１０７は多結晶シリコン膜の結晶粒（本図の場合柱状結晶）である。
【０００５】
図７（ａ）〜（ｅ）は、ゲート電極として非晶質シリコン膜を用いた場合である。ゲート電極には通常多結晶シリコンが用いられるが、前述したようにチャネリングによる突き抜けを防止するためにはゲート電極の多結晶シリコン膜の膜厚を厚くせざるをえない。このため、ゲート電極の膜厚を薄く保つためにはイオン注入突き抜け耐性にすぐれ非晶質シリコン膜１１０が用いられる（図７（ａ））。非晶質シリコン膜に硼素をイオン注入１０６した後に（図７（ｂ））、活性化のため熱処理が施されるが、この熱処理によって、非晶質シリコン膜は結晶粒成長し、多結晶シリコン膜１１１となり、その結晶粒１１２粒径は通常０．６μｍ程度となる（図７（ｃ））。微細ＭＯＳトランジスタではゲート幅、ゲート長とも０．１μｍ程度と粒径の１／５以下であるため、等価的にトランジスタは１個もしくは最高でも２個の結晶粒からなっている。このとき結晶粒１１２は非晶質から実に０．６μｍまで成長するため、大きな応力が発生する。この応力は微細デバイスにおいてはゲート絶縁膜が薄いため、ここで緩和されることなくチェネル領域のシリコンに加わり結晶欠陥１１３を発生する（図７（ｄ））。この結晶欠陥はトランジスタのリークを生じ、トランジスタが正常に動作することができなくなってしまう。このような状態において、この後、ソース・ドレインへの硼素のイオン注入工程１１４を行うと、ソース・ドレイン領域だけでなくゲート電極にもイオン注入はされるため、結晶中でチャネリングが起こり、チャネリングイオン１１５がゲート電極、ゲート絶縁膜を突き抜けチャネル領域まで達してしまい、突き抜け不純物領域１１７が形成され（図７（ｅ））、これしきい値電圧を変動させる。１１６はサイドウォール絶縁膜である。
【０００６】
【発明が解決しようとする課題】
本発明はイオン注入によるゲート電極の突き抜けを防止しながら、ゲート電極をイオン注入後の熱処理によっても結晶粒成長させない構造のゲート電極を形成することにより、熱処理時の応力発生による結晶欠陥の発生をも抑制することによって、微細加工に適した構造のゲート電極を含む半導体装置およびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体装置は、半導体基板上にウェル構造、素子分離、ゲート絶縁膜を含むＭＯＳ型半導体装置であって、
ゲート電極がシリコン膜からなる単層膜、シリコン膜と単一または複数の金属膜とからなる積層膜、シリコン膜と金属シリサイド膜とからなる積層膜のうちのいずれかの構造を備え、
前記シリコン膜は導電性を有し、結晶粒の平均粒子が２ｎｍ以上４０ｎｍ以下の範囲の大きさからなる小粒径多結晶シリコン膜であって、前記結晶粒の結晶方位が特定の方位に配向していないことを特徴とする。
【０００８】
本発明においては、前記シリコン膜は、少なくとも２層以上の複数のシリコン層からなる積層構造であることが好ましい。さらに好ましくは、２〜４層の複数のシリコン層からなる積層構造である。
【０００９】
また前記シリコン膜は、ゲルマニウムを含むことが好ましい。ゲルマニウムはシリコン膜に対して１０〜３０ａｔｏｍ％存在させるのが好ましい。
【００１０】
次に本発明の製造方法は、半導体基板上にウェル構造、素子分離、ゲート絶縁膜を含むＭＯＳ型半導体装置の製造方法であって、
前記ゲート絶縁膜上にシリコン膜を形成し、
前記シリコン膜に不純物を導入し、
前記シリコン膜を加工してゲート電極を形成することにより、
結晶粒の平均粒子が２ｎｍ以上４０ｎｍ以下の範囲の大きさからなる小粒径多結晶シリコン膜であって、前記結晶粒の結晶方位が特定の方位に配向していないシリコン膜を形成するこを特徴とする。
【００１１】
次に本発明の別の製造方法は、半導体基板上にウェル構造、素子分離、ゲート絶縁膜を含むＭＯＳ型半導体装置の製造方法であって、
前記ゲート絶縁膜上にシリコン膜を形成し、
前記シリコン膜に不純物を導入し、
前記シリコン膜上に単一もしくは複数の金属膜、または金属シリサイド膜を形成し、
前記シリコン膜、前記シリコン膜と前記金属膜とからなる積層膜、または前記シリコン膜と前記金属シリサイド膜とからなる積層膜を加工してゲート電極を形成することにより、
結晶粒の平均粒子が２ｎｍ以上４０ｎｍ以下の範囲の大きさからなる小粒径多結晶シリコン膜であって、前記結晶粒の結晶方位が特定の方位に配向していないシリコン膜を形成するこを特徴とする。
【００１２】
前記方法においては、シリコン膜を形成する方法が、前記ゲート絶縁膜直上に小粒径多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上に非晶質シリコン膜を形成する工程とを包含し、前記小粒径多結晶シリコン膜の膜厚が前記結晶粒の大きさと同程度であることが好ましい。
【００１３】
また前記シリコン膜を形成する方法が、前記ゲート絶縁膜直上に非晶質シリコン膜を形成する工程と、急速昇降温の短時間アニールを行って前記非晶質シリコン膜を小粒径多結晶シリコン膜に変換する工程と、変換された前記小粒径多結晶シリコン膜上に非晶質シリコン膜または多結晶シリコン膜を形成する工程とを包含し、前記非晶質シリコン膜の膜厚が前記結晶粒の大きさと同程度であることが好ましい。
【００１４】
また前記シリコン膜が、ゲルマニウムを含むことが好ましい。
【００１５】
また前記不純物を導入する方法が、イオン注入法、プラズマドーピング法または熱拡散法であることが好ましい。
【００１６】
【発明の実施の形態】
一般的にイオン注入の突き抜けの面から考えれば、非晶質シリコンの形でシリコン膜を堆積することが好ましいが、非晶質シリコン膜はイオン注入後の活性化熱処理により結晶粒が大きく成長し、それに伴い応力が発生するため、ゲート電極直下またはソース・ドレイン領域で結晶欠陥を生ずる可能性が高い。そのため、あらかじめ多結晶シリコンで形成すれば結晶粒成長の問題は回避可能であるが、一方、多結晶シリコン膜の結晶粒の大きさや面方位は制御されていないため、結晶粒内でイオンのチャネリングを生ずる。チャネリングを防止するためにはまず、結晶粒が特定の配向性をもたない、たとえば柱状結晶などにならないことが重要であり、また結晶粒の大きさも膜厚に比べ十分小さいことが必要と考えた。その目安として膜厚方向に結晶粒が３個から５個以上並んでおり、それらの結晶粒が互いの任意の面方位をもつことにより、イオンのチャネリング確率は著しく減少する。一方、このような小さい結晶粒であっても一旦多結晶化したものはその後の熱処理に置いても互いの結晶粒がお互いに成長しようと相互干渉するため、熱処理後でも結晶粒が大きくならない。すなわち結晶成長が起こらないため応力が発生することがない。本発明はこのような小結晶粒でかつ特定の面方位に配向していない多結晶シリコンからなるシリコン電極または、シリコン膜と複数の金属の積層構造、またはシリコン膜と金属シリサイドからなる電極の構造、さらに小結晶粒電極およびそれと同じ効果をもつ積層構造のシリコン電極の製造方法を提供できる。
【００１７】
（第１の実施形態）
図１（ａ）〜（ｄ）に示す断面図を用いて、本発明の第１の実施形態を説明する。図１（ｄ）は本発明のトランジスタの電極構造を示したものである。１はシリコン基板であり、ウェル領域２、例えばＮウェルが形成されていることがある。３は素子分離領域で、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。分離方式はこれに限定されない。４はゲート絶縁膜である。５は本発明に含まれる小粒径かつ特定の方向に配向していない、いわゆるランダム配向の多結晶シリコン電極である。６は例えば硼素などのゲート電極用注入イオンである。７は多結晶シリコン電極中の不純物が、その上部の金属膜８に拡散するのを防止するためのバリア金属層である。以下、工程流れ図に従って、第１の実施形態を説明する。
【００１８】
Ｐ型（１００）のシリコン基板上１に、公知のＳＴＩ分離領域３を分離深さ０．３μｍで形成した後、公知のフォトリソグラフィー技術とイオン注入技術によりＮ型およびＰ型ウェル領域２、さらにはチャネル領域の不純物導入をした後、活性領域上に公知のＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）技術により１０００℃、水素：酸素＝１：９５、圧力１．３３×１０３Ｐａ（１０Ｔｏｒｒ）で膜厚２．２ｎｍの酸化膜を形成し、その後、窒素プラズマに暴露することにより表面付近に窒素のピーク濃度４ａｔｍ％を持つように窒化を行い、ゲート絶縁膜４を形成した。このときの窒化はＩＣＰプラズマにより行い、周波数１３．５６ＭＨｚ、３００Ｗ圧力１．３３×１０３Ｐａ（１０Ｔｏｒｒ）、２０秒間行った。その後、枚葉処理可能な減圧ＣＶＤ装置を用いて、小粒径多結晶シリコン膜５を８０ｎｍ堆積した（図１（ａ））。このとき、小粒径多結晶シリコンを形成するため、圧力１．０６×１０４Ｐａ（８０Ｔｏｒｒ）でＳｉＨ４：Ｈ２＝１：１３、温度６７０℃で堆積を行った。透過電子顕微鏡（ＴＥＭ）にて観察した結晶粒の大きさは平均１５ｎｍであった。膜厚方向には平均して４〜６個の結晶粒が存在し、ＴＥＭ写真からその配向は特定方向ではないことを確認した。
【００１９】
その後、イオン注入６により硼素を加速エネルギー５ｋｅＶで５×１０１５ｃｍ−２イオン注入した（図１（ｂ））。その後、これらのイオンを活性化するために７５０℃で３０分間、窒素中で熱処理を行った。このときＴＥＭ観察によれば、結晶粒の平均的な粒径に変化はなく、ほぼ平均１５ｎｍのままであった。一方、トランジスタを形成してからの、しきい値電圧の測定により、硼素注入はシリコン膜中に対して行われており、ゲート絶縁膜４直下のチャネル領域には到達しないことが確認できた。すなわち、膜厚方向にそれぞれ結晶の向きの異なる平均５個の結晶粒および結晶粒界が存在していたため、イオンのチャネリングによる突き抜けは発生しなかった。
【００２０】
その後、公知のスパッタリング装置によりＴｉをターゲットとして反応性スパッタにより１０ｎｍの窒化チタン膜をバリア金属層７として形成し、引き続きスパッタリング技術によりタングステン膜８を厚み５０ｎｍで堆積し、全体としてタングステン膜／窒化チタン膜／小粒径多結晶シリコン膜の３層からなるポリメタル構造電極を形成した（図１（ｃ））。
【００２１】
ここで小粒径多結晶シリコンの形成方法は数種類考えられるが、本実施形態では枚葉式ＣＶＤ装置を用いてＳｉＨ４と水素の混合雰囲気中で水素とＳｉＨ４の流量比が１０以上になるようにするとともに比較的高温の６３０〜７００℃で堆積した。この結晶粒の大きさは水素流量比、圧力、温度を変化させることにより制御することが可能であり、通常のバッチ式の減圧ＣＶＤ装置でも形成可能である。また、ＳｉＨ４ガスに微量の一酸化二窒素（Ｎ２Ｏ）を混合させても、小粒径多結晶シリコン膜を形成することができるが、それぞれ形成条件は使用する装置にも依存するため、詳細説明は省略する。その後、公知のフォトリソグラフィー技術およびドライエッチング技術により、ゲート電極を加工した（図１（ｄ））。
【００２２】
（第２の実施形態）
次に、本発明の第２の実施形態について工程流れ図２（ａ）〜（ｄ）を用いて説明する。Ｐ型（１００）１１−１４Ωｃｍエピ厚５μｍ、基板の比抵抗１０〜１５ｍΩのエピタキシャル基板１上に、公知の分離技術を用い、深さ０．３μｍのＳＴＩ分離領域３を形成した後、公知のフォトリソグラフィー技術とイオン注入技術によりＮ型およびＰ型ウェル形成２、チャネル領域の不純物導入を行った後、膜厚２．２ｎｍのゲート絶縁膜４を一酸化窒素と酸素の混合雰囲気中において１０００℃で形成した。この時、膜中の窒素のピーク濃度は６ａｔｍ％であった。その後、枚葉式ＣＶＤ装置により小粒径多結晶シリコン膜５を２０ｎｍ形成した。このときＳｉＨ４と水素の混合雰囲気１：１３で１．０６×１０４Ｐａ（８０Ｔｏｒｒ）、温度６９０℃で堆積を行った。その結果、結晶粒の大きさはＴＥＭ観察により平均１０ｎｍとなった。さらに同一チャンバー内で温度を６００℃に変化させてＳｉＨ４ガスにより、非晶質シリコン膜９を６０ｎｍ堆積した。すなわち、２０ｎｍの小粒径多結晶シリコン膜上に６０ｎｍの非晶質シリコン膜９を積層した（図２（ａ））。
【００２３】
その後、硼素６をイオン注入により加速エネルギー５ｋｅＶ、ドーズ量５×１０１５ｃｍ−２で注入した（図２（ｂ））。その後、イオンの活性化のため７５０℃、３０分間窒素雰囲気で熱処理を行った。このとき、非晶質シリコン膜９は結晶化されるが、下地の小粒径多結晶シリコン膜５の結晶性を引き継ぐため、その結晶粒は下地の小粒径多結晶シリコン膜とほぼ同じ大きさの小粒径多結晶シリコン膜１０となった（図２（ｃ））。ＴＥＭによる観察では非晶質層が結晶化した多結晶シリコン膜８の粒径は、平均で２０ｎｍ程度であった。イオン注入はすでに非晶質の状態で実施しているので突き抜けの心配はなかった。また、熱処理後も結晶粒は２０ｎｍ程度までしか成長せず、さらにすでに存在している小粒径多結晶シリコン膜５が応力の緩衝膜として作用するため、ゲート絶縁膜３直下のチャネル領域、またはソース・ドレイン領域へ応力が集中することはなかった。また、非晶質シリコン膜９はイオン注入に対しては十分なチャネリング耐性があるため、実質的には小粒径多結晶シリコン膜５と非晶質シリコン膜９のトータル膜厚は、すべてが小粒径多結晶シリコン膜の場合にくらべ薄くすることが可能であった。
【００２４】
その後、公知のフォトリソグラフィー技術と、ドラエッチング技術によりゲート電極を加工した後、イオン注入技術によりＬＤＤ領域を形成し、公知のＣＶＤ技術とドライエッチング技術によりサイドウォール１１を形成した後、イオン注入技術により硼素を５ＫｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入し、ソース・ドレイン領域を形成した。その後、スパッタ技術によりコバルト膜８ｎｍおよび窒化シタン膜２０ｎｍを堆積し、ＲＴＡ技術（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により４５０℃、６０秒、窒素中にてシリサイド化アニールを行いゴバルトシリサイドを形成した。その後サイドウォール上の未反応コバルトおよび窒化チタン膜を選択的に除去し、コバルトシリサイド領域１２を形成した（図２（ｄ））。
【００２５】
本実施形態ではゲート電極の空乏化を防止するため、ゲート電極への硼素イオン注入とソース・ドレイン注入時の硼素イオン注入の２回ゲート電極に硼素を注入しているが、これをソース・ドレイン時の硼素イオン注入の１回で行うこともできる。その場合はサイドウォールＣＶＤ膜の堆積温度を５５０℃以下で行うことにより非晶質シリコン膜７は結晶化することがないため、ソース・ドレイン注入時のイオン突き抜けにも有利であるばかりでなく、コバルトシリサイドの形成自体も非晶質シリコン上のほうが安定しているため有利である。なお、本発明の実施形態１のごとく、ポリメタル構造電極の場合はゲート電極へのイオン注入は必須である。
【００２６】
（第３の実施形態）
次に、本発明の第３の実施形態について工程断面流れ図、図３（ａ）〜（ｅ）を用いて説明する。Ｐ型（１００）１１−１４Ωｃｍエピ厚５μｍ、基板の比抵抗１０〜１５ｍΩのエピタキシャル基板上１に、公知の分離技術を用い、深さ０．３μｍのＳＴＩ分離領域３を形成した。その後、公知のフォトリソグラフィー技術とイオン注入技術によりＮ型およびＰ型ウェル形成２、チャネル領域の不純物導入を行った。その後、膜厚２．２ｎｍのゲート絶縁膜４を一酸化二窒素雰囲気中において１０００℃で形成した。この時、膜中の窒素のピーク濃度は１ａｔｍ％であった。続いて、枚葉式ＣＶＤ装置により６００℃でＳｉＨ４ガスを用いて１．０６×１０４Ｐａ（８０Ｔｏｒｒ）で膜厚１０ｎｍの非晶質シリコン膜１３を堆積した（図３（ａ））。
【００２７】
その後、ＲＴＡにより昇温速度１００℃／秒で１０５０℃まで昇温し、１０５０℃に達したのち、降温速度１００℃／秒で冷却することにより、非晶質シリコン膜１３を小粒径多結晶シリコン膜１４に変換した。雰囲気は窒素中で行った（図３（ｂ））。このとき、結晶成長は非常に急速な温度変化のため成長核の発生率は高いものの結晶が十分な大きさに成長する十分な時間は与えられていない上、膜厚が１０ｎｍと薄いため成長した結晶はすぐに膜厚の大きさまで達してしまいこれ以上大きく成長することはなかった。
【００２８】
前記実施形態２のごとく膜堆積当初から小粒径多結晶シリコン膜で堆積できれば本実施形態のように、一旦非晶質で堆積し、小粒径多結晶シリコンへ変換する作業は不要であるように思われるが、膜厚の薄い、とりわけ１０ｎｍ以下の膜厚で小粒径多結晶シリコンを堆積すると、粒径は膜厚より十分小さくない場合は、粒と粒の成長後、粒と粒が互いに接触した時点で成長がとまるために、しばしば、粒と粒の間に隙間ができ、連続膜とならない場合がある。実施形態２ではその後、非晶質シリコンを堆積しているためその隙間は非晶質シリコンにより埋めることができるため大きな問題にはならないが、当初から多結晶で薄膜を連続膜として堆積することは難しいことにかわりはない。
【００２９】
一方、本実施形態では非晶質として連続膜堆積したものを熱処理によって多結晶に変化させているため、膜の連続性は多結晶化後も保たれている。その後、枚葉ＣＶＤ装置により６４０℃でＳｉＨ４ガスにより多結晶シリコン膜（図３（ｄ））中では小粒径多結晶シリコン膜１０として表示）を７０ｎｍ堆積した。このとき、多結晶シリコン膜は下地の小粒径多結晶シリコン膜の結晶性を受け継ぐため、比較的小粒径の多結晶シリコン膜１０が成長した。ＴＥＭによる観察結果では平均の結晶粒径は２０ｎｍ程度であった。もちろん、ここで上部に堆積する膜は非晶質シリコン９であった場合には、１０ｎｍの小粒径多結晶シリコン膜上１４に、７０ｎｍの非晶質シリコン膜９が堆積されることになる。多結晶シリコン膜の場合、粒径が僅かに小さい膜厚１０ｎｍの小粒径多結晶シリコン層１４と７０ｎｍの粒径が僅かに大きい膜厚７０ｎｍの多結晶シリコン膜１０が積層で堆積されることになる。その後、ゲート電極への不純物導入としてイオン注入法により硼素イオン６を加速エネルギー５ｋｅＶで５×１０１５ｃｍ−２注入した（図３（ｃ））。その後、イオン活性化のための熱処理を７５０℃、３０分の窒素雰囲気中で行った。このとき１層目の小粒径多結晶シリコン膜１４も２層目の小粒径多結晶シリコン膜１０もいずれも熱処理によっても結晶成長はおこらず、粒径もほとんど変化しないため、それに伴う応力の発生、ひいてはゲート絶縁膜３直下のチャネル領域やドーソ・ドレイン領域への結晶欠陥の発生も防止できた。また非晶質シリコン膜９を堆積した場合は、この７５０℃、３０分、窒素中熱処理にて多結晶シリコンに成長するが、このとき結晶粒は下地の小粒径多結晶シリコン膜の粒径を受け継ぐので、やはり小粒径多結晶シリコン膜１０となった（図３（ｄ））。本実施形態はシリコン膜上部に金属膜や金属シリサイド膜を成長させる、いわゆるポリメタルやシリサイドゲート構造については説明を省略したが、この後、第１の実施形態のごとくバリア金属層、および金属膜を堆積すればポリメタルゲート電極に、第２の実施形態のごとくコバルトを堆積し、熱処理を行えばシリサイドゲートになる。本発明ではこの後、公知のフォトリソグラフィー技術およびドライエッチング技術によりシリコン電極をパターンニングしでゲート電極を形成した。（図３（ｅ））
以上の実施形態では、シリコン膜は１層または最大２層からなるものであるが、もちろん、これらの積層数は３層、４層と多層になってもよい。多層になればなるほど、上下の層での結晶粒の方位はランダムになるので、イオン注入に対する突き抜け耐性は向上することになる。また、結晶粒自体は熱処理でこれ以上は結晶成長しないので応力が増大することもない。ただし、工業的に考えた場合、４層以上の膜を積層にすることはゲート電極膜厚が厚い場合はともかく、電極の膜厚が８０ｎｍ以下においては製造するのに困難が伴う。また、４層以上の積層においては２〜３層と同程度のチャネリング防止効果しか期待できない。また、本実施形態はシリコン膜について述べているが、近年、とりわけ硼素をドーピングしたゲート電極の空乏化低減にゲルマニウム添加が有望であるとの知見もあり、シリコン膜にゲルマニウムを１０〜５０ａｔｏｍ％添加したシリコンゲルマニウムであっても全く問題なく、その効果はシリコンの場合と同様である上、イオン注入した硼素の膜中濃度も高く保てるため空乏化防止にも効果がある。またシリコンゲルマニウムを用いる場合、実施形態１では膜全体がポリシリコンゲルマニウムとなるが、実施形態２では第１層は小粒径多結晶シリコン層、第２層は非晶質シリコンゲルマニウム層、さらに３層目として非晶質シリコン層が必要である。第１層はゲルマニウムの薄膜ゲート絶縁膜への拡散による信頼性低下を防止するため、第３層はコバルトシリサイドを形成するためにシリコン膜が必要なためである。第３の実施形態についても第１層目は小粒径多結晶シリコン膜（ＲＴＡ後）、第２層が多結晶または非晶質シリコンゲルマニウム膜となる。さらに第３の実施形態でサリサイド構造にする場合も第３の非晶質シリコン層が必要である。また、ドーピングについては最も一般的に用いられるイオン注入法を中心に説明したが、プラズマドーピング法であっても熱拡散法であっっても本発明の効果はかわることはない。ただし、熱拡散法の場合、チャネリングは存在しないので、熱拡散中の熱処理による結晶粒成長に伴う応力発生を低減する効果に止まる。
【００３０】
図４（ａ）〜（ｂ）はシリコン基板２０１上の薄膜ゲート絶縁膜２０２上に堆積した小粒径多結晶シリコン膜２０３の堆積直後（図４（ａ））と９００℃、３０分、窒素中でのアニール後（図４（ｂ））の透過電子顕微鏡写真の結晶粒のスケッチである。２０４は結晶粒でこのときの結晶粒の大きさは平均して４０ｎｍであった。膜厚は２００ｎｍである。また、結晶の配向はＸ線回折により特定の方位に強く配向していないことが確認できている。熱処理前の結晶粒の状況（図４（ａ））と熱処理後の結晶粒の状況（図４（ｂ））は大きな差がなく、小粒径多結晶シリコン膜は熱処理を加えてもそれ以上結晶粒は成長しないことがわかる。
【００３１】
一方、図５（ａ）〜（ｂ）はシリコン基板上２０１の薄膜ゲート絶縁膜２０２上に非晶質ｓシリコン膜２０５を堆積し、９００℃、３０分ｍ窒素中での熱処理前後のＴＥＭ写真のスケッチである。堆積直後は非晶質シリコン２０５なので結晶粒は観察されないが（図５（ａ））、熱処理後は結晶粒が成長し、多結晶シリコン２０６となっている。また結晶粒２０７は約０．５μｍと大きい（図５（ｂ））。このように非晶質シリコン膜は熱処理により結晶が巨大化することがわかった。その際に強い応力を発生することは以上の結果から類推することができる。
【００３２】
【発明の効果】
以上のように本発明は、ＭＯＳ型トランジスタのゲート電極において、ゲート電極に用いるシリコン膜の膜厚を増加させることなく、イオン注入による不純物のチャネル領域への突き抜けを防止するとともに、イオン注入原子活性化のための熱処理による、ゲート電極のシリコン膜の結晶粒成長に伴って発生する応力による、ゲート絶縁膜直下のチャネル領域またはソース・ドレイン領域への結晶欠陥の発生を抑制し、チェネルリーク電流、接合リーク電流がすくなく、かつ微細な高性能トランジスタを実現できるものである。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明のゲート電極の形成方法の第１の実施形態の工程流れ断面図
【図２】（ａ）〜（ｄ）は本発明のゲート電極の形成方法の第２の実施形態の工程流れ断面図
【図３】（ａ）〜（ｅ）は本発明のゲート電極の形成方法の第３の実施形態の工程流れ断面図
【図４】（ａ）〜（ｂ）は小粒径多結晶シリコン膜の熱処理前後の結晶成長の透過電子顕微鏡写真のスケッチ図
【図５】（ａ）〜（ｂ）は非晶質シリコン膜の熱処理前後の結晶成長の透過電子顕微鏡写真のスケッチ図
【図６】（ａ）〜（ｃ）は従来技術により形成したゲート電極の形成方法の工程流れ断面図
【図７】（ａ）〜（ｅ）は従来技術により形成したゲート電極の形成方法の工程流れ断面図
【符号の説明】
１ シリコン基板
２ ウェル（Ｎウェル）領域
３ 素子分離（ＳＴＩ分離）領域
４ ゲート絶縁膜
５ 小粒径多結晶シリコン膜
６ ゲート電極用注入イオン（硼素）
７ バリア金属膜（窒化チタン膜）
８ 金属膜（タングフテン）
９ 非晶質シリコン膜
１０ 非晶質シリコン膜が変化して形成された小粒径多結晶シリコン膜
１１ サイドウォール絶縁膜
１２ シリサイド層（コバルトシリサイド）
１３ 薄い非晶質シリコン膜
１４ 非晶質シリコン膜が変化した小粒径多結晶シリコン膜
１０１ シリコン基板
１０２ ウェル領域
１０３ 素子分離領域
１０４ ゲート絶縁膜
１０５ 多結晶シリコン膜
１０６ ゲート電極用イオン注入
１０７ 多結晶シリコン膜の結晶粒（柱状結晶）
１０８ ゲート電極用イオン注入のチャネリング成分
１０９ ゲート電極用イオン注入のチャネリングにより突き抜けた不純物
１１０ 非晶質シリコン膜
１１１ 非晶質シリコン膜が変化した多結晶シリコン膜
１１２ 非晶質シリコン膜が変化した多結晶シリコン膜の結晶粒
１１３ 結晶粒成長時の応力により発生した結晶欠陥
１１４ ソース・ドレイン用注入イオン
１１５ ソース・ドレイン用イオン注入のチャネリング成分
１１６ サイドウォール絶縁膜
１１７ ソース・ドレイン用イオン注入のチャネリングにより突き抜けた不純物
２０１ シリコン基板
２０２ ゲート絶縁膜
２０３ 小粒径多結晶シリコン膜
２０４ 小粒径多結晶シリコン膜の結晶粒
２０５ 非晶質シリコン膜
２０６ 非晶質シリコン膜が結晶成長した多結晶シリコン膜
２０７ 非晶質シリコン膜が結晶成長した多結晶シリコン膜の結晶粒
Claims (9)
- 半導体基板上にウェル構造、素子分離、ゲート絶縁膜を含むＭＯＳ型半導体装置であって、
ゲート電極がシリコン膜からなる単層膜、シリコン膜と単一または複数の金属膜とからなる積層膜、シリコン膜と金属シリサイド膜とからなる積層膜のうちのいずれかの構造を備え、
前記シリコン膜は導電性を有し、結晶粒の平均粒子が２ｎｍ以上４０ｎｍ以下の範囲の大きさからなる小粒径多結晶シリコン膜であって、前記結晶粒の結晶方位が特定の方位に配向していないことを特徴とする半導体装置。 - 前記シリコン膜が、少なくとも２層以上の複数のシリコン層からなる積層構造である請求項１に記載の半導体装置。
- 前記シリコン膜が、ゲルマニウムを含む請求項１または２に記載の半導体装置。
- 半導体基板上にウェル構造、素子分離、ゲート絶縁膜を含むＭＯＳ型半導体装置の製造方法であって、
前記ゲート絶縁膜上にシリコン膜を形成し、
前記シリコン膜に不純物を導入し、
前記シリコン膜を加工してゲート電極を形成することにより、
結晶粒の平均粒子が２ｎｍ以上４０ｎｍ以下の範囲の大きさからなる小粒径多結晶シリコン膜であって、前記結晶粒の結晶方位が特定の方位に配向していないシリコン膜を形成するこを特徴とする半導体装置の製造方法。 - 半導体基板上にウェル構造、素子分離、ゲート絶縁膜を含むＭＯＳ型半導体装置の製造方法であって、
前記ゲート絶縁膜上にシリコン膜を形成し、
前記シリコン膜に不純物を導入し、
前記シリコン膜上に単一もしくは複数の金属膜、または金属シリサイド膜を形成し、
前記シリコン膜、前記シリコン膜と前記金属膜とからなる積層膜、または前記シリコン膜と前記金属シリサイド膜とからなる積層膜を加工してゲート電極を形成することにより、
結晶粒の平均粒子が２ｎｍ以上４０ｎｍ以下の範囲の大きさからなる小粒径多結晶シリコン膜であって、前記結晶粒の結晶方位が特定の方位に配向していないシリコン膜を形成するこを特徴とする半導体装置の製造方法。 - 前記シリコン膜を形成する方法が、前記ゲート絶縁膜直上に小粒径多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上に非晶質シリコン膜を形成する工程とを包含し、前記小粒径多結晶シリコン膜の膜厚が前記結晶粒の大きさと同程度である請求項４または５に記載の半導体装置の製造方法。
- 前記シリコン膜を形成する方法が、前記ゲート絶縁膜直上に非晶質シリコン膜を形成する工程と、急速昇降温の短時間アニールを行って前記非晶質シリコン膜を小粒径多結晶シリコン膜に変換する工程と、変換された前記小粒径多結晶シリコン膜上に非晶質シリコン膜または多結晶シリコン膜を形成する工程とを包含し、前記非晶質シリコン膜の膜厚が前記結晶粒の大きさと同程度である請求項４または５に記載の半導体装置の製造方法。
- 前記シリコン膜が、ゲルマニウムを含む請求項４〜７のいずれかに記載の半導体装置の製造方法。
- 前記不純物を導入する方法が、イオン注入法、プラズマドーピング法または熱拡散法である請求項４〜７のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002225223A JP2004071653A (ja) | 2002-08-01 | 2002-08-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002225223A JP2004071653A (ja) | 2002-08-01 | 2002-08-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004071653A true JP2004071653A (ja) | 2004-03-04 |
Family
ID=32012955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002225223A Pending JP2004071653A (ja) | 2002-08-01 | 2002-08-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004071653A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7232774B2 (en) | 2004-01-20 | 2007-06-19 | International Business Machines Corporation | Polycrystalline silicon layer with nano-grain structure and method of manufacture |
| JP2007258339A (ja) * | 2006-03-22 | 2007-10-04 | Nec Corp | 積層配線及びその製造方法、並びに該積層配線を用いた半導体装置及びその製造方法 |
| JP2008244059A (ja) * | 2007-03-27 | 2008-10-09 | Renesas Technology Corp | 半導体装置の製造方法 |
| CN111326587A (zh) * | 2018-12-14 | 2020-06-23 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
-
2002
- 2002-08-01 JP JP2002225223A patent/JP2004071653A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7232774B2 (en) | 2004-01-20 | 2007-06-19 | International Business Machines Corporation | Polycrystalline silicon layer with nano-grain structure and method of manufacture |
| JP2007258339A (ja) * | 2006-03-22 | 2007-10-04 | Nec Corp | 積層配線及びその製造方法、並びに該積層配線を用いた半導体装置及びその製造方法 |
| JP2008244059A (ja) * | 2007-03-27 | 2008-10-09 | Renesas Technology Corp | 半導体装置の製造方法 |
| CN111326587A (zh) * | 2018-12-14 | 2020-06-23 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| US11670511B2 (en) | 2018-12-14 | 2023-06-06 | SK Hynix Inc. | Semiconductor device and method for fabricating the same including re-growth process to form non-uniform gate dielectric layer |
| CN111326587B (zh) * | 2018-12-14 | 2023-09-19 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6812086B2 (en) | Method of making a semiconductor transistor | |
| US20020000593A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN100576471C (zh) | 金属氧化物半导体器件的制造方法 | |
| JP5221112B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2006351581A (ja) | 半導体装置の製造方法 | |
| JP3594140B2 (ja) | 半導体装置の製造方法 | |
| US20120025279A1 (en) | Low schottky barrier semiconductor structure and method for forming the same | |
| JPWO2005112089A1 (ja) | 半導体装置及びその製造方法 | |
| US6849527B1 (en) | Strained silicon MOSFET having improved carrier mobility, strained silicon CMOS device, and methods of their formation | |
| JP2011151318A (ja) | 半導体装置およびその製造方法 | |
| JP2007165414A (ja) | 半導体装置及びその製造方法 | |
| JP2009158853A (ja) | 半導体装置 | |
| JP2877104B2 (ja) | 半導体装置の製造方法 | |
| JP2006186326A (ja) | 半導体装置及びその製造方法 | |
| US9252146B2 (en) | Work function adjustment by carbon implant in semiconductor devices including gate structure | |
| JP4299866B2 (ja) | 半導体装置の製造方法 | |
| US6797614B1 (en) | Nickel alloy for SMOS process silicidation | |
| JP2010182822A (ja) | 半導体装置およびその製造方法 | |
| US20060079087A1 (en) | Method of producing semiconductor device | |
| JP5034332B2 (ja) | 半導体装置の製造方法 | |
| JP2004071653A (ja) | 半導体装置およびその製造方法 | |
| CN113178414A (zh) | 碳化硅欧姆接触结构的形成方法及mos晶体管的制备方法 | |
| JP3023189B2 (ja) | 半導体装置の製造方法 | |
| JP2004221115A (ja) | 半導体装置およびその製造方法 | |
| US6545328B1 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050318 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Written amendment |
Effective date: 20070405 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070508 |