JP2009130192A

JP2009130192A - 半導体装置の製造方法

Info

Publication number: JP2009130192A
Application number: JP2007304591A
Authority: JP
Inventors: So Kurata; 創倉田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-11-26
Filing date: 2007-11-26
Publication date: 2009-06-11

Abstract

【課題】高耐圧なトランジスタを、性能を劣化させることなく他のトランジスタと混載可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上にＳＴＩ１１を形成し、ＳＴＩ１１で画定された領域に、高耐圧トランジスタまたは他のトランジスタのゲート酸化膜１３ａ，１３ｂ及びゲート電極１４ａ，１４ｂを形成し、高耐圧トランジスタのドレイン領域にイオン注入を行い、シリコン基板１０を酸化し、ドレイン領域上に形成される熱酸化膜１７ａの膜厚を増速酸化させ、他の領域よりも厚く形成する。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特に、異なる耐圧のトランジスタを混載した半導体装置の製造方法に関する。

携帯電話などの移動通信機器の送信部分で用いられる高周波の電力増幅素子として、高耐圧のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられている。このトランジスタでは良好な高周波特性のみならず、ドレイン耐圧が大きいこと、低コストでＣＭＯＳ（Complementary MOS）集積回路などのロジックトランジスタと同一チップに集積化することが期待されている。

高耐圧ＭＯＳＦＥＴにおいては、ドレイン側のゲート酸化膜の耐性が、耐圧を決める要因の一つとなっている。耐圧を向上させるためには、高電圧によってゲート酸化膜が破壊されないように、ゲート酸化膜厚を厚くすればよい（たとえば、特許文献１参照）。

しかしながら、ゲート酸化膜を、単に厚くすることは、電流駆動能力を低下させトランジスタ性能を劣化させてしまうため望ましくない。
従来は、ＬＯＣＯＳ（Local Oxidation of Silicon）プロセスを用いて高耐圧トランジスタ性能に影響するソース側のゲート酸化膜を薄くし、ドレイン側のみを厚くして耐圧を改善することが行われていた。
特開２００６−６６６６６号公報

しかし、半導体装置の微細化に伴い、近年では素子分離工程にＬＯＣＯＳの代わりにトレンチ分離構造であるＳＴＩ（Shallow Trench Isolation）が用いられてきている。
ＳＴＩを用いて高耐圧トランジスタをロジックトランジスタと混載する場合、たとえば、ゲートからＳＴＩを介してドレイン領域を形成し、実効的にドレイン領域を広げることで耐性を上げることが考えられるが、エッチングやフォトレジストの除去工程などにおいて、ゲート酸化膜の側壁がむき出しになる場合が生じ、ゲート酸化膜を劣化させてしまう問題があった。

上記の点を鑑みて、本発明者は、高耐圧なトランジスタを、性能を劣化することなく他のトランジスタと混載可能な半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、以下のような工程を含む半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に素子分離領域を形成する工程と、前記素子分離領域で画定された第１の領域に第１のゲート酸化膜と第１のゲート電極、第２の領域に第２のゲート酸化膜と第２のゲート電極を形成する工程と、前記第１の領域の前記第１のゲート電極のドレイン領域に第１の不純物を注入する工程と、前記第１のゲート電極と前記第２のゲート電極の両側の前記半導体基板表面を酸化し、前記第１の不純物を注入した領域を増速酸化させる工程と、前記第２の領域の前記第２のゲート電極の両側に第２の不純物を注入し、ソース・ドレイン領域を形成する工程と、を有する。

また、以下のような工程を含む半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に素子分離領域を形成し、第１の領域と第２の領域を画定する工程と、前記第１の領域のドレイン領域に第１の不純物を注入する工程と、前記半導体基板表面を酸化し、前記第１の不純物を注入した領域を増速酸化させる工程と、前記酸化により形成された酸化膜をゲート酸化膜として、前記素子分離領域で画定された第１の領域に第１のゲート電極、第２の領域に第２のゲート電極を形成する工程と、前記第２の領域の前記第２のゲート電極の両側に第２の不純物を注入し、ソース・ドレイン領域を形成する工程と、を有する。

高耐圧で、性能のよい高耐圧トランジスタを、通常耐圧のロジックトランジスタと混載した半導体装置が提供可能になる。

以下、本実施の形態を図面を参照して詳細に説明する。
図１及び図２は、第１の実施の形態の半導体装置の製造方法の各工程における断面図である。

まず、シリコン基板１０に絶縁膜が充填されたＳＴＩ１１を形成し、ＳＴＩ１１で高耐圧トランジスタ形成領域１２ａと、他のトランジスタ形成領域１２ｂを分離する。高耐圧トランジスタ形成領域１２ａは、高耐圧トランジスタを形成する領域であり、たとえば、ｎチャネル型の高耐圧ＭＯＳＦＥＴまたはｐチャネル型の高耐圧ＭＯＳＦＥＴを形成する。他のトランジスタ形成領域１２ｂは、たとえば、高耐圧トランジスタを制御する通常耐圧のロジックトランジスタ（ｎチャネル型ＭＯＳＦＥＴまたはｐチャネル型ＭＯＳＦＥＴ）を形成する領域である。

第１の実施の形態の半導体装置の製造方法では、ＳＴＩ１１の形成後に、ＳＴＩ１１で画定された各領域にそれぞれ、ゲート酸化膜１３ａ，１３ｂ及びゲート電極１４ａ，１４ｂを形成する（図１（Ａ））。ゲート酸化膜１３ａ，１３ｂ及びゲート電極１４ａ，１４ｂは、たとえば、熱酸化により、シリコン酸化膜を３〜２０ｎｍ程度形成し、その上に、ＣＶＤ（Chemical Vapor Deposition）により、ポリシリコンを、たとえば、８０〜２００ｎｍ程度堆積させ、その後、ゲート部以外の場所はエッチングして除去することで形成する。

次に、高耐圧トランジスタ形成領域１２ａのドレイン側を開口させたフォトレジスト１５をマスクとして、高耐圧トランジスタのＬＤＤ（Lightly Doped Drain）領域１６を形成するイオン注入を行う（図１（Ｂ））。このときのイオン注入は、後の熱酸化工程で、増速酸化が起こるようなドーズ量で行う。増速酸化は、シリコン基板において高濃度に不純物が導入された領域は、他の領域よりも熱酸化が速く進み、膜厚が厚くなる現象である。特許第３３９２５９５号公報によれば、シリコン基板の表面における不純物濃度が１×１０¹⁹ｃｍ^-3程度になると、シリコン酸化膜に増速酸化が、ほとんど生じなくなると報告している。

そこで、本実施の形態では不純物濃度が１×１０¹⁹ｃｍ^-3以上になるようなドーズ量でイオン注入を行う。耐圧確保のため、不純物濃度をあまり濃くできないことを考慮すると、たとえば、１×１０¹³〜１×１０¹⁵ｃｍ^-2で行うことが好ましい。注入するイオンとしては、ｎチャネル型の高耐圧ＭＯＳＦＥＴを形成する場合にはＰ（リン）、Ａｓ（砒素）などがあり、ｐチャネル型の高耐圧ＭＯＳＦＥＴを形成する場合にはＢ（ボロン）、ＢＦ２（フッ化ボロン）などがある。リンイオンを用いた場合、５〜５０ｋｅＶで行う。

なお、高耐圧トランジスタのドレイン領域は、耐圧をかせぐために、自身のソース領域や、他のソース及びドレイン領域よりも広く形成する。
次に、フォトレジスト１５を除去した後、シリコン基板１０に対して熱酸化を行い、ゲート電極１４ａ，１４ｂの両側に熱酸化膜１７を形成する（図１（Ｃ））。このとき、高耐圧トランジスタ形成領域１２ａのドレイン部分（ＬＤＤ領域１６上）の熱酸化膜１７ａは、増速酸化により他の領域よりも膜厚が厚くなる。

耐圧という観点からドレイン部分の熱酸化膜１７ａの膜厚はゲート酸化膜１３ａよりも２倍程度以上の膜厚とすることが好ましい。ただし、厚すぎると、ソース側の膜厚も厚くなるので、トランジスタ性能を劣化させないためには、ゲート酸化膜１３ａの３倍程度以下とすることが好ましい。このような点を考慮して熱酸化の時間を設定する。

次に、他のトランジスタ形成領域１２ｂを開口したフォトレジスト１８を形成し、フォトレジスト１８をマスクとして、他のトランジスタ形成領域１２ｂのソース及びドレイン領域としてＬＤＤ領域１９を形成する（図２（Ａ））。このときのイオン注入は、たとえば、砒素イオンを用いて、１〜１０ｋｅＶ、ドーズ量は１×１０¹⁴〜５×１０¹⁵ｃｍ^-2程度で行う。

その後、酸化膜を堆積し、エッチングすることで側壁酸化膜２０ａ，２０ｂを形成する（図２（Ｂ））。この後は、図示を省略するが、高耐圧トランジスタのソース側のＬＤＤ領域を形成し、ソース及びドレイン領域に、イオン注入により深い不純物拡散層を形成し、活性化アニール、シリサイド工程、通常の配線工程などを行うことで、高耐圧トランジスタと、通常耐圧のロジックトランジスタを混載した半導体装置が完成する。

上記の方法によれば、簡単なプロセスで、高耐圧トランジスタのゲート酸化膜１３ａと接するドレイン側の熱酸化膜１７ａの膜厚をソース側より厚くすることができるため、高耐圧で、高周波特性の優れた性能のよい高耐圧トランジスタを、ＳＴＩ１１を用いて通常耐圧のロジックトランジスタと混載した半導体装置が提供可能になる。これにより、高耐圧トランジスタを用いたパワーアンプと、その制御用ロジック回路の集積化を低コストで実現できる。

次に、第２の実施の形態の半導体装置の製造方法を説明する。
図３及び図４は、第２の実施の形態の半導体装置の製造方法の各工程における断面図である。

まず、シリコン基板３０に絶縁膜が充填されたＳＴＩ３１を形成し、高耐圧トランジスタ形成領域３２ａと、他のトランジスタ形成領域３２ｂを画定する（図３（Ａ））。次に、第１の実施の形態と異なり、高耐圧トランジスタ形成領域３２ａにおいて、高耐圧トランジスタのドレインとする領域を開口したフォトレジスト３３を形成し、増速酸化に必要なドーズ量でイオン注入を行い、ＬＤＤ領域３４を形成する（図３（Ｂ））。このときのドーズ量など、製造条件は第１の実施の形態と同様である。

次に、フォトレジスト３３を除去した後、シリコン基板３０に対して熱酸化を行い、熱酸化膜３５を形成する（図４（Ａ））。このとき、高耐圧トランジスタ形成領域３２ａのドレイン部分（ＬＤＤ領域３４上）の熱酸化膜３５は、増速酸化により他の領域よりも膜厚が厚くなる。

耐圧という観点からドレイン部分の熱酸化膜３５の膜厚は、ゲート酸化膜と用いる他の領域の膜厚よりも２倍程度以上の膜厚とすることが好ましい。ただし、厚すぎると、ソース側の膜厚も厚くなるので、トランジスタ性能を劣化させないためには、他の領域の膜厚の３倍程度以下とすることが好ましい。このような点を考慮して熱酸化の時間を設定する。

その後、形成したＬＤＤ３４領域に合わせて、熱酸化膜３５上に、高耐圧トランジスタのゲート電極３６ａを形成する。それと同時に、他のトランジスタ形成領域３２ｂにも、同様にゲート電極３６ｂを形成する（図４（Ｂ））。

この後は、第１の実施の形態の図２と同様の工程を行い、他のトランジスタ形成領域３２ｂのＬＤＤ領域、側壁酸化膜を形成し、ソース及びドレイン領域を形成するためのイオン注入、活性化アニール、シリサイド工程、通常の配線工程などを行うことで、高耐圧トランジスタと、通常耐圧のロジックトランジスタを混載した半導体装置が完成する。

上記の方法によっても、第１の実施の形態の半導体装置の製造方法と同様の効果を得ることができる。さらに、第２の実施の形態の半導体装置の製造方法では、ゲート電極３６ａをＬＤＤ領域３４に合わせて形成する必要があるが、一部で増速酸化される熱酸化膜３５を、高耐圧トランジスタ及び通常耐圧のロジックトランジスタのゲート酸化膜として用いることができるので、第１の実施の形態よりも工程数を少なくすることができる。

なお、上記では、１つの高耐圧トランジスタと、通常耐圧のロジックトランジスタを混載した例を示したが、それぞれが複数あってもよいことはいうまでもない。

第１の実施の形態の半導体装置の製造方法の各工程における断面図（その１）である。第１の実施の形態の半導体装置の製造方法の各工程における断面図（その２）である。第２の実施の形態の半導体装置の製造方法の各工程における断面図（その１）である。第２の実施の形態の半導体装置の製造方法の各工程における断面図（その２）である。

符号の説明

１０シリコン基板
１１ＳＴＩ
１２ａ高耐圧トランジスタ形成領域
１２ｂ他のトランジスタ形成領域
１３ａ，１３ｂゲート酸化膜
１４ａ，１４ｂゲート電極
１５，１８フォトレジスト
１６，１９ＬＤＤ領域
１７，１７ａ熱酸化膜
２０ａ，２０ｂ側壁酸化膜

Claims

半導体基板上に素子分離領域を形成する工程と、
前記素子分離領域で画定された第１の領域に第１のゲート酸化膜と第１のゲート電極、第２の領域に第２のゲート酸化膜と第２のゲート電極を形成する工程と、
前記第１の領域の前記第１のゲート電極のドレイン領域に第１の不純物を注入する工程と、
前記第１のゲート電極と前記第２のゲート電極の両側の前記半導体基板表面を酸化し、前記第１の不純物を注入した領域を増速酸化させる工程と、
前記第２の領域の前記第２のゲート電極の両側に第２の不純物を注入し、ソース・ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
前記増速酸化により形成された前記第１の領域の酸化膜が、前記第２の領域に形成された酸化膜の膜厚よりも厚いことを特徴とする請求項１記載の半導体装置の製造方法。
前記第１の不純物は、１×１０¹³ｃｍ^-2乃至１×１０¹⁵ｃｍ^-2のドーズ量で注入することを特徴とする請求項１記載の半導体装置の製造方法。
前記第１のゲート酸化膜と前記第２のゲート酸化膜の膜厚が同じであることを特徴とする請求項１記載の半導体装置の製造方法。
半導体基板上に素子分離領域を形成し、第１の領域と第２の領域を画定する工程と、
前記第１の領域のドレイン領域に第１の不純物を注入する工程と、
前記半導体基板表面を酸化し、前記第１の不純物を注入した領域を増速酸化させる工程と、
前記酸化により形成された酸化膜をゲート酸化膜として、前記素子分離領域で画定された第１の領域に第１のゲート電極、第２の領域に第２のゲート電極を形成する工程と、
前記第２の領域の前記第２のゲート電極の両側に第２の不純物を注入し、ソース・ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。