JP2006135102A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】第1トランジスタ形成領域が、選択的に残されて第1素子分離絶縁膜2で分離され、第2トランジスタ形成領域が、選択的に酸化されて形成された第2素子分離絶縁膜3で分離され、第1素子分離絶縁膜2で分離された領域に、第1チャネル形成領域、第1ソースドレイン領域(12,13,14)、第1の膜厚の第1ゲート絶縁膜16および第1ゲート電極17を有する第1トランジスタTr1が構成され、第2素子分離絶縁膜3で分離された領域に、第2チャネル形成領域、第2ソースドレイン領域(32,41)、第1の膜厚より薄い第2の膜厚の第2ゲート絶縁膜(33,42)、第2ゲート電極(34,43)を有する第2トランジスタ(Tr3,Tr4)が構成されている。
【選択図】図1
Description
高耐圧IC(集積回路)内においては、例えば10〜20Vあるいはそれ以上の電圧で駆動できる高耐圧MOSトランジスタ(以降、高耐圧トランジスタとも称する)が用いられる。
例えば、P型の半導体基板101に、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4が形成されている。
半導体基板101は、素子分離絶縁膜102によって、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4の各領域に分離されている。
P型ドレイン領域112の端部から所定の距離を離間して、N型ウェル111の表面にP+型ソース領域114が形成されており、P型ドレイン領域112とP+型ソース領域114の間がチャネル形成領域となる。
また、P+型ソース領域114のチャネル形成領域とは反対側に隣接して、N+型バックゲート115が形成されている。
チャネル形成領域を被覆してゲート絶縁膜116が形成されており、この上層にゲート電極117が形成されている。
上記のようにして、高耐圧PMOSトランジスタTr1が構成されている。
N型ドレイン領域121の端部から所定の距離を離間して、半導体基板101の表面にN+型ソース領域123が形成されており、N型ドレイン領域121とN+型ソース領域123の間がチャネル形成領域となる。
また、N+型ソース領域123のチャネル形成領域とは反対側に隣接して、P+型バックゲート124が形成されている。
チャネル形成領域を被覆してゲート絶縁膜125が形成されており、この上層にゲート電極126が形成されている。
上記のようにして、高耐圧NMOSトランジスタTr2が構成されている。
上記のようにして、低耐圧PMOSトランジスタTr3が構成されている。
上記のようにして、低耐圧NMOSトランジスタTr4が構成されている。
図面上、半導体基板1上の各領域を、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4に区分して説明する。
以上で、図1に示す構造の半導体装置が得られる。
また、好適には、前記第1トランジスタが高耐圧トランジスタであり、前記第2トランジスタが低耐圧トランジスタである。
また、好適には、前記第1ソースドレイン領域に隣接してバックゲート領域が形成されている。
また、好適には、前記第2トランジスタとして、第1導電型トランジスタと第2導電型トランジスタが形成されている。
また、好適には、前記半導体基板が、基板上に絶縁膜を介して半導体層を有するSOI(semiconductor on insulator)構造の基板である。またさらに好適には、前記SOI構造の基板において、前記第1のトランジスタが形成されている前記半導体層の領域が、前記半導体層の表面から前記絶縁膜に達するように形成された絶縁層によって個別に絶縁分離されている。
次に、第2チャネル形成領域を有する半導体基板の第2トランジスタ形成領域を素子分離するように半導体基板の表層部を選択的に酸化して第2素子分離絶縁膜を形成する。
次に、第1トランジスタ形成領域において半導体基板の表面に第1の膜厚の第1ゲート絶縁膜を形成する。また、第2トランジスタ形成領域において半導体基板の表面に第1の膜厚よりも薄い第2の膜厚の第2ゲート絶縁膜を形成する。
次に、第1ゲート絶縁膜上に第1ゲート電極を形成し、第2ゲート絶縁膜上に第2ゲート電極を形成し、さらに、第1チャネル形成領域に接続する第1ソースドレイン領域を形成し、第2チャネル形成領域に接続する第2ソースドレイン領域を形成する。
また、好適には、前記第1ゲート絶縁膜を形成する工程が、前記半導体基板に前記第1トランジスタ形成領域を除く領域を保護する第2マスク層を形成する工程と、前記第2マスク層から露出した前記第1トランジスタ形成領域における前記半導体基板の表層部を選択的に酸化して、前記第1ゲート絶縁膜を形成する工程とを含む。
図1は本実施形態に係る半導体装置の断面図である。
例えば、P型の半導体基板1に、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4が形成されている。
一方、P型ドレイン領域12の端部から所定の距離を離間して、N型ウェル11に内包されるようにしてN型ウェル11の表面にP+型ソース領域14(これらのP型ドレイン領域12、P+型ドレイン領域13およびP+型ソース領域14が、第1ソースドレイン領域に相当)が形成されており、P型ドレイン領域12とP+型ソース領域14の間がチャネル形成領域となる。
また、P+型ソース領域14のチャネル形成領域とは反対側に隣接して、N+型バックゲート15が形成されている。
少なくとも上記のP型ドレイン領域12とP+型ソース領域14の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚400nmのゲート絶縁膜(第1ゲート絶縁膜)16が形成されており、この上層に例えばポリシリコンからなるゲート電極(第1ゲート電極)17が形成されている。
上記のようにして、高耐圧PMOSトランジスタ(第1トランジスタ)Tr1が構成されている。
一方、N型ドレイン領域21の端部から所定の距離を離間して、半導体基板1の表面にN+型ソース領域23が形成されており、N型ドレイン領域21とN+型ソース領域23の間がチャネル形成領域となる。
また、N+型ソース領域23のチャネル形成領域とは反対側に隣接して、P+型バックゲート24が形成されている。
少なくとも上記のN型ドレイン領域21とN+型ソース領域23の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚14nmのゲート絶縁膜25が形成されており、この上層に例えばポリシリコンからなるゲート電極26が形成されている。
上記のようにして、高耐圧NMOSトランジスタTr2が構成されている。
少なくとも一対のP+型ソースドレイン領域32の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚14nmのゲート絶縁膜(第2ゲート絶縁膜)33が形成されており、この上層に例えばポリシリコンからなるゲート電極(第2ゲート電極)34が形成されている。
上記のようにして、低耐圧PMOSトランジスタ(第2トランジスタ)Tr3が構成されている。
少なくとも一対のN+型ソースドレイン領域41の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚14nmのゲート絶縁膜(第2ゲート絶縁膜)42が形成されており、この上層に例えばポリシリコンからなるゲート電極(第2ゲート電極)43が形成されている。
上記のようにして、低耐圧NMOSトランジスタ(第2トランジスタ)Tr4が構成されている。
図面上、半導体基板1上の各領域を、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4に区分して説明する。
まず、図2(A)に示すように、上記の半導体基板1上に、全面に、例えば酸化シリコンなどの絶縁膜2aを600nmの膜厚で形成する。
第1素子分離絶縁膜2は、高耐圧PMOSトランジスタ(Tr1)形成領域R1と高耐圧NMOSトランジスタ(Tr2)形成領域R2における素子分離絶縁膜として用いられる。
第2マスク層4は、高耐圧PMOSトランジスタ形成領域R1においては、チャネル形成領域が開口するパターンで形成する。
一方で、高耐圧PMOSトランジスタ形成領域R1においては、チャネル形成領域における半導体基板1の表面が選択的に酸化されて、第2素子分離絶縁膜の形成と同時に、第2素子分離絶縁膜の膜厚と実質的に同じである400nm程度の膜厚のゲート絶縁膜16が形成される。
このように、高耐圧NMOSトランジスタ(Tr2)、低耐圧PMOSトランジスタ(Tr3)および低耐圧NMOSトランジスタ(Tr4)の用のゲート絶縁膜(25,33,42)は、高耐圧PMOSトランジスタ(Tr1)のゲート絶縁膜より薄く形成する。
一方で、高耐圧PMOSトランジスタ(Tr1)形成領域R1においても、チャネル形成領域ではなく、ドレイン領域における半導体基板の表面が上記と同様の絶縁膜で被覆される。
次に、N型不純物注入領域を開口するパターンのレジスト膜をパターン形成し、N型不純物をイオン注入して、N+型バックゲート15,N+型ドレイン領域22,N+型ソース領域23,N+型ソースドレイン領域41を形成する。
以上で、図1に示す構造の半導体装置が得られる。
さらに、熱工程を短縮することにより、過度に熱工程を行うことが好ましくない素子の特性を高く維持することができる。
図6は本実施形態に係る半導体装置の断面図である。
第1実施形態と同様の構成であるが、半導体基板1として、基板1a上に酸化シリコンなどの絶縁膜1bを介してP型シリコン半導体層1cが積層したSOI(semiconductor on insulator)構造の基板となっており、P型シリコン半導体層1cに、第1実施形態と同様に、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4が形成されている。
上記以外の構成は実質的に第1実施形態と同様である。
本実施形態においては、高耐圧PMOSトランジスタTr1と高耐圧NMOSトランジスタTr2についてそれぞれ区分けをしておらず、同一の半導体層1c内に形成しているが、半導体層1cの表面から絶縁膜1bに達する絶縁層を形成して各高耐圧トランジスタを囲い込み、高耐圧PMOSトランジスタTr1と高耐圧NMOSトランジスタTr2をそれぞれ個別に分離した構成としてもよい。この場合、各高耐圧トランジスタは、絶縁層で区分けされた各半導体層に個別に形成される。
例えば、上記の実施形態においては、高耐圧トランジスタと低耐圧トランジスタという耐圧の異なる2種類のトランジスタを有する半導体装置について説明しているが、これに限らず、ゲート絶縁膜の膜厚が異なる2種類のトランジスタを有する半導体装置について、本発明を適用することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
また、本発明の半導体装置の製造方法は、ゲート絶縁膜の膜厚が異なる2種類のトランジスタを有する半導体装置を製造する方法に適用できる。
Claims (13)
- 半導体基板と、
第1トランジスタ形成領域を素子分離するように、前記半導体基板上に選択的に残されて形成された第1素子分離絶縁膜と、
第2トランジスタ形成領域を素子分離するように、前記半導体基板の表層部が選択的に酸化されて形成された第2素子分離絶縁膜と、
前記第1素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第1チャネル形成領域および第1ソースドレイン領域と、前記第1チャネル形成領域上に形成された第1の膜厚の第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有する第1トランジスタと、
前記第2素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第2チャネル形成領域および第2ソースドレイン領域と、前記第2チャネル形成領域上に形成された前記題1の膜厚より薄い第2の膜厚の第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有する第2トランジスタと
を有する半導体装置。 - 前記第1ゲート絶縁膜と前記第2素子分離絶縁膜が実質的に同じ膜厚である
請求項1に記載の半導体装置。 - 前記第1トランジスタが高耐圧トランジスタであり、前記第2トランジスタが低耐圧トランジスタである
請求項1に記載の半導体装置。 - 前記第1ソースドレイン領域に隣接してバックゲート領域が形成されている
請求項1に記載の半導体装置。 - 前記第2トランジスタとして、第1導電型トランジスタと第2導電型トランジスタが形成されている
請求項1に記載の半導体装置。 - 前記第1素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第3チャネル形成領域および第3ソースドレイン領域と、前記第3チャネル形成領域上に形成された前記題1の膜厚より薄い第3の膜厚の第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に形成された第3ゲート電極とを有する第3トランジスタをさらに有する
請求項1に記載の半導体装置。 - 前記半導体基板が、基板上に絶縁膜を介して半導体層を有するSOI(semiconductor on insulator)構造の基板である
請求項1に記載の半導体装置。 - 前記SOI構造の基板において、前記第1のトランジスタが形成されている前記半導体層の領域が、前記半導体層の表面から前記絶縁膜に達するように形成された絶縁層によって個別に絶縁分離されている
請求項7に記載の半導体装置。 - 第1チャネル形成領域を有する半導体基板の第1トランジスタ形成領域を素子分離するように選択的に残して第1素子分離絶縁膜を形成する工程と、
第2チャネル形成領域を有する前記半導体基板の第2トランジスタ形成領域を素子分離するように前記半導体基板の表層部を選択的に酸化して第2素子分離絶縁膜を形成する工程と、
前記第1トランジスタ形成領域において前記半導体基板の表面に第1の膜厚の第1ゲート絶縁膜を形成する工程と、
前記第2トランジスタ形成領域において前記半導体基板の表面に前記第1の膜厚よりも薄い第2の膜厚の第2ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に第1ゲート電極を形成し、前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程と、
前記第1チャネル形成領域に接続する第1ソースドレイン領域を形成し、第2チャネル形成領域に接続する第2ソースドレイン領域を形成する工程と
を有する半導体装置の製造方法。 - 前記第2素子分離絶縁膜を形成する工程と前記第1ゲート絶縁膜を形成する工程とを同時に行う
請求項9に記載の半導体装置の製造方法。 - 前記第1素子分離絶縁膜を形成する工程が、
前記半導体基板上に全面に絶縁膜を形成する工程と、
前記絶縁膜上に前記第1素子分離絶縁膜の形成領域を保護する第1マスク層を形成する工程と、
前記第1マスク層を用いて前記第1素子分離絶縁膜の形成領域に選択的に残すように前記絶縁膜をパターン加工して前記第1素子分離絶縁膜とする工程と
を含む請求項9に記載の半導体装置の製造方法。 - 前記第2素子分離絶縁膜を形成する工程が、
前記半導体基板に前記第2素子分離絶縁膜の形成領域を除く領域を保護する第2マスク層を形成する工程と、
前記第2マスク層から露出した前記第2素子分離絶縁膜の形成領域における前記半導体基板の表層部を選択的に酸化して、前記第2素子分離絶縁膜を形成する工程と
を含む請求項9に記載の半導体装置の製造方法。 - 前記第1ゲート絶縁膜を形成する工程が、
前記半導体基板に前記第1トランジスタ形成領域を除く領域を保護する第2マスク層を形成する工程と、
前記第2マスク層から露出した前記第1トランジスタ形成領域における前記半導体基板の表層部を選択的に酸化して、前記第1ゲート絶縁膜を形成する工程と
を含む請求項9に記載の半導体装置の製造方法。
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