DE10143256B4 - Integrierter SOI-Halbleiterschaltkreis und Herstellungsverfahren hierfür - Google Patents
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Abstract
Integrierter
Halbleiterschaltkreis vom Silizium-auf-Isolator(SOI)-Typ, der auf
einem SOI-Substrat gebildet ist, das ein Trägersubstrat (151), eine vergrabene Isolationsschicht
(153) auf dem Trägersubstrat
und eine Halbleiterschicht eines ersten Leitfähigkeitstyps auf der vergrabenen
Isolationsschicht beinhaltet, mit
– einer Mehrzahl von aktiven Transistorbereichen (155b) in einem vorgegebenen Bereich der Halbleiterschicht,
– wenigstens einem aktiven Bodykontaktbereich (155a) im Abstand von den aktiven Transistorbereichen, der einen Teil der Halbleiterschicht beinhaltet,
– einer Halbleiterrestschicht (155'), die ganzflächig auf der vergrabenen Isolationsschicht zwischen den aktiven Transistorbereichen und dem aktiven Bodykontaktbereich angeordnet und dünner als die Halbleiterschicht ist,
– einer auf der Halbleiterrestschicht angeordneten, partiellen Grabenisolationsschicht (157a) und
– einer isolierten Gate-Struktur (161a), die den jeweiligen aktiven Transistorbereich überkreuzt,
gekennzeichnet durch
– eine zwischen jeweils benachbarten aktiven Transistorbereichen angeordnete, streifenförmige vollständige Grabenisolationsschicht (157b), die parallel zur Gate-Struktur (161a) verläuft und mit der vergrabenen Isolationsschicht (153) zwischen den jeweils benachbarten aktiven Transistorbereichen...
– einer Mehrzahl von aktiven Transistorbereichen (155b) in einem vorgegebenen Bereich der Halbleiterschicht,
– wenigstens einem aktiven Bodykontaktbereich (155a) im Abstand von den aktiven Transistorbereichen, der einen Teil der Halbleiterschicht beinhaltet,
– einer Halbleiterrestschicht (155'), die ganzflächig auf der vergrabenen Isolationsschicht zwischen den aktiven Transistorbereichen und dem aktiven Bodykontaktbereich angeordnet und dünner als die Halbleiterschicht ist,
– einer auf der Halbleiterrestschicht angeordneten, partiellen Grabenisolationsschicht (157a) und
– einer isolierten Gate-Struktur (161a), die den jeweiligen aktiven Transistorbereich überkreuzt,
gekennzeichnet durch
– eine zwischen jeweils benachbarten aktiven Transistorbereichen angeordnete, streifenförmige vollständige Grabenisolationsschicht (157b), die parallel zur Gate-Struktur (161a) verläuft und mit der vergrabenen Isolationsschicht (153) zwischen den jeweils benachbarten aktiven Transistorbereichen...
Description
- Die Erfindung bezieht sich auf einen integrierten Halbleiterschaltkreis vom Silizium-auf-Isolator(SOI)-Typ nach dem Oberbegriff des Anspruchs 1 sowie auf ein Verfahren zu seiner Herstellung.
- In der Halbleitertechnologie wird der Reduzierung parasitärer Kapazitäten und Widerstände große Aufmerksamkeit geschenkt, um die Betriebsgeschwindigkeit von integrierten Halbleiterschaltkreisen zu steigern. Es wurde gezeigt, dass SOI-MOSFETs den MOSFETs vom Volumensiliziumtyp hinsichtlich Höchstintegrations(VLSI)-Anwendungen hoher Geschwindigkeit und niedrigem Energieverbrauch aufgrund der ihnen inhärenten Eigenschaften, wie niedrigere Übergangskapazität und bessere Bauelementisolation, überlegen sind. Zudem haben SOI-Bauelemente zahlreiche weitere Vorteile, wie höhere Unempfindlichkeit gegen Fehler durch Alphateilchen, Verringerung des dynamischen Leistungsverbrauchs und Verbesserung des Latch-up-Widerstands selbst bei erhöhter Packungsdichte. Trotz den obigen, herausragenden Eigenschaften von SOI-Bauelementen haben integrierte SOI-Schaltkreise aufgrund technischer Schwierigkeiten bei der Materialbearbeitung und Bauelementauslegung noch nicht den gebührenden kommerziellen Erfolg gefunden.
-
1 zeigt schematisch eine Draufsicht auf einen herkömmlichen SOI-Transistor,2 eine Querschnittansicht längs der Linie I-I' von1 und3 eine Querschnittansicht entlang der Linie II-II' von1 . Die in den1 bis3 veranschaulichte, herkömmliche SOI-Struktur umfasst ein Trägersubstrat1 , eine vergrabene Isolationsschicht3 auf dem Trägersubstrat1 und eine Halbleiterschicht5 eines ersten Leitfähigkeitstyps auf der vergrabenen Isolationsschicht3 . Die Halbleiterschicht5 bildet durch entsprechendes Ätzen einen partiellen Grabenbereich mit einer gegenüber der Dicke der Halbleiterschicht5 geringeren Tiefe. Daher liegt ein Rest der Halbleiteschicht auch unter dem partiellen Grabenbereich vor. - Der partielle Grabenbereich definiert einen aktiven Transistorbereich
5b und einen aktiven Bodykontaktbereich5a im Abstand vom aktiven Transistorbereich5b und ist mit einer Isolationsschicht7 gefüllt. Vorliegend wird für den Begriff "Body" auch die Bezeichnung "Körper" verwendet. Über dem aktiven Transistorbereich5b kreuzt eine isolierte Gate-Struktur11 . Die isolierte Gate-Struktur11 ist elektrisch durch eine di elektrische Gate-Schicht9 vom aktiven Transistorbereich5b isoliert. Im aktiven Transistorbereich5b sind Source- und Drain-Bereiche16 eines zweiten Leitfähigkeitstyps auf den beiden Seiten der isolierenden Gate-Struktur11 gebildet. Jeder der Source-/Drain-Bereiche16 kann vom Typ einer Struktur mit schwach dotierter Drain-Elektrode (LDD) sein. Diese LDD-Struktur umfasst einen schwach dotierten Bereich12 und einen stark dotierten Bereich15 , und sie kann unter Verwendung eines Abstandshalters13 gebildet sein, der an der Seitenwand der isolierten Gate-Struktur11 gebildet ist. Die Source-/Drain-Bereiche16 sind dabei derart gebildet, dass sie mit der vergrabenen Isolationsschicht3 in Kontakt sind, um die parasitäre Kapazität zu reduzieren. In den aktiven Körperkontaktbereich5a sind Störstellen des ersten Leitfähigkeitstyps implantiert, um auf diese Weise einen Muldenkontaktbereich17 im aktiven Körperkontaktbereich5a zu erzeugen. - Die oben erläuterte, herkömmliche SOI-Technik stellt einen SOI-Transistor mit hinsichtlich parasitärer Übergangskapazität verbesserten Eigenschaften zur Verfügung. Jedoch existiert noch immer eine Seitenwand-Kapazität, da sich die unteren Seitenwände der Source-/Drain-Bereiche in direktem Kontakt zur Halbleiterrestschicht unter der Isolationsschicht befinden, wie aus
3 ersichtlich. Außerdem umgibt die Halbleiterrestschicht vollständig den aktiven Transistorbereich5b , was die Latch-up-Immunität verringert. Dementsprechend besteht ein Bedarf für eine verbesserte SOI-Technik. - Die Offenlegungsschrift
EP 0 981 613 A1 offenbart einen SOI-Transistor mit Bodykontakt und ein zugehöriges Herstellungsverfahren, bei denen die Transistorstruktur einschließlich Bodybereich ringförmig geschlossen von einer vollständigen Grabenisolationsschicht umgeben ist, die sich bis zu einer als Bodenisolation der Transistorstruktur dienenden, vergrabenen Isolationsschicht erstreckt. - Der Erfindung liegt als technisches Problem die Bereitstellung eines integrierten SOI-Halbleiterschaltkreises der eingangs genannten Art und eines Verfahrens zu seiner Herstellung zugrunde, mit denen sich die oben genannten Schwierigkeiten vermeiden lassen und insbesondere ein Potentialschwebeeffekt des Körperbereiches verhindert, die parasitäre Übergangskapazität reduziert und die Latch-up-Immunität verbessert werden kann.
- Die Erfindung löst dieses Problem durch die Bereitstellung eines integrierten SOI-Halbleiterschaltkreises mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens hierfür mit den Merkmalen des Anspruchs 6.
- Erfindungsgemäß ist eine vollständige Grabenisolationsschicht in Kontakt zu den Seitenwänden der Source-/Drain-Bereiche vorgesehen, die parallel zur Gate-Struktur verläuft und daher SOI-MOSFETs isolieren kann, die in benachbarten aktiven Transistorbereichen gebildet sind. Dadurch ist es möglich, die parasitäre Übergangskapazität der Source-/Drain-Bereiche zu minimieren und die Latch-up-Immunität zu steigern.
- Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Vorteilhafte, nachfolgend näher beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
-
1 eine schematische Draufsicht auf einen herkömmlichen SOI-MOSFET, -
2 eine Querschnittansicht längs der Linie I-I' von1 , -
3 eine Querschnittansicht längs der Linie II-II' von1 , -
4 eine Draufsicht auf einen erfindungsgemäßen integrierten SOI-Schaltkreis, -
5 eine Querschnittansicht längs der Linie III-III' von4 , -
6 eine Querschnittansicht längs der Linie IV-IV' von4 , -
7A ,8A ,9A ,10A ,11A und12A Querschnittansichten längs der Linie III-III' von4 in aufeinanderfolgenden Stadien eines erfindungsgemäßen Herstellungsverfahrens und -
7B ,8B ,9B ,10B ,11B und12B Querschnittansichten längs der Linie IV-IV' von4 zur Veranschaulichung der den7A ,8A ,9A ,10A ,11A bzw.12A entsprechenden Stadien des erfindungsgemäßen Herstellungsverfahrens. - Nachfolgend wird die Erfindung unter Bezugnahme auf die entsprechenden Zeichnungen näher erläutert, wobei als Beispiel ein integrierter SOI-Schaltkreis mit n-MOSFETs oder p-MOSFETs herangezogen wird. Es versteht sich jedoch, dass die Erfindung in gleicher Weise auf integrierte SOI-Schaltkreise mit CMOS-Schaltkreisen anwendbar ist, die aus p-MOSFETs und n-MOSFETs bestehen.
-
4 zeigt in der Draufsicht einen erfindungsgemäßen integrierten SOI-Schaltkreis, während die5 und6 Querschnitte dieses Bauelements entlang der Linie III-III' bzw. IV-IV' von4 wiedergeben. - Wie aus den
4 ,5 und6 ersichtlich, ist bei dem erfindungsgemäßen Bauelement eine partielle Grabenisolationsschicht157a in einem vorgegebenen Bereich einer Halbleiterschicht eines ersten Leitfähigkeitstyps gebildet. Der erste Leitfähigkeitstyp ist vom p- oder n-leitenden Typ. Die Halbleiterschicht, z.B. eine Siliziumschicht, ist auf eine vergrabene Isolationsschicht153 gestapelt, und die vergrabene Isolationsschicht153 ist auf einem Trägersubstrat151 angeordnet. Die partielle Grabenisolati onsschicht157a definiert eine Mehrzahl von aktiven Transistorbereichen155b und wenigstens einen aktiven Körperkontaktbereich155a im Abstand von den aktiven Transistorbereichen155b . Eine Halbleiterrestschicht155' befindet sich zwischen der partiellen Grabenisolationsschicht157a und der vergrabenen Isolationsschicht153 und ist dünner als der aktive Körperkontaktbereich155a und die aktiven Transistorbereiche155b . - Eine streifenförmige vollständige Grabenisolationsschicht
157b , die parallel zu einer x-Achse verläuft, befindet sich zwischen jeweils benachbarten aktiven Transistorbereichen155b . Die vollständige Grabenisolationsschicht157b ist in Kontakt mit Seitenwänden der jeweils benachbarten aktiven Transistorbereiche155b . Außerdem ist die vollständige Grabenisolationsschicht157b mit der vergrabenen Isolationsschicht153 zwischen den jeweils benachbarten aktiven Transistorbereichen155b in Kontakt. Als Ergebnis hiervon sind die jeweils benachbarten aktiven Transistorbereiche155b , die entlang einer zu einer y-Achse parallelen Linie angeordnet sind, voneinander durch die vollständige Grabenisolationsschicht157b getrennt. Die partielle Grabenisolationsschicht157a und die vollständige Grabenisolationsschicht157b bilden eine Isolationsschicht157 . Von allen Seitenwänden der aktiven Transistorbereiche155b sind die zur y-Achse parallelen Seitenwände in Kontakt mit der Halbleiterrestschicht155' . Dementsprechend sind die aktiven Transistorbereiche155b elektrisch mit dem aktiven Körperkontaktbereich155a über die Halbleiterrestschicht155' verbunden. - Eine isolierte Gate-Struktur
161a ist derart angeordnet, dass sie den jeweiligen aktiven Transistorbereich155b kreuzt und mit der partiellen Grabenisolationsschicht157a überlappt. Die isolierte Gate-Struktur161a ist parallel zur vollständigen Grabenisolationsschicht157b angeordnet. Außerdem ist sie vom jeweiligen aktiven Transistorbereich155b durch eine zwischenliegende dielektrische Gate-Schicht159 getrennt. - In den aktiven Transistorbereichen
155b sind beidseits der isolierten Gate-Struktur161a jeweilige Source-/Drain-Bereiche166 gebildet. Diese sind von einem dem ersten entgegengesetzten zweiten Leitfähigkeitstyp. Vorzugsweise sind die Source-/Drain-Bereiche166 in Kontakt mit der vergrabenen Isolationsschicht153 . Die Source-/Drain-Bereiche166 können von einer Struktur mit schwach dotierter Drain-Elektrode (LDD) sein, die einen schwach dotierten Bereich162 und einen stark dotierten Bereich165 beinhaltet. Diese Source-/Drain-Bereiche166 mit LDD-Struktur können unter Verwendung eines Abstandhalters163 realisiert sein, der an der Seitenwand der isolierten Gate-Struktur161a gebildet ist. Als Ergebnis hiervon sind diejenigen Seitenwände der Source-/Drain-Bereiche166 , die parallel zur Gate-Struktur sind, in Kontakt mit der vollständigen Grabenisolationsschicht157b , und die Unterseiten der Source-/Drain-Bereiche166 sind in Kontakt mit der vergrabenen Isolationsschicht153 . Demgemäß ist die Source-/Drain-Übergangskapazitätverglichen mit der herkömmlichen SOI-Technik beträchtlich reduziert. Zusätzlich ist die Latch-up-Immunität durch das Vorhandensein der vollständigen Grabenisolationsschicht157b zwischen den jeweils benachbarten aktiven Transistorbereichen155b erhöht. - Im jeweiligen aktiven Körperkontaktbereich
155a ist ein Muldenkontaktbereich167 vom ersten Leitfähigkeitstyp gebildet. Der Muldenkontaktbereich167 ist somit elektrisch mit den aktiven Transistorbereichen155b , d.h. Körperbereichen, zwischen den Source-/Drain-Bereichen166 über die Halbleiterrestschicht155' verbunden. - Ein erfindungsgemäßes Verfahren zur Herstellung derartiger integrierter SOI-Schaltkreise wird nachfolgend unter Bezugnahme auf die
7A bis12A und7B bis12B erläutert, die jeweilige Querschnitte in aufeinanderfolgenden Herstellungsstadien entlang der Linie III-III' bzw. IV-IV' von4 zeigen. - Wie aus den
7A und7B ersichtlich, wird auf einem SOI-Substrat, das ein Trägersubstrat151 , eine vergrabene Isolationsschicht153 auf dem Trägersubstrat151 und eine Halbleiterschicht des ersten Leitfähigkeitstyps, z.B. vom p-leitenden Typ, auf der vergrabenen Isolationsschicht153 umfaßt, eine erste Grabenmaskenstruktur MK1 erzeugt. Die Halbleiterschicht kann hierbei eine Siliziumschicht sein, und die erste Grabenmaskenstruktur MK1 wird auf die Halbleiterschicht aufgebracht. Die Halbleiterschicht wird unter Verwendung der ersten Grabenmaskenstruktur MK1 als Ätzmaske geätzt, wodurch ein partieller Grabenbereich T1 gebildet wird und gleichzeitig wenigstens ein aktiver Körperkontaktbereich155a und mehrere aktive Transistorbereiche155b im Abstand vom aktiven Körperkontaktbereich155a erzeugt werden. Die Tiefe des partiellen Grabenbereiches T1 ist geringer als die Dicke der Halbleiterschicht. Folglich liegt unter dem partiellen Grabenbereich T1 eine Halbleiterrestschicht155' vor, die dünner als die Halbleiterschicht ist. Die erste Grabenmaskenstruktur MK1 wird durch Aufbringen einer ersten Grabenmaskenschicht auf die Halbleiterschicht und Strukturieren der ersten Grabenmaskenschicht erzeugt. Die erste Grabenmaskenschicht beinhaltet eine Oxid- und eine Nitrid-Auflageschicht, die sequentiell aufeinandergestapelt werden. - Im Herstellungsstadium der
8A und8B wird eine zweite Grabenmaskenschicht ganzflächig auf dem Substrat einschließlich dem partiellen Grabenbereich T1 und der ersten Grabenmaskenstruktur MK1 gebildet. Die zweite Grabenmaskenschicht besteht vorzugsweise aus einer Photoresistschicht. Sie wird unter Verwendung eines herkömmlichen Photolithographieprozesses strukturiert, um eine zweite Grabenmaskenstruktur MK2 zu erzeugen, welche die Halbleiterrestschicht155' zwischen den aktiven Transistorbereichen155b freilegt. Außerdem kann die erste Grabenmaskenstruktur MK1, die auf den aktiven Transistorbereichen155b angeordnet ist, durch die zweite Grabenmaskenstruktur MK2 freigelegt sein. Unter Verwendung der ersten und der zweiten Grabenmaskenstruktur MK1, MK2 als Ätzmasken wird die freiliegende Halbleiterrestschicht155' geätzt, bis die vergrabene Isolationsschicht153 freiliegt. Als Ergebnis hiervon wird ein streifenförmiger vollständiger Grabenbereich T2 zwischen den aktiven Transistorbereichen155b erzeugt. Der vollständige Grabenbereich T2 legt außerdem diejenigen Seitenwände der aktiven Transistorbereiche155b frei, die parallel zur x-Achse gemäß4 verlaufen. - Im Herstellungsstadium der
9A und9B wird die zweite Grabenmaskenstruktur MK2 selektiv entfernt. Eine Isolationsschicht wird ganzflächig auf der resultierenden Struktur nach Entfernung der zweiten Grabenmaskenstruktur MK2 gebildet. Die Isolationsschicht wird planarisiert, bis die erste Grabenmaskenstruktur MK1 freiliegt, wodurch eine Isolationsschicht157 im partiellen Grabenbereich T1 und im vollständigen Gra benbereich T2 gebildet wird. Die Planarisierung der Isolationsschicht kann unter Verwendung eines Prozesses mit chemisch-mechanischem Polieren (CMP) oder eines Zurückätzprozesses durchgeführt werden. Die Isolationsschicht157 umfaßt somit die partielle Grabenisolationsschicht157a , die den partiellen Grabenbereich T1 füllt, und die vollständige Grabenisolationsschicht157b , die den vollständigen Grabenbereich T2 füllt. Als Ergebnis ergibt sich der zur x-Achse parallele, streifenförmige Verlauf der vollständigen Grabenisolationsschicht157b . - Im Herstellungsstadium der
10A und10B wird die erste Grabenmaskenstruktur MK1 entfernt, um den aktiven Körperkontaktbereich155a und die aktiven Transistorbereiche155b freizulegen. Auf dem freigelegten, aktiven Körperkontaktbereich155a und den freigelegten aktiven Transistorbereichen155b wird eine dielektrische Gate-Schicht159 gebildet. Eine leitfähige Schicht161 wird ganzflächig auf die resultierende Struktur mit der dielektrischen Gate-Schicht159 aufgebracht. - Im Herstellungsstadium der
11A und11B wird die leitfähige Schicht161 zur Bildung einer isolierten Gate-Struktur161a strukturiert, die jeden der aktiven Transistorbereiche155b kreuzt. Die Gate-Struktur161a ist hierbei parallel zur vollständigen Grabenisolationsschicht157b zu bilden. Störstellen eines zweiten Leitfähigkeitstyps, z.B. vom n-leitenden Typ, werden dann in die aktiven Transistorbereiche155b mit einer niedrigen Dosis von 1 × 1012 Ionenatome/cm2 bis 1 × 1014 Ionenatome/cm2 unter Verwendung der isolierten Gate-Struktur161a als Implantationsmaske implantiert. Als Ergebnis werden auf beiden Seiten der Gate-Struktur161a schwach dotierte Bereiche162 des zweiten Leitfähigkeitstyps erzeugt. Anschließend wird an den Seitenwänden der Gate-Struktur161a ein Abstandshalter163 gebildet. - Auf dem Substrat mit dem Abstandshalter
163 wird eine Source-/Drain-Implantationsmaske MK3 gebildet, die Öffnungen aufweist, welche die aktiven Transistorbereiche155b freilegen. Unter Verwendung der isolierten Gate-Struktur161a , des Abstandshalters163 und der Source-/Drain-Implantationsmaske MK3 als Implantationsmasken werden anschließend Störstellen des zweiten Leitfähigkeitstyps in die schwach dotierten Bereiche162 mit einer hohen Dosis von 1 × 1014 Ionenatome/cm2 bis 5 × 1015 Ionenatome/cm2 implantiert. Als Ergebnis werden auf beiden Seiten der Gate-Struktur161a stark dotierte Bereiche165 vom zweiten Leitfähigkeitstyp gebildet. Der schwach dotierte Bereich162 und der stark dotierte Bereich165 bilden einen jeweiligen Source-/Drain-Bereich166 mit schwach dotierter Drain(LDD)-Struktur. Die Unterseiten der Source-/Drain-Bereiche166 sind in Kontakt mit der vergrabenen Isolationsschicht153 . Außerdem sind die zur Gate-Struktur161a parallelen Seitenwände der Source-/Drain-Bereiche166 in Kontakt mit der vollständigen Grabenisolationsschicht157b . Die Source-/Drain-Übergangskapazität ist somit beträchtlich reduziert. - Im Herstellungsstadium der
12A und12B wird die Source-/Drain-Implantationsmaske MK3 entfernt. Auf der resultierenden Struktur wird nach Entfernung der Source-/Drain-Implantationsmaske MK3 eine Muldenkontakt-Implantationsmaske MK4 erzeugt, die den aktiven Körperkontaktbereich155a frei lässt. Unter Verwendung der Muldenkontakt-Implantationsmaske MK4 als Implantationsmaske werden Störstellen des ersten Leitfähigkeitstyps in den aktiven Körperkontaktbereich155a implantiert. Als Ergebnis wird ein Muldenkontaktbereich167 vom ersten Leitfähigkeitstyp im aktiven Körperkontaktbereich155a gebildet. Dementsprechend ist der Muldenkontaktbereich167 elektrisch mit den aktiven Transistorbereichen, d.h. mit Körperbereichen, zwischen den Source-/Drain-Bereichen166 über die Halbleiterrestschicht155' verbunden. - Aus der obigen Erläuterung wird deutlich, dass die Erfindung eine beträchtliche Verringerung der Übergangskapazität und Steigerung der Latch-up-Immunität durch die Anwesenheit der vollständigen Grabenisolationsschicht ermöglicht, die in Kontakt mit den Seitenwänden der Source-/Drain-Bereiche ist.
Claims (13)
- Integrierter Halbleiterschaltkreis vom Silizium-auf-Isolator(SOI)-Typ, der auf einem SOI-Substrat gebildet ist, das ein Trägersubstrat (
151 ), eine vergrabene Isolationsschicht (153 ) auf dem Trägersubstrat und eine Halbleiterschicht eines ersten Leitfähigkeitstyps auf der vergrabenen Isolationsschicht beinhaltet, mit – einer Mehrzahl von aktiven Transistorbereichen (155b ) in einem vorgegebenen Bereich der Halbleiterschicht, – wenigstens einem aktiven Bodykontaktbereich (155a ) im Abstand von den aktiven Transistorbereichen, der einen Teil der Halbleiterschicht beinhaltet, – einer Halbleiterrestschicht (155' ), die ganzflächig auf der vergrabenen Isolationsschicht zwischen den aktiven Transistorbereichen und dem aktiven Bodykontaktbereich angeordnet und dünner als die Halbleiterschicht ist, – einer auf der Halbleiterrestschicht angeordneten, partiellen Grabenisolationsschicht (157a ) und – einer isolierten Gate-Struktur (161a ), die den jeweiligen aktiven Transistorbereich überkreuzt, gekennzeichnet durch – eine zwischen jeweils benachbarten aktiven Transistorbereichen angeordnete, streifenförmige vollständige Grabenisolationsschicht (157b ), die parallel zur Gate-Struktur (161a ) verläuft und mit der vergrabenen Isolationsschicht (153 ) zwischen den jeweils benachbarten aktiven Transistorbereichen (155b ) sowie mit zur Gate-Struktur parallelen Seitenwänden der aktiven Transistorbereiche in Kontakt ist. - Integrierter Halbleiterschaltkreis vom SOI-Typ nach Anspruch 1, weiter dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp ein p- oder n-leitender Typ ist.
- Integrierter Halbleiterschaltkreis vom SOI-Typ nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Halbleiterschicht eine Siliziumschicht ist.
- Integrierter Halbleiterschaltkreis vom SOI-Typ nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass in den aktiven Transistorbereichen beidseits der isolierten Gate-Struktur Source-/Drain-Bereiche (
166 ) von einem zum ersten entgegengesetzten zweiten Leitfähigkeitstyp gebildet sind, die mit der vergrabenen Isolationsschicht in Kontakt sind. - Integrierter Halbleiterschaltkreis vom SOI-Typ nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass im aktiven Bodykontaktbereich ein Muldenkontaktbereich (
167 ) vom ersten Leitfähigkeitstyp gebildet ist. - Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises vom Silizium-auf-Isolator(SOI)-Typ auf einem SOI-Substrat mit einem Trägersubstrat (
151 ), einer vergrabenen Isolationsschicht (153 ) auf dem Trägersubstrat und einer Halbleiterschicht eines ersten Leitfähigkeitstyps auf der vergrabenen Isolationsschicht, gekennzeichnet durch die Schrittfolge: – Ätzen eines Teils der Halbleiterschicht zur Erzeugung eines partiellen Grabenbereichs (T1), der mehrere aktive Transistorbereiche (155b ) und wenigstens einen aktiven Bodykontaktbereich (155a ) im Abstand von den aktiven Transistorbereichen definiert, wobei gleichzeitig eine Halbleiterrestschicht (155' ) zwischen den aktiven Transistorbereichen und dem aktiven Bodykontaktbereich belassen wird, die dünner als die Halbleiterschicht ist, – Ätzen eines vorgegebenen Bereichs der Halbleiterrestschicht zur Bildung eines streifenförmigen vollständigen Grabenbereichs (T2), der die vergrabene Isolationsschicht zwischen jeweils benachbarten aktiven Transistorbereichen freilegt, – Erzeugen einer vollständigen Grabenisolationsschicht (157b ) und einer partiellen Grabenisolationsschicht (157a ) innerhalb des vollständigen Grabenbereichs bzw. des partiellen Grabenbereichs und – Erzeugen einer isolierten Gate-Struktur (161a ), die über dem jeweiligen aktiven Transistorbereich kreuzt und parallel zur vollständigen Grabenisolationsschicht verläuft. - Verfahren nach Anspruch 6, weiter dadurch gekennzeichnet, dass die Erzeugung des partiellen Grabenbereichs die Bildung einer ersten Grabenmaskenstruktur (MK1) auf der Halbleiterschicht und das Ätzen der Halbleiterschicht unter Verwendung der ersten Grabenmaskenstruktur als Ätzmaske bis zu einer vorgegebenen Tiefe umfasst, die kleiner als die Dicke der Halbleiterschicht ist.
- Verfahren nach Anspruch 7, weiter dadurch gekennzeichnet, dass die Erzeugung der ersten Grabenmaskenstruktur die Bildung einer ersten Grabenmaskenschicht auf der Halbleiterschicht und die Strukturierung der ersten Grabenmaskenschicht umfasst.
- Verfahren nach Anspruch 8, weiter dadurch gekennzeichnet, dass die erste Grabenmaskenschicht durch sequentielles Aufeinanderstapeln einer Oxid- und einer Nitrid-Auflageschicht auf die Halbleiterschicht gebildet wird.
- Verfahren nach einem der Ansprüche 6 bis 9, weiter dadurch gekennzeichnet, dass die Erzeugung des vollständigen Grabenbe reichs die Bildung einer zweiten Grabenmaskenstruktur (MK2) mit einer streifenförmigen Öffnung, die einen Teil der Halbleiterrestschicht zwischen den jeweils benachbarten aktiven Transistorbereichen frei lässt, das Ätzen der freiliegenden Halbleiterrestschicht unter Verwendung der ersten und der zweiten Grabenmaskenstruktur als Ätzmasken, bis die vergrabene Isolationsschicht freiliegt, und das Entfernen der zweiten Grabenmaskenstruktur umfasst.
- Verfahren nach Anspruch 10, weiter dadurch gekennzeichnet, dass die Bildung der vollständigen und der partiellen Grabenisolationsschicht die Bildung einer Isolationsschicht, welche den vollständigen Grabenbereich und den partiellen Grabenbereich füllt, ganzflächig auf der resultierenden Struktur nach Entfernung der zweiten Grabenmaskenstruktur, die Planarisierung der Isolationsschicht, bis die erste Grabenmaskenstruktur freiliegt, und das Entfernen der ersten Grabenmaskenstruktur zum Freilegen der aktiven Transistorbereiche und des aktiven Bodykontaktbereichs umfasst.
- Verfahren nach einem der Ansprüche 6 bis 11, weiter dadurch gekennzeichnet, dass es die Bildung von Source-/Drain-Bereichen in den aktiven Transistorbereichen auf beiden Seiten der isolierten Gate-Struktur umfasst, wobei die Source-/Drain-Bereiche mit Störstellen eines dem ersten entgegengesetzten zweiten Leitfähigkeitstyps dotiert werden und mit der vergrabenen Isolationsschicht in Kontakt sind.
- Verfahren nach einem der Ansprüche 6 bis 12, weiter dadurch gekennzeichnet, dass im aktiven Bodykontaktbereich ein Muldenkontaktbereich (
167 ) gebildet wird, der mit Störstellen des ersten Leitfähigkeitstyps dotiert wird.
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