KR20150005452A - 반도체장치 - Google Patents

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토모히데 테라시마
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 매립 절연막과 기판 사이에 공동 영역을 형성해서 내압을 높이면서, 충분한 기계적 강도를 갖는 반도체장치를 제공하는 것을 목적으로 한다. 기판(12)과, 이 기판 위에 형성된 매립 절연막(14)과, 이 매립 절연막 위에 형성된 SOI층(20)과, 이 SOI층을 제1 SOI층(20a)과, 이 제1 SOI층과 절연된 제2 SOI층(20b)으로 구분하는 절연막(22)과, 이 제1 SOI층에 형성된 소자(30)와, 일단에 이 제2 SOI층의 바로 위에 위치하는 패드(70a)를 갖고, 타단은 이 제1 SOI층에 접속된 전극(70)을 구비하고, 이 제1 SOI층의 바로 아래에 있어서 매립 절연막과 이 기판 사이에 공동 영역(18)을 갖고, 이 제2 SOI층의 바로 아래에 있어서 이 매립 절연막의 적어도 일부는 이 기판에 직접 접한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 대전력을 취급하는 고내압의 반도체장치에 관한 것이다.
특허문헌 1은, 기판 위에 매립 산화막(SiO2 막)을 개재하여 SOI(Semiconductor On Insulator)층이 형성된 반도체장치를 개시하고 있다. SOI층에는 IGBT가 형성되어 있다. IGBT가 형성된 영역의 바로 아래에 있어서 매립 산화막과 기판 사이에는, 공극(공동 영역(cavity region))이 형성되어 있다.
일본국 특개평 02-168646호 공보
매립 절연막과 기판 사이에 공동 영역을 형성함으로써 반도체장치를 고내압화할 수 있다. 그렇지만 공동 영역을 형성하면 반도체장치의 기계적 강도가 저하하는 문제가 있었다. 반도체장치의 기계적 강도가 저하하면, 예를 들면, 반도체장치의 전극에 대한 와이어 본딩시, 또는 반도체장치의 수지 봉지시에 반도체장치가 대미지를 받는 문제가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로서, 매립 절연막과 기판 사이에 공동 영역을 형성해서 내압을 높이면서, 충분한 기계적 강도를 갖는 반도체장치를 제공하는 것을 목적으로 한다.
본원의 발명에 따른 반도체장치는, 기판과, 상기 기판 위에 형성된 매립 절연막과, 상기 매립 절연막 위에 형성된 SOI층과, 상기 SOI층의 표면으로부터 상기 매립 절연막에 이르도록 형성되고, 상기 SOI층을 제1 SOI층과, 상기 제1 SOI층과 절연된 제2 SOI층으로 구분하는 절연막과, 상기 제1 SOI층에 형성된 소자와, 일단에 상기 제2 SOI층의 바로 위에 위치하는 패드를 갖고, 타단은 상기 제1 SOI층에 접속된 전극을 구비한다. 상기 제1 SOI층의 바로 아래에 있어서 상기 매립 절연막과 상기 기판 사이에 공동 영역을 갖고, 상기 제2 SOI층의 바로 아래에 있어서 상기 매립 절연막의 적어도 일부는 상기 기판에 직접 접하는 것을 특징으로 한다.
본 발명에 따르면, 매립 절연막과 기판 사이에 공동 영역을 형성해서 내압을 높이면서, 충분한 기계적 강도를 갖는 반도체장치를 제조할 수 있다.
도 1은 본 발명의 실시형태 1에 관한 반도체장치의 단면도다.
도 2는 도 1의 반도체장치의 평면도다.
도 3은 비교예의 반도체장치의 단면도다.
도 4는 도 3의 반도체장치의 평면도다.
도 5는 본 발명의 실시형태 2에 관한 반도체장치의 단면도다.
도 6은 본 발명의 실시형태 3에 관한 반도체장치의 단면도다.
도 7은 본 발명의 실시형태 4에 관한 반도체장치의 단면도다.
도 8은 본 발명의 실시형태 5에 관한 반도체장치의 단면도다.
본 발명의 실시형태에 관한 반도체장치에 대해 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 본 발명의 실시형태 1에 관한 반도체장치(10)의 단면도이다. 반도체장치(10)는 기판(12)을 구비하고 있다. 기판(12)은 예를 들면 N형의 실리콘 재료이며, 전기적으로는 접지(기준 전위에 접속)된다. 기판(12) 위에는 매립 절연막(14)이 형성되어 있다. 매립 절연막(14)은 예를 들면 실리콘 산화막으로 형성되고, 이 경우의 매립 절연막은 BOX(Buried Oxide)로 불리는 일도 있다.
매립 절연막(14) 위에 SOI층(20)이 형성되어 있다. SOI층(20)은 매립 절연막(14) 위의 실리콘 박막이다. SOI층(20)의 표면으로부터 매립 절연막(14)에 이르도록 절연막(22)이 형성되어 있다. 절연막(22)은, 예를 들면 실리콘 산화막이며, SOI층(20)에 트렌치(홈)를 설치한 후, 이 트렌치를 실리콘 산화막으로 매립하는 주지의 제조방법으로 형성한다.
절연막(22)에 의해, SOI층(20)은, 고전위 회로 형성 영역인 제1 SOI층(20a), 제1 SOI층(20a)과 절연된 고전위 회로 본딩 설치 영역인 제2 SOI층(20b), 및 제1 SOI층(20a)과 절연되고, 또한 제 2 SOI층(20b)과 절연된 저전위 회로 형성 영역인 제3 SOI층(20c)으로 구분되어 있다. 도 1에서 알 수 있는 것과 같이, 절연막 22a가 제 1 SOI층(20a)과 제2 SOI층(20b) 사이에 형성되어 있다. 또한, 절연막 22b가 제2 SOI층(20b)과 제3 SOI층(20c)의 사이에 형성되어 있다.
고전위 회로 형성 영역인 제1 SOI층(20a)에는 소자(30)가 형성되어 있다. 소자(30)에 대해 설명한다. 소자(30)는 제1 SOI층(20a) 표면에 웰이 되는 P 확산 영역(32)을 갖고 있다. P 확산 영역(32)의 표면에는 소스/드레인으로서 N 확산 영역(34, 36)이 형성되어 있다. N 확산 영역(34, 36) 사이에 위치하는 P 확산 영역(32) 위에는 게이트 절연막(38)이 형성되어 있다. 게이트 절연막(38)은 예를 들면 실리콘 산화막으로 이루어지고 그 위에 폴리실리콘으로 이루어진 게이트 전극(40)이 형성되어 있다. 소자(30)는 고전위 회로측에 있어서의 NMOS 트랜지스터다.
저전위 회로 형성 영역인 제3 SOI층(20c)에는 소자(50)가 형성되어 있다. 소자(50)에 대해 설명한다. 소자(50)는 제3 SOI층(20c) 표면에 웰이 되는 P 확산 영역(52)을 갖고 있다. P 확산 영역(52)의 표면에는 소스/드레인으로서 N 확산 영역(54, 56)이 형성되어 있다. N 확산 영역(54, 56) 사이에 위치하는 P 확산 영역(52) 위에는 게이트 절연막(58)이 형성되어 있다. 게이트 절연막(58)은 예를 들면 실리콘 산화막으로 이루어지고 그 위에 폴리실리콘으로 이루어진 게이트 전극(60)이 형성되어 있다. 소자(50)는 저전위 회로 형성 영역에 있어서의 NMOS 트랜지스터다.
이때, 제1 SOI층(20a) 또는 제3 SOI층(20c)에는, 소자 30, 50 이외의 예를 들면 PMOS 트랜지스터, 바이폴라 트랜지스터, 또는 확산 저항 등의 반도체 소자를 만들어 넣어도 된다.
SOI층(20) 위에는 표면 절연층(61)이 형성되어 있다. 표면 절연층(61)은 예를 들면 실리콘 산화막이다. 이에 따라, 전술한 제2 SOI층(20b)은, 표면 절연층(61), 절연막(22), 및 매립 절연막(14)에 둘러싸여 있다. 표면 절연층(61)의 표면에는, 표면 절연층(61)을 관통하도록 전극 70, 72, 74, 76, 78, 80, 82, 84, 86, 88이 설치되어 있다. 이들 전극은 예를 들면 알루미늄 등의 금속막으로 형성된다.
전극 70은, 고전위 회로 형성 영역인 제1 SOI층(20a)에 전압을 인가하기 위해 형성된 전극이다. 구체적으로는, 전극 70은, 일단에 고전위 회로 본딩 설치 영역인 제2 SOI층(20b)의 바로 위에 위치하는 패드(70a)를 갖고, 타단은 제1 SOI층(20a)에 접속되어 있다.
전극 72는, P 확산 영역(32)에 접속되어 있다. 전극 74는, N 확산 영역 34에 접속되어 있다. 전극 76은, N 확산 영역 36에 접속되어 있다. 전극 78은, 게이트 전극(40)에 접속되어 있다. 전극 80은, 제3 SOI층(20c)에 접속되어 있다. 전극 82는, P 확산 영역(52)에 접속되어 있다. 전극 84는, N 확산 영역 54에 접속되어 있다. 전극 86은, N 확산 영역 56에 접속되어 있다. 전극 88은, 게이트 도전막(60)에 접속되어 있다. 이때, 고전위 회로 본딩 설치 영역인 제2 SOI층(20b)에는 직접적으로 전극이 접속되지 않기 때문에, 제2 SOI층(20b)은 플로팅(부유 전위) 영역으로 되어 있다.
전극 70에는 고전압이 인가된다. 한편, 기판(12)은 접지되어 있다. 따라서, 제1 SOI층(20a)의 바로 아래에서 내압을 높일 필요가 있다. 따라서, 본 발명에서는 매립 절연막(14)의 두께를 억제하기 위해 제1 SOI층(20a)의 바로 아래에 있어서의 매립 절연막(14)과 기판(12) 사이에는 공동 영역(18)이 형성되어 있다. 공동 영역(18)은 매립 절연막(14)과 산화막(16)에 둘러싸인 영역이다. 제2 SOI층(20b)의 바로 아래에 있어서 매립 절연막(14)은 기판(12)에 직접 접하고 있다. 제3 SOI층(20c)의 바로 아래에 있어서 매립 절연막(14)은 기판(12)에 직접 접하고 있다.
도 2는, 도 1의 반도체장치의 평면도다. 설명의 편의상, 도 2에서는 표면 절연층(61)을 생략하였다. 절연막(22)은, 제2 SOI층(20b)을 둘러싸도록 형성되어 있다. 따라서, 제2 SOI층(20b)은, 제1 SOI층(20a) 및 제3 SOI층(20c)과 절연되어 있다.
전극 72, 74, 76, 78은, 각각 패드 72a, 74a, 76a, 78a를 갖고 있다. 패드 70a, 72a, 74a, 76a, 78a는, 제2 SOI층(20b)의 바로 위에 형성되어 있다. 패드 70a, 72a, 74a, 76a, 78a에는 각각 와이어 본딩으로 와이어가 고정된다.
여기에서, 본 발명의 실시형태 1에 관한 반도체장치의 의의의 설명에 앞서, 비교예에 대해 설명한다. 도 3은, 비교예의 반도체장치(150)의 단면도다. 절연막(152)에 의해, 고전위 회로 형성 영역인 제1 SOI층(20a)과, 제1 SOI층(20a)과 절연된 저전위 회로 형성 영역인 제3 SOI층(20c)이 형성되어 있다. 비교예의 반도체장치(150)에서는 본 발명의 고전위 회로 본딩 설치 영역인 제2 SOI층은 형성되어 있지 않다. 전극 70의 패드(70a)의 바로 아래에 공동 영역(154)이 형성되어 있다.
도 4는, 도 3의 반도체장치(150)의 평면도다. 제1 SOI층(20a)의 바로 아래에는 공동 영역(154)이 형성되어 있으므로, 패드 70a, 72a, 74a, 76a, 78a의 바로 아래에는 공동 영역(154)이 있다. 비교예의 반도체장치(150)의 공동 영역(154)은, 반도체장치(10)의 공동 영역(18)보다도 광범위하게 형성되어 있으므로, 반도체장치(150)의 기계적 강도가 불충분하게 되는 것이 생각된다. 이때, 반도체장치 10, 150에 미치게 되는 기계적 응력으로서는, 예를 들면, 반도체장치의 전극(패드)에 대한 와이어 본딩시의 기계적 응력, 또는 반도체장치를 패키지 내에 수지봉지할 때의 기계적 응력 등이 있다.
본 발명의 실시형태 1에 관한 반도체장치(10)에서는, 패드 70a, 72a, 74a, 76a, 78a의 바로 아래에 있어서 매립 절연막(14)은 기판(12)에 직접 접하고 있다. 따라서, 패드 70a, 72a, 74a, 76a, 78a에 대한 와이어 본딩시에 반도체장치(10)에 미치게 되는 기계적 응력은, 공동 영역을 포함하지 않는 구성에 의해 흡수된다. 따라서, 반도체장치(10)가 대미지를 받는 일은 없다.
또한, 본 발명의 실시형태 1에 관한 반도체장치(10)는, 바로 아래에 공동 영역이 형성되지 않는 제2 SOI층(20b)을 갖고 있으므로, 제2 SOI층을 갖고 있지 않은 비교예의 반도체장치(150)와 비교해서 기계적 강도가 높다. 따라서, 반도체장치(10)를 패키지 내에 수용하여 수지봉지할 때의 기계적 응력에 의해 대미지를 받기 어렵게 되어 있다.
더구나, 제2 SOI층(20b)을 플로팅으로 되도록 하였으므로, 제2 SOI층(20b)에 직접적으로 고전압이 인가되지 않는다. 패드 70a, 72a, 74a, 76a, 78a로부터 이들 바로 아래의 제2 SOI층(20b)에 인가되는 전압은, 기판(12), 매립 절연막(14), 및 제2 SOI층(20b)으로 이루어진 콘덴서의 용량과, 제2 SOI층(20b), 표면 절연층(61), 및 패드 70a, 72a, 74a, 76a, 78a로 이루어진 콘덴서의 용량에 의해 분담된다.
따라서, 패드 70a, 72a, 74a, 76a, 78a의 바로 아래에 있어서 전계완화가 생기므로, 매립 절연막(14)을 두껍게 하지 않고 내압을 높게 할 수 있다. 매립 절연막(14)의 후막화를 회피하는 것은, 반도체장치(10)를 저코스트로 하는 동시에, 프로세스 단계에 있어서의 웨이퍼의 휘어짐을 방지한다. 이와 같이, 본 발명의 실시형태 1에 관한 반도체장치는, 매립 절연막(14)과 기판(12) 사이에 공동 영역(18)을 형성해서 내압을 높이면서, 충분한 기계적 강도를 갖는 것이다.
제2 SOI층(20b)의 바로 아래에서, 매립 절연막(14) 전체와 기판(12)이 직접 접할 필요는 없다. 즉, 제2 SOI층(20b)의 바로 아래의 일부에 있어서 매립 절연막(14)과 기판(12) 사이에 공동 영역을 설치해도 된다. 이 경우, 공동 영역에 의해 내압을 높이면서, 매립 절연막(14)의 일부와 기판(12)이 직접 접함으로써 기계적 강도를 확보할 수 있다. 따라서, 제2 SOI층(20b)의 바로 아래에 있어서 매립 절연막(14)의 적어도 일부가 기판(12)에 직접 접하는 한, 상기 효과를 얻을 수 있다.
소자 30, 50은 NMOS 트랜지스터에 한정되지 않고, 예를 들면, PMOS 트랜지스터, NPN 트랜지스터, PNP 트랜지스터, 다이오드, 확산 저항, 또는 커패시터 등으로 해도 된다. 이때, 상기한 각 변형은, 이후의 실시형태에 관한 반도체장치에 대해서도 응용할 수 있다.
실시형태 2.
도 5는, 본 발명의 실시형태 2에 관한 반도체장치(200)의 단면도다. 반도체장치(200)에 대해서는, 전술한 반도체장치 10과의 차이점을 중심으로 설명한다. 제1 SOI층(20a)과 제2 SOI층(20b) 사이의 절연에, 절연막(202a)이 복수 형성되어 있다. 절연막(202a)은 예를 들면 실리콘 산화막으로 이루어진다. 도 5에서 알 수 있는 것과 같이, 절연막(202a)은 3개 형성되어 있다.
3개의 절연막(202a)이 각각 용량으로서 기능함으로써, 제1 SOI층(20a)과 제2 SOI층(20b) 사이의 전계를 완화할 수 있다. 따라서, 절연막(202a)의 각각을 실시형태 1에 있어서의 절연막(22)보다 얇게 해도, 반도체장치 10과 동등한 내압을 얻을 수 있다. 매립 절연막(14)을 얇게 함으로써 반도체장치의 제조 코스트를 저하시킬 수 있다. 이때, 절연막(202a)은 3개에 한정되지 않고, 복수이면 된다.
실시형태 3.
도 6은, 본 발명의 실시형태 3에 관한 반도체장치(250)의 단면도다. 반도체장치(250)에 대해서는, 전술한 반도체장치 10과의 차이점을 중심으로 설명한다. 제1 SOI층(20a)과 제2 SOI층(20b)의 사이의 절연에, 절연막(202b)과 매립 폴리실리콘(252)으로 이루어진 분리 구조가 복수 형성되어 있다. 이 분리 구조는, SOI층에 트렌치를 설치하고, 트렌치 내벽을 산화시킨 후, 트렌치 내부를 폴리실리콘으로 매립하는 주지의 제조방법으로 형성된다.
그 때문에, 이 절연막(202b)과 매립 폴리실리콘(252)에 의한 분리 구조를 형성하기 위한 신규 프로세스 개발은 불필요하다.
매립 폴리실리콘(252)을 형성함으로써, 1개의 절연막(202b) 내부에 2개의 용량을 형성할 수 있다. 따라서, 제1 SOI층(20a)과 제2 SOI층(20b) 사이의 용량의 수를 늘릴 수 있다. 이때, 절연막(202b)과 매립 폴리실리콘(252)의 수는 특별히 한정되지 않는다.
실시형태 4.
도 7은, 본 발명의 실시형태 4에 관한 반도체장치(300)의 단면도다. 반도체장치(300)에 대해서는, 전술한 반도체장치 10과의 차이점을 중심으로 설명한다. 패드(70a)와 제2 SOI층(20b) 사이의 표면 절연층(61) 내부에는, 매립 전극(302)이 형성되어 있다. 표면 절연층(61) 중에서, 매립 전극(302)의 아래쪽의 부분을 하부 절연층(61a)으로 한다. 표면 절연층(61) 중에서, 매립 전극(302)의 윗쪽의 부분을 상부 절연층(61b)으로 한다.
패드 70a, 72a, 74a, 76a, 78a로부터 이들의 바로 아래에 미치게 되는 전압은 이하의 3개의 용량에 의해 분담된다. 즉, 기판(12), 매립 절연막(14), 및 제2 SOI층(20b)으로 이루어진 콘덴서의 용량, 제2 SOI층(20b), 하부 절연층(61a), 및 매립 전극(302)으로 이루어진 콘덴서의 용량, 및 매립 전극(302), 상부 절연층(61b), 및 전극 70으로 이루어진 콘덴서의 용량이다. 3개의 콘덴서에 의해 전계를 완화할 수 있으므로, 반도체장치(300)를 고내압화할 수 있다.
이때, 매립 전극(302)은, 게이트 전극 40), 60과 동시에 형성할 수 있다. 따라서, 프로세스 코스트를 상승시키지 않고 매립 전극(302)을 형성할 수 있다.
실시형태 5.
도 8은, 본 발명의 실시형태 5에 관한 반도체장치(350)의 단면도다. 반도체장치(350)에 대해서는, 전술한 반도체장치 300과 차이점을 중심으로 설명한다. 제2 SOI층(20b) 위의 절연막(22)에 둘러싸인 부분에는 추가 절연층(352)이 형성되어 있다. 추가 절연층(352) 내부에는 추가 매립 전극(354)이 형성되어 있다.
추가 절연층(352)과 추가 매립 전극(354)을 형성함으로써, 반도체장치 300과 비교하여, 추가 매립 전극(354), 추가 절연층(352) 및 하부 절연층(61a), 및 매립 전극(302)으로 이루어진 콘덴서를 추가할 수 있다. 반도체장치(350)는, 4개의 콘덴서에 의해 전계를 완화하므로, 반도체장치 300보다도 고내압화할 수 있다.
도 8에는, 매립 전극(302)과 추가 매립 전극(354)이 형성된 반도체장치(350)를 나타냈지만, 매립 전극(302)을 생략해도 된다. 이때, 여기까지의 각 실시형태에 있어서 설명한 반도체장치의 특징을 적절히 조합하여도 된다.
10 반도체장치, 12 기판, 14 매립 절연막, 16 산화막, 18, 154 공동 영역, 20 SOI층, 20a 제1 SOI층, 20b 제2 SOI층, 20c 제3 SOI층, 22, 22a, 22b 절연막, 30, 50 소자, 61 표면 절연층, 61a 하부 절연층, 61b 상부 절연층, 70, 72, 74, 76, 78, 80, 82, 84, 86, 88 전극, 70a, 72a, 74a, 76a, 78a 패드, 200, 250, 300, 350 반도체장치, 202a, 202b 절연막, 252 매립 폴리실리콘, 302 매립 전극, 352 추가 절연층, 354 추가 매립 전극

Claims (5)

  1. 기판과,
    상기 기판 위에 형성된 매립 절연막과,
    상기 매립 절연막 위에 형성된 SOI층과,
    상기 SOI층의 표면으로부터 상기 매립 절연막에 이르도록 형성되고, 상기 SOI층을 제1 SOI층과, 상기 제1 SOI층과 절연된 제2 SOI층으로 구분하는 절연막과,
    상기 제1 SOI층에 형성된 소자와,
    일단에 상기 제2 SOI층의 바로 위에 위치하는 패드를 갖고, 타단은 상기 제1 SOI층에 접속된 전극을 구비하고,
    상기 제1 SOI층의 바로 아래에 있어서 상기 매립 절연막과 상기 기판 사이에 공동 영역을 갖고,
    상기 제2 SOI층의 바로 아래에 있어서 상기 매립 절연막의 적어도 일부는 상기 기판에 직접 접하는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제1 SOI층과 상기 제2 SOI층 사이의 상기 절연막은 복수 형성된 것을 특징으로 하는 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 절연막 내부에 형성된 매립 폴리실리콘을 갖는 것을 특징으로 하는 반도체장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 패드와 상기 제2 SOI층 사이에 형성된 표면 절연층과,
    상기 표면 절연층 내부에 형성된 매립 전극을 구비한 것을 특징으로 하는 반도체장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제2 SOI층 위의 상기 절연막에 둘러싸인 부분에 형성된 추가 절연층과,
    상기 추가 절연층 내부에 형성된 추가 매립 전극을 구비한 것을 특징으로 하는 반도체장치.
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