JPH09139422A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH09139422A JPH09139422A JP29636595A JP29636595A JPH09139422A JP H09139422 A JPH09139422 A JP H09139422A JP 29636595 A JP29636595 A JP 29636595A JP 29636595 A JP29636595 A JP 29636595A JP H09139422 A JPH09139422 A JP H09139422A
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Abstract
(57)【要約】
【課題】 基板寄生素子の低減。
【解決手段】 半導体支持基板の主面に絶縁層を介して
半導体層を形成したＳＯＩ基板と、前記半導体層を複数
の領域（アイランド）に絶縁分離する分離膜（Ｕ溝分離
膜）と、前記所望の領域の半導体層に形成された所望の
回路素子とを有する半導体集積回路であって、前記分離
膜は多重（三重）に形成され、かつ前記分離膜は前記絶
縁層を突き抜けて前記半導体基板の途中にまで延在して
いる。また、前記絶縁層の下にはエッチングストッパ用
絶縁層が形成され、前記分離膜の下端はエッチングスト
ッパ用絶縁層に接触している。
半導体層を形成したＳＯＩ基板と、前記半導体層を複数
の領域（アイランド）に絶縁分離する分離膜（Ｕ溝分離
膜）と、前記所望の領域の半導体層に形成された所望の
回路素子とを有する半導体集積回路であって、前記分離
膜は多重（三重）に形成され、かつ前記分離膜は前記絶
縁層を突き抜けて前記半導体基板の途中にまで延在して
いる。また、前記絶縁層の下にはエッチングストッパ用
絶縁層が形成され、前記分離膜の下端はエッチングスト
ッパ用絶縁層に接触している。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路およ
びその製造方法に関し、特にＳＯＩ（silicon oninsula
tor) 基板を用いた半導体集積回路の製造技術に適用し
て有効な技術に関する。
びその製造方法に関し、特にＳＯＩ（silicon oninsula
tor) 基板を用いた半導体集積回路の製造技術に適用し
て有効な技術に関する。
【０００２】
【従来の技術】高速動作を必要とする光通信用の半導体
集積回路（半導体デバイス）には、ヘテロバイポーラト
ランジスタ（ＨＢＴ），ＧａＡｓ−ＭＥＳＦＥＴ，Ｓｉ
バイポーラトランジスタが使用されている。
集積回路（半導体デバイス）には、ヘテロバイポーラト
ランジスタ（ＨＢＴ），ＧａＡｓ−ＭＥＳＦＥＴ，Ｓｉ
バイポーラトランジスタが使用されている。
【０００３】また、半導体集積回路は、動作速度の高速
化に伴い、ＳＯＩ基板（ＳＯＩウエハ）を用い、素子間
分離はＵ溝分離膜を用いる傾向にある。
化に伴い、ＳＯＩ基板（ＳＯＩウエハ）を用い、素子間
分離はＵ溝分離膜を用いる傾向にある。
【０００４】ＳＯＩ技術については、たとえば、工業調
査会発行「電子材料」1992年６月号、同年６月１日発
行、Ｐ44〜Ｐ53に「超薄膜ＳＯＩ技術と次世代デバイ
ス」として記載されている。この文献には、ＳＯＩ基板
として、Ｓｉの厚さが２〜３μｍ以上のいわゆる厚膜Ｓ
ＯＩと、１００〜２００ｎｍ以下のいわゆる超薄膜ＳＯ
Ｉとがあり、超薄膜ＳＯＩは、膜厚の制御性の良いＳＩ
ＭＯＸ（separation by implantation of oxygen) 技
術、または結晶性の良い張り合わせ技術とによって製造
される旨記載されている。
査会発行「電子材料」1992年６月号、同年６月１日発
行、Ｐ44〜Ｐ53に「超薄膜ＳＯＩ技術と次世代デバイ
ス」として記載されている。この文献には、ＳＯＩ基板
として、Ｓｉの厚さが２〜３μｍ以上のいわゆる厚膜Ｓ
ＯＩと、１００〜２００ｎｍ以下のいわゆる超薄膜ＳＯ
Ｉとがあり、超薄膜ＳＯＩは、膜厚の制御性の良いＳＩ
ＭＯＸ（separation by implantation of oxygen) 技
術、または結晶性の良い張り合わせ技術とによって製造
される旨記載されている。
【０００５】一方、特願平4-145192号公報（平成４年６
月５日出願）には、ＳＯＩ基板を使用した半導体集積回
路において、トレンチ溝に囲まれる領域内に縦型構造の
バイポーラトランジスタを形成した例が記載されてい
る。前記トレンチ溝は、ＳＯＩ基板の主面から、最下層
であるベース基板と半導体基板との間の絶縁膜にまで到
達している。また、前記トレンチ溝内には２層の絶縁膜
および埋込み材が埋め込まれている。
月５日出願）には、ＳＯＩ基板を使用した半導体集積回
路において、トレンチ溝に囲まれる領域内に縦型構造の
バイポーラトランジスタを形成した例が記載されてい
る。前記トレンチ溝は、ＳＯＩ基板の主面から、最下層
であるベース基板と半導体基板との間の絶縁膜にまで到
達している。また、前記トレンチ溝内には２層の絶縁膜
および埋込み材が埋め込まれている。
【０００６】
【発明が解決しようとする課題】ＳＯＩ基板を用い、素
子間分離をＵ溝分離膜とする半導体デバイスは、素子分
離容量がｐｎ接合分離容量に比べ十分小さくなることか
ら、デバイスの高速化が達成しやすい。
子間分離をＵ溝分離膜とする半導体デバイスは、素子分
離容量がｐｎ接合分離容量に比べ十分小さくなることか
ら、デバイスの高速化が達成しやすい。
【０００７】その結果、動作周波数の高速化により、素
子分離容量および基板寄生抵抗の影響が顕著に現れるよ
うになってきた。そのため、デバイスおよび従来の寄生
素子によって得られる特性に大きな影響を与えるため、
この基板寄生素子の影響を緩和することが必要となって
きている。
子分離容量および基板寄生抵抗の影響が顕著に現れるよ
うになってきた。そのため、デバイスおよび従来の寄生
素子によって得られる特性に大きな影響を与えるため、
この基板寄生素子の影響を緩和することが必要となって
きている。
【０００８】本発明者は従来の半導体集積回路において
分析検討した結果以下の事実を確認した。
分析検討した結果以下の事実を確認した。
【０００９】図１１は従来の半導体集積回路のバイポー
ラトランジスタ部分を示す断面図である。ＳＯＩ基板１
は、半導体支持基板（ｐ型またはｎ型、ここではｎ型シ
リコン基板）２の主面に絶縁膜（ＳｉＯ2 膜）３を有
し、この絶縁膜３上にｎ型の埋め込み層（ＮＢＬ）４お
よびｎ型のエピタキシャル層５を順次積層した構造とな
っている。
ラトランジスタ部分を示す断面図である。ＳＯＩ基板１
は、半導体支持基板（ｐ型またはｎ型、ここではｎ型シ
リコン基板）２の主面に絶縁膜（ＳｉＯ2 膜）３を有
し、この絶縁膜３上にｎ型の埋め込み層（ＮＢＬ）４お
よびｎ型のエピタキシャル層５を順次積層した構造とな
っている。
【００１０】また、ＳＯＩ基板１の主面には部分的にＵ
溝分離膜６が形成され、電気的に独立した領域（アイラ
ンド）７が形成されている。前記Ｕ溝分離膜６は、前記
エピタキシャル層５およびその下層のＮＢＬ４を貫通
し、絶縁膜３に達する溝（トレンチ溝）９に埋め込んだ
絶縁膜１０によって形成されている。
溝分離膜６が形成され、電気的に独立した領域（アイラ
ンド）７が形成されている。前記Ｕ溝分離膜６は、前記
エピタキシャル層５およびその下層のＮＢＬ４を貫通
し、絶縁膜３に達する溝（トレンチ溝）９に埋め込んだ
絶縁膜１０によって形成されている。
【００１１】アイランド７にはトランジスタＱが形成さ
れている。すなわち、Ｕ溝分離膜６で囲まれたｎ型のエ
ピタキシャル層５およびＮＢＬ４はコレクタ領域１１と
なり、このコレクタ領域１１の表層部の一部には、ｐ型
のベース領域１２が形成されている。また、ベース領域
１２の表層部の一部には、ｎ型のエミッタ領域１３が形
成されている。
れている。すなわち、Ｕ溝分離膜６で囲まれたｎ型のエ
ピタキシャル層５およびＮＢＬ４はコレクタ領域１１と
なり、このコレクタ領域１１の表層部の一部には、ｐ型
のベース領域１２が形成されている。また、ベース領域
１２の表層部の一部には、ｎ型のエミッタ領域１３が形
成されている。
【００１２】前記エピタキシャル層５の表面には、絶縁
膜１４が形成されている。この絶縁膜１４は所定部分に
コンタクト用の穴が形成され、これらの穴を利用してコ
レクタ電極１５，ベース電極１６，エミッタ電極１７が
形成されている。また、絶縁膜１４上にはグランド（Ｇ
ＮＤ）電極１９が設けられている。
膜１４が形成されている。この絶縁膜１４は所定部分に
コンタクト用の穴が形成され、これらの穴を利用してコ
レクタ電極１５，ベース電極１６，エミッタ電極１７が
形成されている。また、絶縁膜１４上にはグランド（Ｇ
ＮＤ）電極１９が設けられている。
【００１３】このようなトランジスタＱにおいては、ト
ランジスタＱとグランド電極１９との間に寄生素子が形
成される。すなわち、Ｕ溝分離膜６を経由する部分には
寄生容量ＣTS1 と寄生抵抗ＲSUB1や寄生容量ＣTS3 と寄
生抵抗ＲSUB3が発生し、絶縁膜３を経由する部分には寄
生容量ＣTS2 ，寄生抵抗ＲSUB2，寄生容量ＣTS4 ，寄生
抵抗ＲSUB4が発生する。
ランジスタＱとグランド電極１９との間に寄生素子が形
成される。すなわち、Ｕ溝分離膜６を経由する部分には
寄生容量ＣTS1 と寄生抵抗ＲSUB1や寄生容量ＣTS3 と寄
生抵抗ＲSUB3が発生し、絶縁膜３を経由する部分には寄
生容量ＣTS2 ，寄生抵抗ＲSUB2，寄生容量ＣTS4 ，寄生
抵抗ＲSUB4が発生する。
【００１４】図１２はバイポーラトランジスタＱを２つ
（Ｑ1 , Ｑ2 ）使用した差動増幅（アンプ）回路であ
る。トランジスタＱ1 のベースが正相入力〔ＩＮ
（＋）〕となり、トランジスタＱ2 のベースが逆相入力
〔ＩＮ（−）〕となる。トランジスタＱ1 とトランジス
タＱ2 のエミッタは定電流源２５に接続され、基準電位
ＶＥＥにつながる。
（Ｑ1 , Ｑ2 ）使用した差動増幅（アンプ）回路であ
る。トランジスタＱ1 のベースが正相入力〔ＩＮ
（＋）〕となり、トランジスタＱ2 のベースが逆相入力
〔ＩＮ（−）〕となる。トランジスタＱ1 とトランジス
タＱ2 のエミッタは定電流源２５に接続され、基準電位
ＶＥＥにつながる。
【００１５】また、トランジスタＱ1 のコレクタが出力
〔ＯＵＴ（−）〕となり、トランジスタＱ2 のコレクタ
が出力〔ＯＵＴ（＋）〕となる。差動増幅回路の出力
は、トランジスタＱ1 , Ｑ2 のベース入力の差に比例し
て〔ＯＵＴ（−）〕と〔ＯＵＴ（＋）〕に出力される。
両トランジスタＱ1 , Ｑ2 のコレクタには、負荷抵抗Ｒ
L が接続されるとともに、基板寄生素子（ＣTS，Ｒ
SUB ）が発生する。
〔ＯＵＴ（−）〕となり、トランジスタＱ2 のコレクタ
が出力〔ＯＵＴ（＋）〕となる。差動増幅回路の出力
は、トランジスタＱ1 , Ｑ2 のベース入力の差に比例し
て〔ＯＵＴ（−）〕と〔ＯＵＴ（＋）〕に出力される。
両トランジスタＱ1 , Ｑ2 のコレクタには、負荷抵抗Ｒ
L が接続されるとともに、基板寄生素子（ＣTS，Ｒ
SUB ）が発生する。
【００１６】このような半導体集積回路において、バイ
ポーラトランジスタＱは、コレクタが直接、素子分離容
量を介してｎ型シリコン基板に接続されている。したが
って、図１２に示す抵抗負荷のアンプの場合、利得の周
波数特性に基板寄生素子が影響を与える。
ポーラトランジスタＱは、コレクタが直接、素子分離容
量を介してｎ型シリコン基板に接続されている。したが
って、図１２に示す抵抗負荷のアンプの場合、利得の周
波数特性に基板寄生素子が影響を与える。
【００１７】図１２に示すアンプの利得は負荷により決
定される。図１２に示す回路の場合、負荷抵抗ＲL に並
列に基板寄生素子（ＣTS，ＲSUB ）が接続されるモデル
で表現できる。
定される。図１２に示す回路の場合、負荷抵抗ＲL に並
列に基板寄生素子（ＣTS，ＲSUB ）が接続されるモデル
で表現できる。
【００１８】したがって、アンプの負荷インピーダンス
Ｒtotal は（１）式に表すような周波数特性を有し、そ
の周波数特性が直接アンプの周波数特性となって現れ
る。
Ｒtotal は（１）式に表すような周波数特性を有し、そ
の周波数特性が直接アンプの周波数特性となって現れ
る。
【００１９】
【数１】
【００２０】ここで、ＲL は負荷抵抗、ＲSUB は基板抵
抗、ＣTSはコレクタ基板間容量、ωは角周波数である。
抗、ＣTSはコレクタ基板間容量、ωは角周波数である。
【００２１】図１３は基板寄生素子の有無の状態におけ
るアンプの利得−周波数特性を示すグラフであるが、同
グラフから分かるように、トランジスタ動作周波数の高
速化に伴い、従来顕著でなかった基板寄生素子（ＣTS，
ＲSUB ）の影響が、フラットな利得の周波数特性を得る
ことを困難としている。帯域内偏差の悪化は、信号伝送
の際、波形歪みをもたらし、正確な信号伝達が不可能と
なってしまう。
るアンプの利得−周波数特性を示すグラフであるが、同
グラフから分かるように、トランジスタ動作周波数の高
速化に伴い、従来顕著でなかった基板寄生素子（ＣTS，
ＲSUB ）の影響が、フラットな利得の周波数特性を得る
ことを困難としている。帯域内偏差の悪化は、信号伝送
の際、波形歪みをもたらし、正確な信号伝達が不可能と
なってしまう。
【００２２】本発明の目的は、基板寄生素子の低減が達
成できるＳＯＩ基板を用いた半導体集積回路を提供する
ことにある。
成できるＳＯＩ基板を用いた半導体集積回路を提供する
ことにある。
【００２３】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００２５】（１）半導体支持基板の主面に絶縁層を介
して半導体層を形成したＳＯＩ基板と、前記半導体層を
複数の領域（アイランド）に絶縁分離する分離膜（Ｕ溝
分離膜）と、前記所望の領域の半導体層に形成された所
望の回路素子とを有する半導体集積回路であって、前記
分離膜は多重（三重）に形成され、かつ前記分離膜は前
記絶縁層を突き抜けて前記半導体基板の途中にまで延在
している。また、前記絶縁層の下にはエッチングストッ
パ用絶縁層が形成され、前記分離膜の下端はエッチング
ストッパ用絶縁層に接触している。
して半導体層を形成したＳＯＩ基板と、前記半導体層を
複数の領域（アイランド）に絶縁分離する分離膜（Ｕ溝
分離膜）と、前記所望の領域の半導体層に形成された所
望の回路素子とを有する半導体集積回路であって、前記
分離膜は多重（三重）に形成され、かつ前記分離膜は前
記絶縁層を突き抜けて前記半導体基板の途中にまで延在
している。また、前記絶縁層の下にはエッチングストッ
パ用絶縁層が形成され、前記分離膜の下端はエッチング
ストッパ用絶縁層に接触している。
【００２６】（２）半導体支持基板の主面に絶縁層を介
して半導体層を形成したＳＯＩ基板と、前記半導体層を
複数の領域（アイランド）に絶縁分離する分離膜（Ｕ溝
分離膜）と、前記所望の領域の半導体層に形成された所
望の回路素子とを有する半導体集積回路であって、前記
分離膜は多重（三重）に形成され、かつ前記絶縁層の下
側に絶縁層に沿って逆バイアスされるｐｎ接合が設けら
れている。
して半導体層を形成したＳＯＩ基板と、前記半導体層を
複数の領域（アイランド）に絶縁分離する分離膜（Ｕ溝
分離膜）と、前記所望の領域の半導体層に形成された所
望の回路素子とを有する半導体集積回路であって、前記
分離膜は多重（三重）に形成され、かつ前記絶縁層の下
側に絶縁層に沿って逆バイアスされるｐｎ接合が設けら
れている。
【００２７】（３）半導体支持基板の主面に絶縁層を介
して半導体層を有し、かつ前記半導体層を複数の領域
（アイランド）に絶縁分離する分離膜（Ｕ溝分離膜）を
有するＳＯＩ基板を用意する工程と、前記所望の領域の
半導体層に所望の回路素子を形成する工程とを有する半
導体集積回路の製造方法であって、主面に半導体層を有
する半導体支持基板を用意する工程と、イオン打ち込み
によって前記半導体支持基板の中層にエッチングストッ
パ用絶縁層を形成する工程と、前記半導体層を分離する
ための溝を前記エッチングストッパ用絶縁層まで多重
（三重）に形成しかつ前記溝に絶縁膜を形成して分離膜
を形成する工程と、前記エッチングストッパ用絶縁層の
上方の半導体支持基板中層にイオン打ち込みによって絶
縁層を形成してＳＯＩ基板とする工程と、前記半導体層
に所望の回路素子を形成する工程とを有する。
して半導体層を有し、かつ前記半導体層を複数の領域
（アイランド）に絶縁分離する分離膜（Ｕ溝分離膜）を
有するＳＯＩ基板を用意する工程と、前記所望の領域の
半導体層に所望の回路素子を形成する工程とを有する半
導体集積回路の製造方法であって、主面に半導体層を有
する半導体支持基板を用意する工程と、イオン打ち込み
によって前記半導体支持基板の中層にエッチングストッ
パ用絶縁層を形成する工程と、前記半導体層を分離する
ための溝を前記エッチングストッパ用絶縁層まで多重
（三重）に形成しかつ前記溝に絶縁膜を形成して分離膜
を形成する工程と、前記エッチングストッパ用絶縁層の
上方の半導体支持基板中層にイオン打ち込みによって絶
縁層を形成してＳＯＩ基板とする工程と、前記半導体層
に所望の回路素子を形成する工程とを有する。
【００２８】前記（１）の手段によれば、領域（アイラ
ンド）を形成するＵ溝分離膜は三重に形成されかつＵ溝
分離膜の下端は半導体支持基板の途中深さまで延在して
いることから、半導体層部分および半導体支持基板部分
の電流経路での寄生容量は、それぞれ直列に複数発生す
るため全体の寄生容量が低減される。
ンド）を形成するＵ溝分離膜は三重に形成されかつＵ溝
分離膜の下端は半導体支持基板の途中深さまで延在して
いることから、半導体層部分および半導体支持基板部分
の電流経路での寄生容量は、それぞれ直列に複数発生す
るため全体の寄生容量が低減される。
【００２９】前記（２）の手段によれば、Ｕ溝分離膜は
三重に形成されることから半導体層部分の電流経路での
寄生容量は３つ直列に発生するため寄生容量が低減され
るとともに、絶縁層の下には逆バイアスされるｐｎ接合
が設けられていることから、半導体支持基板部分では接
合容量が発生し全体の寄生容量が低減される。
三重に形成されることから半導体層部分の電流経路での
寄生容量は３つ直列に発生するため寄生容量が低減され
るとともに、絶縁層の下には逆バイアスされるｐｎ接合
が設けられていることから、半導体支持基板部分では接
合容量が発生し全体の寄生容量が低減される。
【００３０】前記（３）の手段によれば、主面に半導体
層を有する半導体支持基板を用意する工程と、イオン打
ち込みによって前記半導体支持基板の中層にエッチング
ストッパ用絶縁層を形成する工程と、前記半導体層を分
離するための溝を前記エッチングストッパ用絶縁層まで
多重（三重）に形成しかつ前記溝に絶縁膜を形成して分
離膜を形成する工程と、前記エッチングストッパ用絶縁
層の上方の半導体支持基板中層にイオン打ち込みによっ
て絶縁層を形成してＳＯＩ基板とする工程と、前記半導
体層に所望の回路素子を形成する工程とによって半導体
集積回路を形成するため、領域（アイランド）を形成す
るＵ溝分離膜は三重となり、かつＵ溝分離膜の下端は半
導体支持基板の途中深さまで延在するため、半導体層部
分および半導体支持基板部分に直列に複数寄生容量が発
生し、全体として寄生容量の小さい半導体集積回路を製
造できることになる。
層を有する半導体支持基板を用意する工程と、イオン打
ち込みによって前記半導体支持基板の中層にエッチング
ストッパ用絶縁層を形成する工程と、前記半導体層を分
離するための溝を前記エッチングストッパ用絶縁層まで
多重（三重）に形成しかつ前記溝に絶縁膜を形成して分
離膜を形成する工程と、前記エッチングストッパ用絶縁
層の上方の半導体支持基板中層にイオン打ち込みによっ
て絶縁層を形成してＳＯＩ基板とする工程と、前記半導
体層に所望の回路素子を形成する工程とによって半導体
集積回路を形成するため、領域（アイランド）を形成す
るＵ溝分離膜は三重となり、かつＵ溝分離膜の下端は半
導体支持基板の途中深さまで延在するため、半導体層部
分および半導体支持基板部分に直列に複数寄生容量が発
生し、全体として寄生容量の小さい半導体集積回路を製
造できることになる。
【００３１】また、ＳＯＩ基板を形成するためのイオン
打ち込みによる絶縁層の形成前にトレンチ溝が形成され
るため、安定した絶縁層の形成が達成される。
打ち込みによる絶縁層の形成前にトレンチ溝が形成され
るため、安定した絶縁層の形成が達成される。
【００３２】また、トレンチ溝形成前にエッチングスト
ッパ用絶縁層が形成されることから、トレンチ溝深さ制
御が容易になり一定し、特性の安定した半導体集積回路
を製造できるとともに、エッチング過多も発生せずＳＯ
Ｉ基板の機械的強度も一定となる。
ッパ用絶縁層が形成されることから、トレンチ溝深さ制
御が容易になり一定し、特性の安定した半導体集積回路
を製造できるとともに、エッチング過多も発生せずＳＯ
Ｉ基板の機械的強度も一定となる。
【００３３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００３４】（実施形態１）図１は本発明の一実施形態
（実施形態１）である半導体集積回路のバイポーラトラ
ンジスタ部分を示す模式的断面図、図２は本実施形態１
のバイポーラトランジスタ部分を示す模式的平面図、図
３は本実施形態１の半導体集積回路の製造においてＳＯ
Ｉ基板の製造状態を示す断面図、図４は本実施形態１の
半導体集積回路の製造においてＳＯＩ基板に多重にＵ溝
分離膜を形成した状態を示す断面図である。
（実施形態１）である半導体集積回路のバイポーラトラ
ンジスタ部分を示す模式的断面図、図２は本実施形態１
のバイポーラトランジスタ部分を示す模式的平面図、図
３は本実施形態１の半導体集積回路の製造においてＳＯ
Ｉ基板の製造状態を示す断面図、図４は本実施形態１の
半導体集積回路の製造においてＳＯＩ基板に多重にＵ溝
分離膜を形成した状態を示す断面図である。
【００３５】本実施形態１の半導体集積回路におけるバ
イポーラトランジスタ部分は、図１に示すような構造と
なっている。バイポーラトランジスタはＳＯＩ基板のア
イランドに形成されている。
イポーラトランジスタ部分は、図１に示すような構造と
なっている。バイポーラトランジスタはＳＯＩ基板のア
イランドに形成されている。
【００３６】図１に示すように、ＳＯＩ基板１は、半導
体支持基板（ｎ型シリコン基板）２の主面に絶縁膜（Ｓ
ｉＯ2 膜）３を有し、この絶縁膜３上にｎ型の埋め込み
層（ＮＢＬ）４およびｎ型のエピタキシャル層５を順次
積層した構造となっている。前記ＮＢＬ４はｐ型シリコ
ン基板２の表面に不純物を注入した後、エピタキシャル
層を形成する際同時に形成されるものである。
体支持基板（ｎ型シリコン基板）２の主面に絶縁膜（Ｓ
ｉＯ2 膜）３を有し、この絶縁膜３上にｎ型の埋め込み
層（ＮＢＬ）４およびｎ型のエピタキシャル層５を順次
積層した構造となっている。前記ＮＢＬ４はｐ型シリコ
ン基板２の表面に不純物を注入した後、エピタキシャル
層を形成する際同時に形成されるものである。
【００３７】また、ＳＯＩ基板１の主面には、図２にも
示すように多重、すなわち、三重にＵ溝分離膜６が形成
され、電気的に独立した領域（アイランド）７が形成さ
れている。前記Ｕ溝分離膜６は、前記エピタキシャル層
５およびその下層のＮＢＬ４を貫通し、絶縁膜３に達す
る溝（トレンチ溝）９に埋め込んだ絶縁膜１０によって
形成されている。図示はしないが、前記Ｕ溝分離膜６
は、トレンチ溝９の表面を覆う絶縁膜（ＳｉＯ2 膜）
と、この絶縁膜上に設けられたポリシリコンからなり、
前記ポリシリコンによってトレンチ溝９を埋め込んだ構
造となっている。なお、ポリシリコンを使用することな
く前記トレンチ溝９内全体を絶縁膜（ＳｉＯ2 膜）で埋
める構造でも良い。
示すように多重、すなわち、三重にＵ溝分離膜６が形成
され、電気的に独立した領域（アイランド）７が形成さ
れている。前記Ｕ溝分離膜６は、前記エピタキシャル層
５およびその下層のＮＢＬ４を貫通し、絶縁膜３に達す
る溝（トレンチ溝）９に埋め込んだ絶縁膜１０によって
形成されている。図示はしないが、前記Ｕ溝分離膜６
は、トレンチ溝９の表面を覆う絶縁膜（ＳｉＯ2 膜）
と、この絶縁膜上に設けられたポリシリコンからなり、
前記ポリシリコンによってトレンチ溝９を埋め込んだ構
造となっている。なお、ポリシリコンを使用することな
く前記トレンチ溝９内全体を絶縁膜（ＳｉＯ2 膜）で埋
める構造でも良い。
【００３８】アイランド７にはトランジスタ（バイポー
ラトランジスタ）Ｑが形成されている。すなわち、Ｕ溝
分離膜６で囲まれたｎ型のエピタキシャル層５およびＮ
ＢＬ４はコレクタ領域１１となり、このコレクタ領域１
１の表層部の一部には、ｐ型のベース領域１２が形成さ
れている。また、ベース領域１２の表層部の一部には、
ｎ型のエミッタ領域１３が形成されている。
ラトランジスタ）Ｑが形成されている。すなわち、Ｕ溝
分離膜６で囲まれたｎ型のエピタキシャル層５およびＮ
ＢＬ４はコレクタ領域１１となり、このコレクタ領域１
１の表層部の一部には、ｐ型のベース領域１２が形成さ
れている。また、ベース領域１２の表層部の一部には、
ｎ型のエミッタ領域１３が形成されている。
【００３９】前記エピタキシャル層５の表面には、絶縁
膜１４が形成されている。この絶縁膜１４は所定部分に
コンタクト用の穴が形成され、これらの穴を利用してコ
レクタ（Ｃ）電極１５，ベース（Ｂ）電極１６，エミッ
タ（Ｅ）電極１７が形成されている。また、絶縁膜１４
上にはグランド（ＧＮＤ）電極１９が設けられている。
また、コレクタ電極１５はＮＢＬ４に電気的に接続され
るｎ+ 型の拡散領域２０上に形成されている。
膜１４が形成されている。この絶縁膜１４は所定部分に
コンタクト用の穴が形成され、これらの穴を利用してコ
レクタ（Ｃ）電極１５，ベース（Ｂ）電極１６，エミッ
タ（Ｅ）電極１７が形成されている。また、絶縁膜１４
上にはグランド（ＧＮＤ）電極１９が設けられている。
また、コレクタ電極１５はＮＢＬ４に電気的に接続され
るｎ+ 型の拡散領域２０上に形成されている。
【００４０】このようなトランジスタＱにおいて、ＮＢ
Ｌ４およびエピタキシャル層５の水平方向の電流経路に
おけるＵ溝分離膜６によって発生する寄生容量は、直列
に３つ発生するため全体の寄生容量が低減される。
Ｌ４およびエピタキシャル層５の水平方向の電流経路に
おけるＵ溝分離膜６によって発生する寄生容量は、直列
に３つ発生するため全体の寄生容量が低減される。
【００４１】また、Ｕ溝分離膜６の下端が絶縁膜３を突
き抜けてｎ型シリコン基板２の途中深さまで到達してい
ることから、ＳＯＩ基板１に垂直方向の電流経路におけ
る寄生容量は、絶縁膜３によって発生する寄生容量と三
重のＵ溝分離膜６による寄生容量となるため全体の寄生
容量が低減される。
き抜けてｎ型シリコン基板２の途中深さまで到達してい
ることから、ＳＯＩ基板１に垂直方向の電流経路におけ
る寄生容量は、絶縁膜３によって発生する寄生容量と三
重のＵ溝分離膜６による寄生容量となるため全体の寄生
容量が低減される。
【００４２】つぎに、本実施形態１の半導体集積回路の
製造方法について説明する。
製造方法について説明する。
【００４３】最初に、図３に示すように、ＳＯＩ基板１
が用意される。このＳＯＩ基板１はＳＩＭＯＸ技術また
は張り合わせ技術によって製造されたものである。
が用意される。このＳＯＩ基板１はＳＩＭＯＸ技術また
は張り合わせ技術によって製造されたものである。
【００４４】ＳＯＩ基板１は、半導体支持基板（ｎ型シ
リコン基板）２の主面に、絶縁膜３，埋め込み層（ＮＢ
Ｌ）４，ｎ型のエピタキシャル層５を順次重ねた構造と
なっている。
リコン基板）２の主面に、絶縁膜３，埋め込み層（ＮＢ
Ｌ）４，ｎ型のエピタキシャル層５を順次重ねた構造と
なっている。
【００４５】つぎに、ＳＯＩ基板１の主面に常用のホト
リソグラフィによって溝（トレンチ溝）９を三重に形成
する。これらトレンチ溝９は、図４に示すように、絶縁
膜３を突き抜けて、ｎ型シリコン基板２の途中深さまで
形成される。
リソグラフィによって溝（トレンチ溝）９を三重に形成
する。これらトレンチ溝９は、図４に示すように、絶縁
膜３を突き抜けて、ｎ型シリコン基板２の途中深さまで
形成される。
【００４６】つぎに、前記トレンチ溝９内に絶縁膜１０
を埋め込みＵ溝分離膜６を形成する。実際には、図示は
しないが、前記Ｕ溝分離膜６は、トレンチ溝９の表面を
覆う絶縁膜（ＳｉＯ2 膜）と、この絶縁膜上にトレンチ
溝９を埋めるように設けられたポリシリコンからなる。
なお、ポリシリコンを使用することなく前記トレンチ溝
９内全体を絶縁膜（ＳｉＯ2 膜）で埋める構造でも良
い。これにより、図２に示すように、ＳＯＩ基板１の主
面には、三重のＵ溝分離膜６で囲まれた領域（アイラン
ド）７が形成される。
を埋め込みＵ溝分離膜６を形成する。実際には、図示は
しないが、前記Ｕ溝分離膜６は、トレンチ溝９の表面を
覆う絶縁膜（ＳｉＯ2 膜）と、この絶縁膜上にトレンチ
溝９を埋めるように設けられたポリシリコンからなる。
なお、ポリシリコンを使用することなく前記トレンチ溝
９内全体を絶縁膜（ＳｉＯ2 膜）で埋める構造でも良
い。これにより、図２に示すように、ＳＯＩ基板１の主
面には、三重のＵ溝分離膜６で囲まれた領域（アイラン
ド）７が形成される。
【００４７】つぎに、通常のプロセスで前記アイランド
７にトランジスタＱを形成する。
７にトランジスタＱを形成する。
【００４８】本実施形態１の半導体集積回路は、アイラ
ンド７を形成するＵ溝分離膜６は三重に形成されかつＵ
溝分離膜６の下端は半導体支持基板２の途中深さまで延
在していることから、半導体層部分（埋め込み層４およ
びエピタキシャル層５）および半導体支持基板部分の電
流経路での寄生容量は、それぞれ直列に複数発生するた
め全体の寄生容量が低減される。
ンド７を形成するＵ溝分離膜６は三重に形成されかつＵ
溝分離膜６の下端は半導体支持基板２の途中深さまで延
在していることから、半導体層部分（埋め込み層４およ
びエピタキシャル層５）および半導体支持基板部分の電
流経路での寄生容量は、それぞれ直列に複数発生するた
め全体の寄生容量が低減される。
【００４９】したがって、たとえば、差動増幅回路の場
合では、基板寄生容量の低減から、差動増幅回路の利得
周波数依存性が、動作周波数帯域内においてフラットな
特性が得られる。
合では、基板寄生容量の低減から、差動増幅回路の利得
周波数依存性が、動作周波数帯域内においてフラットな
特性が得られる。
【００５０】なお、図５に示すように、ＳＯＩ基板１に
おいて、絶縁膜３の下のｎ型シリコン基板２部分にエッ
チングストッパ用絶縁層２６を形成しておけば、Ｕ溝分
離膜６を作製するためのトレンチ溝９の深さ制御が容易
になる。この場合、トレンチ溝９を形成するためのエッ
チング過多が発生しなくなり、半導体支持基板２の機械
的強度の低減が防止できる。
おいて、絶縁膜３の下のｎ型シリコン基板２部分にエッ
チングストッパ用絶縁層２６を形成しておけば、Ｕ溝分
離膜６を作製するためのトレンチ溝９の深さ制御が容易
になる。この場合、トレンチ溝９を形成するためのエッ
チング過多が発生しなくなり、半導体支持基板２の機械
的強度の低減が防止できる。
【００５１】（実施形態２）図６は本発明の他の実施形
態（実施形態２）である半導体集積回路のバイポーラト
ランジスタ部分を示す模式的断面図である。
態（実施形態２）である半導体集積回路のバイポーラト
ランジスタ部分を示す模式的断面図である。
【００５２】本実施形態２の半導体集積回路は、図１に
示す実施形態１の半導体集積回路において、絶縁膜３の
下の半導体支持基板（ｎ型シリコン基板）２部分にエッ
チングストッパ用絶縁層２６を有する構造となってい
る。このエッチングストッパ用絶縁層２６には、三重の
Ｕ溝分離膜６の下端が接触する構造となっている。
示す実施形態１の半導体集積回路において、絶縁膜３の
下の半導体支持基板（ｎ型シリコン基板）２部分にエッ
チングストッパ用絶縁層２６を有する構造となってい
る。このエッチングストッパ用絶縁層２６には、三重の
Ｕ溝分離膜６の下端が接触する構造となっている。
【００５３】本実施形態２の半導体集積回路は、実施形
態１の半導体集積回路の場合と同様に、アイランド７を
形成するＵ溝分離膜６は三重に形成されかつＵ溝分離膜
６の下端は半導体支持基板２の途中深さまで延在してい
ることから、半導体層部分（埋め込み層４およびエピタ
キシャル層５）および半導体支持基板部分の電流経路で
の寄生容量は、それぞれ直列に複数発生するため全体の
寄生容量が低減される。
態１の半導体集積回路の場合と同様に、アイランド７を
形成するＵ溝分離膜６は三重に形成されかつＵ溝分離膜
６の下端は半導体支持基板２の途中深さまで延在してい
ることから、半導体層部分（埋め込み層４およびエピタ
キシャル層５）および半導体支持基板部分の電流経路で
の寄生容量は、それぞれ直列に複数発生するため全体の
寄生容量が低減される。
【００５４】したがって、たとえば、差動増幅回路の場
合では、基板寄生容量の低減から、差動増幅回路の利得
周波数依存性が、動作周波数帯域内においてフラットな
特性が得られる。
合では、基板寄生容量の低減から、差動増幅回路の利得
周波数依存性が、動作周波数帯域内においてフラットな
特性が得られる。
【００５５】つぎに、本実施形態２の半導体集積回路の
製造方法について、図７乃至図９を参照しながら説明す
る。図７乃至図９は本実施形態２の半導体集積回路の製
造各工程の断面図であって、図７はシリコン基板にエッ
チングストッパ用絶縁膜を形成した状態を示す断面図、
図８はＳＯＩ基板に多重にＵ溝分離膜を形成した状態を
示す断面図、図９はシリコン基板をＳＯＩ基板に形成し
た状態を示す断面図である。
製造方法について、図７乃至図９を参照しながら説明す
る。図７乃至図９は本実施形態２の半導体集積回路の製
造各工程の断面図であって、図７はシリコン基板にエッ
チングストッパ用絶縁膜を形成した状態を示す断面図、
図８はＳＯＩ基板に多重にＵ溝分離膜を形成した状態を
示す断面図、図９はシリコン基板をＳＯＩ基板に形成し
た状態を示す断面図である。
【００５６】最初に、図７に示すように、主面に埋め込
み層（ＮＢＬ）４およびエピタキシャル層５を有する半
導体支持基板（ｎ型シリコン基板）２が用意される。前
記埋め込み層４は、ｎ型シリコン基板２の主面に不純物
を注入した後、エピタキシャル層を形成する際同時に形
成されるものである。
み層（ＮＢＬ）４およびエピタキシャル層５を有する半
導体支持基板（ｎ型シリコン基板）２が用意される。前
記埋め込み層４は、ｎ型シリコン基板２の主面に不純物
を注入した後、エピタキシャル層を形成する際同時に形
成されるものである。
【００５７】このｎ型シリコン基板２に対して、その主
面にイオン打ち込みによって酸素イオン（Ｏ~ ）を絶縁
膜３の下方のｎ型シリコン基板２内に打ち込む。その
後、アニーリングを行い、絶縁膜３の下のｎ型シリコン
基板２内にエッチングストッパ用絶縁層２６を形成す
る。
面にイオン打ち込みによって酸素イオン（Ｏ~ ）を絶縁
膜３の下方のｎ型シリコン基板２内に打ち込む。その
後、アニーリングを行い、絶縁膜３の下のｎ型シリコン
基板２内にエッチングストッパ用絶縁層２６を形成す
る。
【００５８】つぎに、図８に示すように、ｎ型シリコン
基板２の主面に常用のホトリソグラフィによって溝（ト
レンチ溝）９を三重に形成する。これらトレンチ溝９
は、図４に示すように、絶縁膜３を突き抜けて、ｎ型シ
リコン基板２の途中深さまで形成される。トレンチ溝９
は、エッチングストッパ用絶縁層２６に付き当たる。絶
縁層（ＳｉＯ2 ）のエッチング速度はシリコンのエッチ
ング速度に比較して十分遅い。この結果、エッチングス
トッパ用絶縁層２６はエッチングストッパとして作用す
るため、エッチング時間を十分時間をとっておけば、エ
ピタキシャル層５の厚さのバラツキがあってもトレンチ
溝９は確実に形成される。
基板２の主面に常用のホトリソグラフィによって溝（ト
レンチ溝）９を三重に形成する。これらトレンチ溝９
は、図４に示すように、絶縁膜３を突き抜けて、ｎ型シ
リコン基板２の途中深さまで形成される。トレンチ溝９
は、エッチングストッパ用絶縁層２６に付き当たる。絶
縁層（ＳｉＯ2 ）のエッチング速度はシリコンのエッチ
ング速度に比較して十分遅い。この結果、エッチングス
トッパ用絶縁層２６はエッチングストッパとして作用す
るため、エッチング時間を十分時間をとっておけば、エ
ピタキシャル層５の厚さのバラツキがあってもトレンチ
溝９は確実に形成される。
【００５９】つぎに、前記トレンチ溝９内に絶縁膜１０
を埋め込みＵ溝分離膜６を形成する。実際には、図示は
しないが、前記Ｕ溝分離膜６は、トレンチ溝９の表面を
覆う絶縁膜（ＳｉＯ2 膜）と、この絶縁膜上にトレンチ
溝９を埋めるように設けられたポリシリコンからなる。
なお、ポリシリコンを使用することなく前記トレンチ溝
９内全体を絶縁膜（ＳｉＯ2 膜）で埋める構造でも良
い。これにより、ＳＯＩ基板１の主面側には、三重のＵ
溝分離膜６で囲まれた領域（アイランド）７が形成され
る。
を埋め込みＵ溝分離膜６を形成する。実際には、図示は
しないが、前記Ｕ溝分離膜６は、トレンチ溝９の表面を
覆う絶縁膜（ＳｉＯ2 膜）と、この絶縁膜上にトレンチ
溝９を埋めるように設けられたポリシリコンからなる。
なお、ポリシリコンを使用することなく前記トレンチ溝
９内全体を絶縁膜（ＳｉＯ2 膜）で埋める構造でも良
い。これにより、ＳＯＩ基板１の主面側には、三重のＵ
溝分離膜６で囲まれた領域（アイランド）７が形成され
る。
【００６０】つぎに、図９に示すように、イオン打ち込
みによって酸素イオン（Ｏ~ ）をＮＢＬ４の直ぐ下に打
ち込み、かつアニーリングを行う。これにより、前記絶
縁膜３の直ぐ下に絶縁膜３が形成され、ＳＯＩ基板１と
なる。
みによって酸素イオン（Ｏ~ ）をＮＢＬ４の直ぐ下に打
ち込み、かつアニーリングを行う。これにより、前記絶
縁膜３の直ぐ下に絶縁膜３が形成され、ＳＯＩ基板１と
なる。
【００６１】つぎに、通常のプロセスで前記アイランド
７にトランジスタＱを形成する。
７にトランジスタＱを形成する。
【００６２】本実施形態２の半導体集積回路は、その製
造において、ｎ型シリコン基板２部分にエッチングスト
ッパ用絶縁層２６を形成した後、エッチングによってト
レンチ溝９を作製するため、トレンチ溝９の深さ制御が
確実かつ容易になる。
造において、ｎ型シリコン基板２部分にエッチングスト
ッパ用絶縁層２６を形成した後、エッチングによってト
レンチ溝９を作製するため、トレンチ溝９の深さ制御が
確実かつ容易になる。
【００６３】また、エッチングストッパ用絶縁層２６の
存在によって、トレンチ溝９を形成するためのエッチン
グ過多が発生しなくなり、半導体支持基板２の機械的強
度の低減が防止できる。
存在によって、トレンチ溝９を形成するためのエッチン
グ過多が発生しなくなり、半導体支持基板２の機械的強
度の低減が防止できる。
【００６４】本実施形態２の半導体集積回路は、その製
造において、イオン打ち込みによる絶縁膜３の形成前に
トレンチ溝９が形成されるため、安定した絶縁膜３の形
成が達成される。
造において、イオン打ち込みによる絶縁膜３の形成前に
トレンチ溝９が形成されるため、安定した絶縁膜３の形
成が達成される。
【００６５】本実施形態２の半導体集積回路の製造方法
によれば、酸素のイオン打ち込みを併用することによ
り、部分的に基板寄生容量を低減した回路素子を作製で
き、安価な基板による集積回路を作製できる。
によれば、酸素のイオン打ち込みを併用することによ
り、部分的に基板寄生容量を低減した回路素子を作製で
き、安価な基板による集積回路を作製できる。
【００６６】（実施形態３）図１０は本発明の他の実施
形態（実施形態３）である半導体集積回路のバイポーラ
トランジスタ部分を示す模式的断面図である。
形態（実施形態３）である半導体集積回路のバイポーラ
トランジスタ部分を示す模式的断面図である。
【００６７】本実施形態３の半導体集積回路は、埋め込
み層４の直ぐ下の絶縁膜３まで三重にＵ溝分離膜６を形
成して水平方向の寄生容量の低減を図るとともに、垂直
方向の寄生容量の低減は、埋め込み層４の直ぐ下にｐ型
層２７を形成して、逆バイアスとされるｐｎ接合２８の
接合容量で寄生容量を低減するようになっている。
み層４の直ぐ下の絶縁膜３まで三重にＵ溝分離膜６を形
成して水平方向の寄生容量の低減を図るとともに、垂直
方向の寄生容量の低減は、埋め込み層４の直ぐ下にｐ型
層２７を形成して、逆バイアスとされるｐｎ接合２８の
接合容量で寄生容量を低減するようになっている。
【００６８】また、ＳＯＩ基板１には、前記エピタキシ
ャル層５，埋め込み層４，絶縁膜３を貫通してｐ型層２
７に繋がるｐ+ 型領域２９が設けられている。このｐ+
型領域２９上には、逆バイアスを印加するための一方の
電極３０が形成されている。ｐ型シリコン基板２と電極
３０との間に逆バイアスが印加されることによって、接
合容量が形成される。
ャル層５，埋め込み層４，絶縁膜３を貫通してｐ型層２
７に繋がるｐ+ 型領域２９が設けられている。このｐ+
型領域２９上には、逆バイアスを印加するための一方の
電極３０が形成されている。ｐ型シリコン基板２と電極
３０との間に逆バイアスが印加されることによって、接
合容量が形成される。
【００６９】本実施形態３の半導体集積回路の製造にお
いては、ＳＯＩ基板を作製する際、あらかじめｎ型シリ
コン基板２にｐｎ接合２８を形成しておくものとする。
いては、ＳＯＩ基板を作製する際、あらかじめｎ型シリ
コン基板２にｐｎ接合２８を形成しておくものとする。
【００７０】本実施形態３の半導体集積回路は、Ｕ溝分
離膜６三重に形成されることから半導体層部分の電流経
路での寄生容量は３つ直列に発生するため全体の寄生容
量が低減されるとともに、絶縁膜３の下には逆バイアス
されるｐｎ接合２８が設けられていることから、半導体
支持基板部分では接合容量が発生し全体の寄生容量が低
減される。
離膜６三重に形成されることから半導体層部分の電流経
路での寄生容量は３つ直列に発生するため全体の寄生容
量が低減されるとともに、絶縁膜３の下には逆バイアス
されるｐｎ接合２８が設けられていることから、半導体
支持基板部分では接合容量が発生し全体の寄生容量が低
減される。
【００７１】したがって、たとえば、差動増幅回路の場
合では、基板寄生容量の低減から、差動増幅回路の利得
周波数依存性が、動作周波数帯域内においてフラットな
特性が得られる。
合では、基板寄生容量の低減から、差動増幅回路の利得
周波数依存性が、動作周波数帯域内においてフラットな
特性が得られる。
【００７２】前記接合容量は、印加バイアスの大きさお
よびｐｎ接合部分の濃度により、自由に調整可能とな
る。
よびｐｎ接合部分の濃度により、自由に調整可能とな
る。
【００７３】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００７４】たとえば、本実施形態において、バイポー
ラトランジスタを中心に説明を行ったが、それに限定さ
れることなく、ＭＯＳトランジスタ、抵抗器、容量およ
び配線等にも適用できる。
ラトランジスタを中心に説明を行ったが、それに限定さ
れることなく、ＭＯＳトランジスタ、抵抗器、容量およ
び配線等にも適用できる。
【００７５】また、回路特性においては、抵抗負荷のア
ナログ回路について説明を行ったが、抵抗負荷のアナロ
グ回路に限定することなく、フィードバック回路および
ディジタル回路等の半導体集積回路にも適用可能とな
り、効果がある。
ナログ回路について説明を行ったが、抵抗負荷のアナロ
グ回路に限定することなく、フィードバック回路および
ディジタル回路等の半導体集積回路にも適用可能とな
り、効果がある。
【００７６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００７７】（１）回路素子が形成される領域（アイラ
ンド）を形成するＵ溝分離膜は三重に形成されかつＵ溝
分離膜の下端は半導体支持基板の途中深さまで延在して
いることから、半導体層部分および半導体支持基板部分
の電流経路での寄生容量は、それぞれ直列に複数発生す
るため全体の寄生容量が低減される。したがって、たと
えば、差動増幅回路の場合では、基板寄生容量の低減か
ら、差動増幅回路の利得周波数依存性が、動作周波数帯
域内においてフラットな特性が得られる。
ンド）を形成するＵ溝分離膜は三重に形成されかつＵ溝
分離膜の下端は半導体支持基板の途中深さまで延在して
いることから、半導体層部分および半導体支持基板部分
の電流経路での寄生容量は、それぞれ直列に複数発生す
るため全体の寄生容量が低減される。したがって、たと
えば、差動増幅回路の場合では、基板寄生容量の低減か
ら、差動増幅回路の利得周波数依存性が、動作周波数帯
域内においてフラットな特性が得られる。
【００７８】（２）Ｕ溝分離膜は三重に形成されること
から半導体層部分の電流経路での寄生容量は３つ直列に
発生するため全体の寄生容量が低減されるとともに、絶
縁層の下には逆バイアスされるｐｎ接合が設けられてい
ることから、半導体支持基板部分では接合容量が発生し
全体の寄生容量が低減される。接合容量は印加バイアス
の大きさによって自由に調整可能となることから、基板
寄生素子の影響する周波数帯域を、動作周波数帯域外と
することが可能となり、たとえば、差動増幅回路の場合
では、基板寄生容量の低減から、差動増幅回路の利得周
波数依存性が、動作周波数帯域内においてフラットな特
性が得られる。
から半導体層部分の電流経路での寄生容量は３つ直列に
発生するため全体の寄生容量が低減されるとともに、絶
縁層の下には逆バイアスされるｐｎ接合が設けられてい
ることから、半導体支持基板部分では接合容量が発生し
全体の寄生容量が低減される。接合容量は印加バイアス
の大きさによって自由に調整可能となることから、基板
寄生素子の影響する周波数帯域を、動作周波数帯域外と
することが可能となり、たとえば、差動増幅回路の場合
では、基板寄生容量の低減から、差動増幅回路の利得周
波数依存性が、動作周波数帯域内においてフラットな特
性が得られる。
【００７９】（３）半導体集積回路の製造において、酸
素のイオン打ち込みを併用することにより、部分的に基
板寄生素子を低減した回路素子を作製でき、安価な基板
による半導体集積回路を作製できる。
素のイオン打ち込みを併用することにより、部分的に基
板寄生素子を低減した回路素子を作製でき、安価な基板
による半導体集積回路を作製できる。
【００８０】（４）トレンチ溝形成前にエッチングスト
ッパ用絶縁層が形成されることから、トレンチ溝深さ制
御が容易になり一定し、特性の安定した半導体集積回路
を製造できる。
ッパ用絶縁層が形成されることから、トレンチ溝深さ制
御が容易になり一定し、特性の安定した半導体集積回路
を製造できる。
【００８１】（５）トランジスタの寄生容量が低減され
ることにより、遮断周波数の向上が達成される。
ることにより、遮断周波数の向上が達成される。
【図１】本発明の一実施形態（実施形態１）である半導
体集積回路のバイポーラトランジスタ部分を示す模式的
断面図である。
体集積回路のバイポーラトランジスタ部分を示す模式的
断面図である。
【図２】本実施形態１のバイポーラトランジスタ部分を
示す模式的平面図である。
示す模式的平面図である。
【図３】本実施形態１の半導体集積回路の製造において
ＳＯＩ基板の製造状態を示す断面図である。
ＳＯＩ基板の製造状態を示す断面図である。
【図４】本実施形態１の半導体集積回路の製造において
ＳＯＩ基板に多重にＵ溝分離膜を形成した状態を示す断
面図である。
ＳＯＩ基板に多重にＵ溝分離膜を形成した状態を示す断
面図である。
【図５】本実施形態１の半導体集積回路の製造において
用いる他のＳＯＩ基板を示す断面図である。
用いる他のＳＯＩ基板を示す断面図である。
【図６】本発明の他の実施形態（実施形態２）である半
導体集積回路のバイポーラトランジスタ部分を示す模式
的断面図である。
導体集積回路のバイポーラトランジスタ部分を示す模式
的断面図である。
【図７】本実施形態２の半導体集積回路の製造において
シリコン基板にエッチングストッパ用絶縁膜を形成した
状態を示す断面図である。
シリコン基板にエッチングストッパ用絶縁膜を形成した
状態を示す断面図である。
【図８】本実施形態２の半導体集積回路の製造において
ＳＯＩ基板に多重にＵ溝分離膜を形成した状態を示す断
面図である。
ＳＯＩ基板に多重にＵ溝分離膜を形成した状態を示す断
面図である。
【図９】本実施形態２の半導体集積回路の製造において
シリコン基板をＳＯＩ基板に形成した状態を示す断面図
である。
シリコン基板をＳＯＩ基板に形成した状態を示す断面図
である。
【図１０】本発明の他の実施形態（実施形態３）である
半導体集積回路のバイポーラトランジスタ部分を示す模
式的断面図である。
半導体集積回路のバイポーラトランジスタ部分を示す模
式的断面図である。
【図１１】従来のＳＯＩ基板を用いた半導体集積回路の
バイポーラトランジスタ部分を示す模式的断面図であ
る。
バイポーラトランジスタ部分を示す模式的断面図であ
る。
【図１２】従来のＳＯＩ基板を用いた半導体集積回路の
バイポーラトランジスタによる差動増幅回路図である。
バイポーラトランジスタによる差動増幅回路図である。
【図１３】従来のＳＯＩ基板を用いた半導体集積回路の
バイポーラトランジスタにおける利得と周波数との相関
を示すグラフである。
バイポーラトランジスタにおける利得と周波数との相関
を示すグラフである。
１…ＳＯＩ基板、２…半導体支持基板（ｎ型シリコン基
板）、３…絶縁膜、４…埋め込み層（ＮＢＬ）、５…エ
ピタキシャル層、６…Ｕ溝分離膜、７…アイランド（領
域）、９…溝（トレンチ溝）、１０…絶縁膜、１１…コ
レクタ領域、１２…ベース領域、１３…エミッタ領域、
１４…絶縁膜、１５…コレクタ電極、１６…ベース電
極、１７…エミッタ電極、１９…グランド電極、２０…
拡散領域、２５…定電流源、２６…エッチングストッパ
用絶縁層、２７…ｐ型層、２８…ｐｎ接合、２９…ｐ+
型領域、３０…電極。
板）、３…絶縁膜、４…埋め込み層（ＮＢＬ）、５…エ
ピタキシャル層、６…Ｕ溝分離膜、７…アイランド（領
域）、９…溝（トレンチ溝）、１０…絶縁膜、１１…コ
レクタ領域、１２…ベース領域、１３…エミッタ領域、
１４…絶縁膜、１５…コレクタ電極、１６…ベース電
極、１７…エミッタ電極、１９…グランド電極、２０…
拡散領域、２５…定電流源、２６…エッチングストッパ
用絶縁層、２７…ｐ型層、２８…ｐｎ接合、２９…ｐ+
型領域、３０…電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 池田 隆英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (6)
- 【請求項１】 半導体支持基板の主面に絶縁層を介して
半導体層を形成したＳＯＩ基板と、前記半導体層を複数
の領域に絶縁分離する分離膜と、前記所望の領域の半導
体層に形成された所望の回路素子とを有する半導体集積
回路であって、前記分離膜は多重に形成されていること
を特徴とする半導体集積回路。 - 【請求項２】 前記絶縁層の下側に絶縁層に沿って逆バ
イアスされるｐｎ接合が設けられていることを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項３】 半導体支持基板の主面に絶縁層を介して
半導体層を形成したＳＯＩ基板と、前記半導体層を複数
の領域に絶縁分離する分離膜と、前記所望の領域の半導
体層に形成された所望の回路素子とを有する半導体集積
回路であって、前記分離膜は前記絶縁層を突き抜けて前
記半導体基板の途中にまで延在していることを特徴とす
る半導体集積回路。 - 【請求項４】 前記分離膜は多重に形成されていること
を特徴とする請求項３記載の半導体集積回路。 - 【請求項５】 前記絶縁層の下に前記分離膜の下端が接
触するエッチングストッパ用絶縁層が形成されているこ
とを特徴とする請求項３または請求項４記載の半導体集
積回路。 - 【請求項６】 半導体支持基板の主面に絶縁層を介して
半導体層を有し、かつ前記半導体層を複数の領域に絶縁
分離する分離膜を有するＳＯＩ基板を用意する工程と、
前記所望の領域の半導体層に所望の回路素子を形成する
工程とを有する半導体集積回路の製造方法であって、主
面に半導体層を有する半導体支持基板を用意する工程
と、イオン打ち込みによって前記半導体支持基板の中層
にエッチングストッパ用絶縁層を形成する工程と、前記
半導体層を分離するための溝を前記エッチングストッパ
用絶縁層まで多重に形成しかつ前記溝に絶縁膜を形成し
て分離膜を形成する工程と、前記エッチングストッパ用
絶縁層の上方の半導体支持基板中層にイオン打ち込みに
よって絶縁層を形成してＳＯＩ基板とする工程と、前記
半導体層に所望の回路素子を形成する工程とを有するこ
とを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29636595A JPH09139422A (ja) | 1995-11-15 | 1995-11-15 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29636595A JPH09139422A (ja) | 1995-11-15 | 1995-11-15 | 半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139422A true JPH09139422A (ja) | 1997-05-27 |
Family
ID=17832613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29636595A Pending JPH09139422A (ja) | 1995-11-15 | 1995-11-15 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139422A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7129142B2 (en) | 2002-06-11 | 2006-10-31 | Advanced Micro Devices, Inc. | Method of forming doped regions in the bulk substrate of an SOI substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same |
| JP2006351628A (ja) * | 2005-06-13 | 2006-12-28 | Denso Corp | 半導体装置 |
| JP2007189096A (ja) * | 2006-01-13 | 2007-07-26 | Denso Corp | 半導体装置及びその検査方法 |
| US7432136B2 (en) | 2002-05-06 | 2008-10-07 | Advanced Micro Devices, Inc. | Transistors with controllable threshold voltages, and various methods of making and operating same |
| US9048111B2 (en) | 2013-07-04 | 2015-06-02 | Mitsubishi Electric Corporation | Semiconductor device |
-
1995
- 1995-11-15 JP JP29636595A patent/JPH09139422A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7432136B2 (en) | 2002-05-06 | 2008-10-07 | Advanced Micro Devices, Inc. | Transistors with controllable threshold voltages, and various methods of making and operating same |
| US7129142B2 (en) | 2002-06-11 | 2006-10-31 | Advanced Micro Devices, Inc. | Method of forming doped regions in the bulk substrate of an SOI substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same |
| US7335568B2 (en) | 2002-06-11 | 2008-02-26 | Advanced Micro Devices, Inc. | Method of forming doped regions in the bulk substrate of an SOI substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same |
| JP2006351628A (ja) * | 2005-06-13 | 2006-12-28 | Denso Corp | 半導体装置 |
| US7906829B2 (en) | 2005-06-13 | 2011-03-15 | Denso Corporation | Semiconductor device having first and second insulation separation regions |
| JP2007189096A (ja) * | 2006-01-13 | 2007-07-26 | Denso Corp | 半導体装置及びその検査方法 |
| JP4661601B2 (ja) * | 2006-01-13 | 2011-03-30 | 株式会社デンソー | 半導体装置及びその検査方法 |
| US9048111B2 (en) | 2013-07-04 | 2015-06-02 | Mitsubishi Electric Corporation | Semiconductor device |
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