DE102006056139B4 - Halbleitervorrichtung mit einem verbesserten Aufbau für eine hohe Spannungsfestigkeit - Google Patents

Halbleitervorrichtung mit einem verbesserten Aufbau für eine hohe Spannungsfestigkeit Download PDF

Info

Publication number
DE102006056139B4
DE102006056139B4 DE102006056139A DE102006056139A DE102006056139B4 DE 102006056139 B4 DE102006056139 B4 DE 102006056139B4 DE 102006056139 A DE102006056139 A DE 102006056139A DE 102006056139 A DE102006056139 A DE 102006056139A DE 102006056139 B4 DE102006056139 B4 DE 102006056139B4
Authority
DE
Germany
Prior art keywords
layer
electrode
doping
semiconductor device
trained
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102006056139A
Other languages
English (en)
Other versions
DE102006056139A1 (de
Inventor
Shigeo Tooi
Tetsujiro Tsunoda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102006056139A1 publication Critical patent/DE102006056139A1/de
Application granted granted Critical
Publication of DE102006056139B4 publication Critical patent/DE102006056139B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Halbleitervorrichtung mit:
einem Halbleitersubstrat (5) eines ersten Leitungstyps;
einem Vorrichtungsbereich (2), der auf der Hauptoberfläche des Halbleitersubstrates (5) ausgebildet ist;
einem Guardringbereich (3), der auf der Hauptoberfläche des Halbleitersubstrates (5) ausgebildet ist und den Vorrichtungsbereich (2) umgibt;
einer ersten Dotierungsschicht (6) eines zweiten Leitungstyps, die in dem Vorrichtungsbereich (2) ausgebildet ist;
einer ersten Elektrode (11a), die über der ersten Dotierungsschicht (6) ausgebildet ist und mit der ersten Dotierungsschicht (6) verbunden ist;
zumindest einer zweiten Dotierungsschicht (3a, 3b, 3c) des zweiten Leitungstyps, die in dem Guardringbereich (3) getrennt von der ersten Dotierungsschicht (6) ausgebildet ist und den Vorrichtungsbereich (2) umgibt;
einer Isolationsschicht (8), die die Deckfläche der zweiten Dotierungsschicht (3a, 3b, 3c) auf dem Halbleitersubstrat (5) bedeckt, deren eines Ende die erste Elektrode (11a) kontaktiert;
einer zweiten Elektrode (11c, 11d, 11e), die auf der Deckfläche der Isolationsschicht (8) der zweiten Dotierungsschicht (3a,...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und spezieller auf eine Halbleitervorrichtung, welche Oberflächenelektroden eines mehrlagigen Aufbaus aufweist und eine hohe Spannungsfestigkeit aufrecht erhalten kann.
  • US 5,266,831 beschreibt einen Halbleiter mit einem Randabschlußaufbau, bei dem zumindest ein Guardring zwischen einer Halbleitervorrichtung auf einem Halbleitersubstrat und dem Rand des Substrates angeordnet ist. Auf der Oberfläche des Substrates ist eine dielektrische Schicht ausgebildet und eine Vielzahl von Dioden ist auf der dielektrischen Schicht so ausgebildet, daß ein Spannungsabfall zwischen dem Rand der Halbleitervorrichtung, dem zumindest einen Guardring und dem Rand des Substrates erzeugt wird und dadurch der Guardring auf ein definiertes Potential gelegt wird.
  • Normalerweise ist in einer Halbleitervorrichtung, für die eine hohe Spannungsfestigkeit erforderlich ist, ein als ein Guardring bezeichneter p-n-Übergang in dem Umfangsbereich der Vorrichtungsregion angeordnet, wie 7 zeigt. Durch solch einen Aufbau kann ein elektrisches Feld, das durch eine Spannungszufuhr erzeugt wird, allmählich zu dem Endabschnitt der Halbleitervorrichtung hin erniedrigt werden. Sogar wenn dem p-n-Übergang eine vorbestimmte Spannung in Sperrichtung zuge führt wird, kann deshalb ein Avalanche-Durchbruch aufgrund der Höhe eines elektrischen Feldes verhindert werden.
  • Die oben beschriebene Guardringstruktur ist wirkungsvoll zum Aufrechterhalten einer hohen Spannungsfestigkeit. Da der Bereich zum Ausbilden von Guardringen in dem Umfangsbereich der Halbleitervorrichtung erforderlich ist, ist jedoch die Chipgröße vergrößert.
  • In der nicht geprüften japanischen Patentveröffentlichung Nr. 6-97439 A wird zum Vermeiden der Vergrößerung der Chipgröße ein SIPOS(halbisolierendes polykristallines Silicium)-verringerter Oberflächenfeld-Aufbau offenbart, der in 8 gezeigt ist.
  • Bei dem oben beschriebenen bekannten Aufbau, der in 7 gezeigt ist, wird zum Aufrechterhalten einer gewünschten hohen Spannungsfestigkeit die Chipgröße eines Halbleiterchips vergrößert und die Chipkosten sind erhöht. In dem in 8 gezeigten Aufbau ist der Herstellungsvorgang kompliziert und die Chipkosten sind erhöht. Speziell gab es bei jeder der oben beschriebenen bekannten Vorgehensweisen das Problem, daß zum Aufrechterhalten einer gewünschten hohen Spannungsfestigkeit die Chipkosten erhöht waren.
  • Die vorliegende Erfindung wurde entwickelt zum Lösen der oben beschriebenen Probleme und deshalb ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, die kostengünstig ist und auf stabile Weise eine hohe Spannungsfestigkeit aufrecht erhalten kann.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
  • Gemäß der vorliegenden Erfindung kann eine Halbleitervorrichtung erhalten werden, die kostengünstig ist und in stabiler Weise eine hohe Spannungsfestigkeit aufrecht erhalten kann.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung in Zusammenhang mit den beigefügten Zeichnungen. Von den Figuren zeigen:
  • 1 eine Draufsicht von oben auf die Hauptoberfläche eines Halbleiterchips der ersten Ausführungsform,
  • 2 eine Querschnittsansicht des Halbleiterchips der ersten Ausführungsform,
  • 3 eine Querschnittsansicht eines Halbleiterchips der zweiten Ausführungsform,
  • 4 und 5 Querschnittsansichten eines Halbleiterchips der dritten Ausführungsform,
  • 6 eine Draufsicht von oben auf die Hauptoberfläche eines Halbleiterchips der vierten Ausführungsform, und
  • 7 und 8 Querschnittsansichten eines bekannten Halbleiterchips.
  • Ausführungsformen der vorliegenden Erfindung werden unten beschrieben Bezug nehmend auf die Zeichnungen. In den Zeichnungen sind die gleichen oder äquivalente Teile durch die gleichen Bezugszeichen bezeichnet und die Beschreibung derselben wird vereinfacht oder weggelassen.
  • Erste Ausführungsform
  • Eine Halbleitervorrichtung gemäß der ersten Ausführungsform wird beschrieben werden. 1 ist eine Draufsicht, gesehen von oben, auf die Hauptoberfläche eines Halbleiterchips. Auf dem Zentralabschnitt des Halbleiterchips 1 ist ein Vorrichtungsbereich (aktiver Bereich) 2 ausgebildet. In dem Äußeren des Vorrichtungsbereichs ist ein Guardringbereich 3 mit einer Mehrzahl von Guardringen ausgebildet. Zwischen dem Guardringbereich 3 und dem Ende des Halbleiterchips 1 ist eine Kanal- Stopperregion 4 ausgebildet. Speziell ist auf der Hauptoberfläche des Halbleiterchips 1 ein Guardringbereich 3 so ausgebildet, daß er einen Vorrichtungsbereich 2 umgibt, und eine Kanal-Stopperregion 4 ist so ausgebildet, daß sie den Guardringbereich 3 umgibt.
  • 2 zeigt eine Querschnittsansicht entlang der Linie A-A' in 1. Der Halbleiterchip 1 ist unter Verwendung eines n-Typ-Halbleiter(S1)-Substrates 5 ausgebildet. Auf der ersten Hauptoberfläche (obere Hauptoberfläche) des Halbleitersubstrates 5 sind der Vorrichtungsbereich 2, der Guardringbereich 3 und die Kanal-Stopperregion 4 der Reihe nach von dem inneren Abschnitt des Halbleiterchips 1 zu dem Endabschnitt hin ausgebildet.
  • In dem Vorrichtungsbereich 2 ist eine erste p-Typ-Dotierungsschicht 6 auf der ersten Hauptoberfläche des Halbleitersubstrates 5 ausgebildet. Über der ersten Dotierungsschicht 6 ist eine erste Oberflächenelektrode 11a durch Stapeln einer Schicht eines Metalls mit einem hohen Schmelzpunkt 9a, wie z. B. einer Ti-Schicht, und einer Al-Schicht 10a ausgebildet. Die erste Oberflächenelektrode 11a ist mit der ersten Dotierungsschicht 6 verbunden.
  • In dem Guardringbereich 3 sind zu dem Endabschnitt des Halbleiterchips 1 hin zweite p-Typ-Dotierungsschichten 3a, 3b und 3c getrennt von der ersten Dotierungsschicht 6 ausgebildet. Von oberhalb der ersten Hauptoberfläche des Halbleitersubstrates 5 betrachtet sind diese zweiten Dotierungsschichten 3a, 3b und 3c so ausgebildet, daß sie ringförmig (ringartig) den Vorrichtungsbereich 2 umgeben. Diese Dotierungsschichten bilden p-n-Übergänge an den Grenzen zu dem Halbleitersubstrat 5 und funktionieren als Guardringe zum Aufrechterhalten einer hohen Spannungsfestigkeit.
  • In der Kanal-Stopperregion 4 ist eine dritte n-Typ-Dotierungsschicht 7 getrennt von den zweiten Dotierungsschichten 3a, 3b und 3c ausgebildet. Auf der dritten Dotierungsschicht 7 ist eine dritte Oberflächenelektrode 11b durch Stapeln einer Metallschicht 9b eines hohen Schmelzpunktes, wie z. B. einer Ti-Schicht, und einer Al-Schicht 10b ausgebildet. Die dritte Oberflächenelektrode 11b ist mit der dritten Dotierungsschicht 7 verbunden.
  • Die erste Oberflächenelektrode 11a ist mit der ersten Dotierungsschicht 6 verbunden und die dritte Oberflächenelektrode 11b ist mit der dritten Dotierungsschicht 7 verbunden. Solch ein Oberflächenelektrodenaufbau ist ein bekannter Aufbau bei einem Halbleiterelement mit einem flachen p-n-Übergang, wie z. B. einem MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) und einem IGBT (Bipolartransistor mit isoliertem Gate). Obwohl diese Beschreibung den Halbleiterchip 1 zeigt, wenn ein IGBT in dem Vorrichtungsbereich 2 ausgebildet ist, gilt sie für alle Halbleiterelemente, bei denen die Eigenschaft einer hohen Spannungsfestigkeit erforderlich ist, einschließlich MOSFETs. Eine detaillierte Beschreibung für den Vorrichtungsbereich 2 wird deshalb unterlassen und die Darstellung ist ebenfalls vereinfacht.
  • Auf der ersten Hauptoberfläche des Halbleitersubstrates 5 ist eine Isolationsschicht (z. B. SiO2-Schicht) 8 so ausgebildet, daß sie sich über den Umfangsabschnitt des Vorrichtungsbereichs 2 (das rechte Ende des Vorrichtungsbereichs 2 in 2), den Guardringbereich 3 und den inneren Umfangsabschnitt der Kanal-Stopperregion 4 (das linke Ende der Kanal-Stopper region 4 in 2) erstreckt. Speziell ist die Isolationsschicht 8 auf dem Halbleitersubstrat 5 so ausgebildet, daß sie die Deckflächen der zweiten Dotierungsschichten 3a, 3b und 3c bedeckt. Der Endabschnitt der Seite des Vorrichtungsbereichs 2 (linke Seite) der Isolationsschicht 8 kontaktiert die erste Oberflächenelektrode 11a und der Endabschnitt der Seite des Kanalstopperbereichs 4 (rechte Seite) der Isolationsschicht 8 kontaktiert die dritte Oberflächenelektrode 11b.
  • Auf der Deckfläche der Isolationsschicht 8 sind zweite Oberflächenelektroden 11c, 11d und 11e so ausgebildet, daß sie den zweiten Dotierungsschichten 3a, 3b bzw. 3c gegenüberliegen. Jede dieser Elektroden hat einen Aufbau, der ausgebildet ist durch Stapeln einer Al-Schicht auf eine Schicht eines Metalls mit einem hohen Schmelzpunkt, wie z. B. eine Ti-Schicht, wie bei der ersten Oberflächenelektrode 11a und der dritten Oberflächenelektrode 11b.
  • Eine leitende Schicht 12, wie z. B. eine Ti-Schicht, ist zwischen der ersten Oberflächenelektrode 11a und der zweiten Oberflächenelektrode 11c auf der Deckfläche der Isolationsschicht 8 ausgebildet. In ähnlicher Weise ist eine leitende Schicht 12 ebenfalls zwischen den zweiten Oberflächenelektroden 11c und 11d und zwischen den zweiten Oberflächenelektroden 11d und 11e auf der Deckfläche der Isolationsschicht 8 ausgebildet. Speziell ist auf der Deckfläche der Isolationsschicht 8 eine leitende Schicht 12 zwischen benachbarten Elektroden unter der ersten Oberflächenelektrode 11a und den zweiten Oberflächenelektroden 11c, 11d und 11e ausgebildet.
  • Weiterhin ist auf der Deckfläche der Isolationsschicht 8 ebenfalls eine leitende Schicht 12 zwischen der zweiten Oberflächenelektrode 11e und der dritten Oberflächenelektrode 11b ausgebildet. Speziell ist auf der Deckfläche der Isolationsschicht 8 ebenfalls eine leitende Schicht 12 zwischen der zweiten Oberflächenelektrode 11e, welche der dritten Oberflächenelektrode 11b unter den drei zweiten Oberflächenelektroden 11c, 11d und 11e am nächsten ist, und der dritten Oberflächenelektrode 11b ausgebildet.
  • Andererseits ist auf der zweiten Hauptoberfläche des Halbleitersubstrates 5 eine n-Typ-Pufferschicht 13 ausgebildet. Eine p-Typ-Kollektorschicht 14 und eine p-Typ-Kollektorelektrode 15 sind so ausgebildet, daß sie die n-Typ-Pufferschicht 13 bedecken.
  • Bei der ersten Ausführungsform wurde eine Schicht eines Metalls mit einem hohen Schmelzpunkt, wie z. B. eine Ti-Schicht, als die leitende Schicht 12 verwendet, die auf der Isolationsschicht 8 ausgebildet ist. Anstelle der Ti-Schicht können jedoch ebenfalls eine TiN-Schicht, eine TiW-Schicht oder dergleichen als die leitende Schicht verwendet werden. Weiterhin kann ebenfalls eine Stapelschicht verwendet werden, die von der Ti-Schicht, der TiN-Schicht und der TiW-Schicht irgendeine Schicht enthält.
  • Hier wird ein Verfahren zum Ausbilden der leitenden Schicht 12 beschrieben. Nach dem Ausbilden einer ersten Dotierungsschicht 6, zweiter Dotierungsschichten 3a, 3b und 3c und einer dritten Dotierungsschicht 7 auf der ersten Hauptoberfläche des Halbleitersubstrates 5 wird eine Isolationsschicht 8 ausgebildet. Als nächstes werden auf der gesamten ersten Hauptoberfläche des Halbleitersubstrates 5 eine Ti-Schicht und eine Al-Schicht aufeinanderfolgend ausgebildet.
  • Als nächstes wird die Al-Schicht selektiv geätzt zum Freilegen der Ti-Schicht auf der Fläche, auf der die Al-Schicht entfernt wurde. Weiterhin wird die Ti-Schicht um eine vorbestimmte Dicke geätzt (Halb- bzw. Teilätzung), was die Ti-Schicht auf der Oberfläche der isolierenden Schicht 8 so zurückläßt, daß sie eine leitende Schicht 12 bildet, die aus der Ti-Schicht zusammengesetzt ist, wie in 2 gezeigt.
  • Als ein Ergebnis ist eine erste Oberflächenelektrode 11a über der ersten Dotierungsschicht 6 ausgebildet, zweite Oberflächenelektroden 11c, 11d und 11e sind auf der Isolationsschicht 8 ausgebildet und eine dritte Oberflächenelektrode 11b ist auf der dritten Dotierungsschicht 7 ausgebildet. Zu dieser Zeit ist auf der Isolationsschicht 8 eine leitende Schicht 12 zwischen benachbarten Elektroden dieser Oberflächenelektroden ausgebildet. Die leitende Schicht 12 ist eine Schicht, die durch die Teilätzung der Ti-Schicht ausgebildet wurde. Deshalb ist die Dicke der leitenden Schicht 12 geringer als die Dicke der untersten Metallschicht (Ti-Schicht) der Oberflächenelektroden. Da die leitende Schicht 12 aus Ti zusammengesetzt ist, welches ein Metall mit einem hohen Schmelzpunkt ist, hat sie einen höheren Widerstand als die zweiten Oberflächenelektroden 11c, 11d und 11e mit darauf gestapeltem Al.
  • Wenn eine Elektrode oder Verdrahtung ausgebildet wird, nachdem eine Metallschicht auf der gesamten Oberfläche eines Halbleitersubstrates ausgebildet ist, wird die Metallschicht in einem anderen Bereich als jenem, der als die Elektrode oder Verdrahtung verwendet wird, im Allgemeinen vollständig durch Ätzen oder dergleichen entfernt. Demgegenüber wurde bei der ersten Ausführungsform eine leitende Schicht 12 eines hohen Widerstands mit einer vorbestimmten Dicke auf der Isolierschicht 8 zwischen benachbarten Elektroden einer ersten Oberflächenelek trode 11a, zweiten Oberflächenelektroden 11c, 11d und 11e und einer dritten Oberflächenelektrode 11b zurückgelassen.
  • Wenn ein elektrisches Feld einer Vorspannung in Sperrichtung an den p-n-Übergang an der Grenze zwischen den zweiten Dotierungsschichten 3a, 3b und 3c und dem n-Typ-Halbleitersubstrat 5 angelegt wird, wird durch den obigen Aufbau die Ausdehnung der Verarmungsschicht gefördert in dem Abschnitt des Halbleitersubstrates 5 unter der leitenden Schicht 12. Verglichen zu dem Fall ohne die leitende Schicht 12 kann deshalb die Spannungsfestigkeit des p-n-Übergangs angehoben werden.
  • Die leitende Schicht 12 kann auf einfache Weise ausgebildet werden durch Teilätzung in dem Schritt zum Ausbilden der ersten Oberflächenelektrode 11a, der zweiten Oberflächenelektroden 11c, 11d und 11e und der dritten Oberflächenelektrode 11b. Deshalb kann eine hohe Spannungsfestigkeit erzielt werden, ohne den gesamten Herstellungsprozeß zu verkomplizieren. Speziell kann gemäß der ersten Ausführungsform die Fläche des Guardringbereichs 3 des Halbleiterchips verringert werden, ohne den gesamten Herstellungsprozeß zu verkomplizieren. Da die Chipgröße verringert werden kann, während die Spannungsfestigkeitseigenschaften in stabiler Weise aufrecht erhalten werden, kann deshalb eine kostengünstige Halbleitervorrichtung erhalten werden.
  • Da die leitende Schicht 12 eine Schicht mit hohem Widerstand ist, die ein Metall eines hohen Schmelzpunktes enthält, wie z. B. Ti, hat sie zusätzlich eine abschirmende Wirkung gegen ionische (aufladende) Substanzen oder Verunreinigungen von außen. Deshalb kann die Herstellungsausbeute der Halbleitervorrichtungen verbessert werden.
  • Bei der ersten Ausführungsform wurde eine Ti-Schicht unterhalb der ersten Oberflächenelektrode 11a, der zweiten Oberflächenelektroden 11c, 11d und 11e und der dritten Oberflächenelektrode 11b ausgebildet und eine Al-Schicht ist auf die Ti-Schicht gestapelt zum Vorsehen eines zweilagigen Stapelaufbaus. Diese Oberflächenelektroden können jedoch mehrlagige Metallschichten sein, die durch Stapeln von drei oder mehr unterschiedlichen Metallschichten ausgebildet sind. In diesem Fall liegt die unterste Metallschicht der mehrlagigen Metallschicht auf dem Bereich frei, in dem die Oberflächenmetallschicht nicht auf der Isolierschicht 8 ausgebildet ist. Unter Verwendung der oben beschriebenen Teilätzung wird die unterste Metallschicht dann lediglich mit einer vorbestimmten Dicke belassen. Als ein Ergebnis kann die auf der Isolierschicht 8 ausgebildete leitende Schicht als eine Schicht des gleichen Materials wie das Material der untersten Metallschicht der oben beschriebenen Oberflächenelektroden (mehrlagige Metallschichten) ausgebildet werden.
  • Obwohl bei der ersten Ausführungsform die Halbleitervorrichtung unter Verwendung eines n-Typ-Halbleitersubstrates 5 ausgebildet wurde, ist ein Aufbau, bei dem ein p-Typ-Halbleitersubstrat verwendet wird und alle Leitungstypen der anderen Komponenten umgekehrt sind, ebenfalls möglich. Sogar mit solch einem Aufbau kann dieselbe Wirkung erhalten werden.
  • Bei der ersten Ausführungsform wurden drei Zweitdotierungsschichten 3a, 3b und 3c auf der ersten Hauptoberfläche des Halbleitersubstrates 5 als Guardringe ausgebildet. Die Anzahl dieser Dotierungsschichten kann jedoch Eins oder mehr als Eins sein und kann basierend auf den geforderten Spannungsfestigkeitseigenschaften bei dem Halbleiterchip 1 frei gewählt werden.
  • Zweite Ausführungsform
  • Eine Halbleitervorrichtung gemäß der zweiten Ausführungsform wird Bezug nehmend auf 3 beschrieben. Hier konzentriert sich die Beschreibung auf unterschiedliche Aspekte gegenüber der ersten Ausführungsform.
  • Auf einer Isolationsschicht 8 erstreckt sich eine leitende Schicht 12 von einer zweiten Oberflächenelektrode 11e zu der Seite einer dritten Oberflächenelektrode 11b hin und endet zwischen der zweiten Oberflächenelektrode 11e und der dritten Oberflächenelektrode 11b. Speziell ist die leitende Schicht 12 auf der Isolationsschicht 8 so begrenzt, daß sie sich von der zweiten Oberflächenelektrode 11e, welche unter den drei zweiten Oberflächenelektroden 11c, 11d und 11e der dritten Oberflächenelektrode 11b am nächsten ist, zu einem vorbestimmten Ort zwischen der zweiten Oberflächenelektrode 11e und der dritten Oberflächenelektrode 11b erstreckt, so daß sie nicht mit der dritten Oberflächenelektrode 11b verbunden ist. Die übrigen Strukturen sind identisch zu jenen bei der ersten Ausführungsform.
  • Durch den oben beschriebenen Aufbau kann der Bereich, in dem die Verarmungsschicht ausgebildet wird, wenn eine Vorspannung in Sperrichtung dem p-n-Übergang zugeführt wird, begrenzt werden auf den Bereich von dem äußersten Guardring, d. h. der zweiten Dotierungsschicht 3c, zu dem oben beschriebenen vorbestimmten Ort zwischen der zweiten Oberflächenelektrode 11e und der dritten Oberflächenelektrode 11b.
  • Dadurch kann die Variation in der Ausdehnung der Verarmungsschicht in der seitlichen Richtung minimiert werden, sogar wenn es eine Schwankung des spezifischen Widerstandes des Halbleitersubstrates 5, eine Kontamination durch externe negative Ionen oder dergleichen gibt. Deshalb kann die Stabilität der Spannungsfestigkeit des Halbleiterelementes verbessert werden.
  • Dritte Ausführungsform
  • Eine Halbleitervorrichtung gemäß der dritten Ausführungsform wird Bezug nehmend auf 4 und 5 beschrieben. Hier konzentriert sich die Beschreibung auf unterschiedliche Aspekte zu der ersten und zweiten Ausführungsform.
  • Wie 4 zeigt ist eine Öffnung auf jeder der zweiten Dotierungsschichten 3a, 3b und 3c der Isolationsschicht 8 ausgebildet und eine Ti-Schicht und eine Al-Schicht sind in der Öffnung vergraben. Durch diese Metallschichten werden die zweiten Dotierungsschichten 3a, 3b und 3c mit den zweiten Oberflächenelektroden 11c, 11d bzw. 11e verbunden.
  • Speziell sind auf den zweiten Dotierungsschichten 3a, 3b und 3c in der Isolationsschicht 8 leitende Verbindungsabschnitte (Kontakte) 16a, 16b bzw. 16c ausgebildet. Durch diese Kontakte werden die zweiten Dotierungsschichten 3a, 3b und 3c elektrisch mit den zweiten Oberflächenelektroden 11c, 11d bzw. 11e verbunden. Andere Strukturen sind identisch zu jenen bei der ersten Ausführungsform.
  • Durch den oben beschriebenen Aufbau können die Potentiale der zweiten Dotierungsschichten 3a, 3b und 3c gleich den Potentialen der zweiten Oberflächenelektroden 11c, 11d bzw. 11e gemacht werden. Deshalb kann die Stabilität der Spannungsfestig keit des Halbleiterelementes stärker verbessert werden als bei der ersten Ausführungsform.
  • Zusätzlich kann der bei der zweiten Ausführungsform (siehe 3) gezeigte Aufbau die oben beschriebenen Kontakte aufweisen. Wie 5 zeigt, ist ebenfalls ein Aufbau möglich, bei dem die zweiten Dotierungsschichten 3a, 3b und 3c mit den zweiten Oberflächenelektroden 11c, 11d und 11e durch die Kontakte 16a, 16b bzw. 16c verbunden sind. Deshalb kann die Stabilität der Spannungsfestigkeit des Halbleiterelementes stärker verbessert werden als bei der zweiten Ausführungsform.
  • Vierte Ausführungsform
  • Eine Halbleitervorrichtung gemäß der vierten Ausführungsform wird Bezug nehmend auf 6 beschrieben. Die Beschreibung konzentriert sich hier auf unterschiedliche Aspekte zu der ersten bis dritten Ausführungsform.
  • 6 zeigt eine Draufsicht einer Halbleitervorrichtung gemäß der vierten Ausführungsform von oberhalb der ersten Hauptoberfläche derselben betrachtet. Die Halbleitervorrichtung gemäß der vierten Ausführungsform hat einen Aufbau, bei dem eine leitende Schicht 12 selektiv auf jedem Eckabschnitt 17 eines quadratischen Halbleiterchips 1 bei der Halbleitervorrichtung, die in irgendeiner der Ausführungsformen 1 bis 3 gezeigt ist, ausgebildet ist. Speziell sind auf der Isolierschicht 8 ausgebildete leitende Schichten 12 selektiv auf den Eckabschnitten 17 des Halbleiterchips ausgebildet. Andere Strukturen sind identisch zu jenen bei der ersten bis dritten Ausführungsform.
  • Wenn der Halbleiterchip 1 quadratisch ist, wie 6 zeigt, oder von einer Gestalt mit Eckabschnitten, wie z. B. ein Rechteck (nicht gezeigt), werden Eckabschnitte ebenfalls in einer Verarmungsschicht erzeugt, die entlang des Guardringbereichs ausgebildet ist. Da elektrische Felder in solchen Eckabschnitten erhöht sind, wird die Spannungsfestigkeit verhältnismäßig niedriger als die Spannungsfestigkeit in anderen Abschnitten. Bei der vierten Ausführungsform kann die Stabilität der Spannungsfestigkeit in Eckabschnitten durch den in 6 gezeigten Aufbau verbessert werden.
  • Gemäß der vierten Ausführungsform kann die Schwankung der Spannungsfestigkeit in dem gesamten Halbleiterchip 1 verringert werden durch Verbessern der Spannungsfestigkeit in den Eckabschnitten, in denen die Spannungsfestigkeit verhältnismäßig niedrig in dem Halbleiterchip ist. Dies bedeutet, der gesamte Chip hat eine gute Ausgewogenheit der Spannungsfestigkeit, so daß die Zuverlässigkeit des Halbleiterchips erhöht werden kann.
  • Bei der vierten Ausführungsform wurden Beispiele gezeigt, bei denen die Halbleiterchips quadratisch oder rechteckig waren. Die gleiche Wirkung kann jedoch ebenfalls mit polygonalen, wie z. B. oktagonalen, Halbleiterchips erhalten werden. Speziell kann die gleiche Wirkung erzielt werden, solange der Halbleiterchip Eckabschnitte aufweist. Weiterhin ist die vierte Ausführungsform nicht auf einen IGBT beschränkt, sondern ist wirkungsvoll bei allen Halbleiterelementen, bei denen hohe Spannungsfestigkeitseigenschaften erforderlich sind, einschließlich MOSFETs oder Dioden.
  • Offensichtlich sind viele Abwandlungen und Variationen der vorliegenden Erfindung möglich im Lichte der obigen Lehren. Es ist deshalb verständlich, daß die Erfindung innerhalb des Umfangs der beigefügten Ansprüche in anderer Weise durchgeführt werden kann als sie speziell beschrieben wurde.

Claims (9)

  1. Halbleitervorrichtung mit: einem Halbleitersubstrat (5) eines ersten Leitungstyps; einem Vorrichtungsbereich (2), der auf der Hauptoberfläche des Halbleitersubstrates (5) ausgebildet ist; einem Guardringbereich (3), der auf der Hauptoberfläche des Halbleitersubstrates (5) ausgebildet ist und den Vorrichtungsbereich (2) umgibt; einer ersten Dotierungsschicht (6) eines zweiten Leitungstyps, die in dem Vorrichtungsbereich (2) ausgebildet ist; einer ersten Elektrode (11a), die über der ersten Dotierungsschicht (6) ausgebildet ist und mit der ersten Dotierungsschicht (6) verbunden ist; zumindest einer zweiten Dotierungsschicht (3a, 3b, 3c) des zweiten Leitungstyps, die in dem Guardringbereich (3) getrennt von der ersten Dotierungsschicht (6) ausgebildet ist und den Vorrichtungsbereich (2) umgibt; einer Isolationsschicht (8), die die Deckfläche der zweiten Dotierungsschicht (3a, 3b, 3c) auf dem Halbleitersubstrat (5) bedeckt, deren eines Ende die erste Elektrode (11a) kontaktiert; einer zweiten Elektrode (11c, 11d, 11e), die auf der Deckfläche der Isolationsschicht (8) der zweiten Dotierungsschicht (3a, 3b, 3c) gegenüberliegend ausgebildet ist; und einer leitenden Schicht (12), die auf der Deckfläche der Isolationsschicht (8) zwischen der ersten Elektrode (11a) und der zweiten Elektrode (11c, 11d, 11e), die benachbart zueinander sind, ausgebildet ist, wobei die leitende Schicht ein Metall eines hohen Schmelzpunkts ist.
  2. Halbleitervorrichtung nach Anspruch 1, bei der: eine Kanalstopperregion (4), die den Guardringbereich (3) umgibt, auf der Hauptoberfläche des Halbleitersubstrates (5) ausgebildet ist; eine dritte Dotierungsschicht (7) des ersten Leitungstyps getrennt von der zweiten Dotierungsschicht (3a, 3b, 3c) in der Kanalstopperregion (4) ausgebildet ist; eine dritte Elektrode (11b), die mit der dritten Dotierungsschicht (7) verbunden ist, auf der dritten Dotierungsschicht (7) ausgebildet ist; wobei die dritte Elektrode (11b) das andere Ende der Isolationsschicht (8) kontaktiert; und die leitende Schicht (12) ebenfalls auf der Deckfläche der Isolationsschicht (8) zwischen der zweiten Elektrode (11c, 11d, 11e), die der dritten Elektrode (11b) am nächsten ist, und der dritten Elektrode (11b) ausgebildet ist.
  3. Halbleitervorrichtung nach Anspruch 1, bei der: eine Kanalstopperregion (4), die den Guardringbereich (3) umgibt, auf der Hauptoberfläche des Halbleitersubstrates (5) ausgebildet ist; eine dritte Dotierungsschicht (7) des ersten Leitungstyps getrennt von der zweiten Dotierungsschicht (3a, 3b, 3c) in der Kanalstopperregion (4) ausgebildet ist; eine dritte Elektrode (11b), die mit der dritten Dotierungsschicht (7) verbunden ist, auf der dritten Dotierungsschicht (7) ausgebildet ist; die dritte Elektrode (11b) das andere Ende der Isolationsschicht (8) kontaktiert; und die leitende Schicht (12) sich auf der Deckfläche der Isolationsschicht (8) von der zweiten Elektrode (11c, 11d, 11e), die der dritten Elektrode (11b) am nächsten ist, zu einem vor bestimmten Ort zwischen der zweiten Elektrode (11c, 11d, 11e) und der dritten Elektrode (11b) erstreckt.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der der Widerstand der leitenden Schicht (12), die auf der Isolationsschicht (8) ausgebildet ist, höher ist als der Widerstand der zweiten Elektrode (11c, 11d, 11e).
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei der: die zweite Elektrode (11c, 11d, 11e) eine Schicht ist, die durch Stapeln einer Mehrzahl von unterschiedlichen Metallschichten ausgebildet ist, und die leitende Schicht (12), die auf der Isolationsschicht (8) ausgebildet ist, eine Schicht ist, die aus dem gleichen Material wie die Metallschicht der untersten Schicht der zweiten Elektrode (11c, 11d, 11e) ausgebildet ist.
  6. Halbleitervorrichtung nach Anspruch 5, bei der die Dicke der leitenden Schicht (12), die auf der Isolationsschicht (8) ausgebildet ist, dünner ist als die Metallschicht der untersten Schicht der zweiten Elektrode (11c, 11d, 11e).
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der: die leitende Schicht (12), die auf der Isolationsschicht (8) ausgebildet ist, entweder Ti, TiN oder TiW enthält.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, bei der: ein leitender Verbindungsabschnitt (16a, 16b, 16c) auf der zweiten Dotierungsschicht (3a, 3b, 3c) in der Isolationsschicht (8) ausgebildet ist, und die zweite Dotierungsschicht (3a, 3b, 3c) elektrisch mit der zweiten Elektrode (11c, 11d, 11e) über den Verbindungsabschnitt (16a, 16b, 16c) verbunden ist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, bei der: die Halbleitervorrichtung ein quadratischer oder rechteckiger Halbleiterchip (1) ist, und die leitende Schicht (12), die auf der Isolationsschicht (8) ausgebildet ist, selektiv auf dem Eckabschnitt des Halbleiterchips (1) ausgebildet ist.
DE102006056139A 2006-05-31 2006-11-28 Halbleitervorrichtung mit einem verbesserten Aufbau für eine hohe Spannungsfestigkeit Expired - Fee Related DE102006056139B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-150986 2006-05-31
JP2006150986A JP4935192B2 (ja) 2006-05-31 2006-05-31 半導体装置

Publications (2)

Publication Number Publication Date
DE102006056139A1 DE102006056139A1 (de) 2007-12-06
DE102006056139B4 true DE102006056139B4 (de) 2009-04-09

Family

ID=38650631

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006056139A Expired - Fee Related DE102006056139B4 (de) 2006-05-31 2006-11-28 Halbleitervorrichtung mit einem verbesserten Aufbau für eine hohe Spannungsfestigkeit

Country Status (4)

Country Link
US (1) US7772669B2 (de)
JP (1) JP4935192B2 (de)
CN (1) CN101083279B (de)
DE (1) DE102006056139B4 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118548A (ja) 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
JP5376365B2 (ja) 2009-04-16 2013-12-25 三菱電機株式会社 半導体装置
JP5146490B2 (ja) * 2010-06-07 2013-02-20 三菱電機株式会社 半導体素子
US8937319B2 (en) 2011-03-07 2015-01-20 Shindengen Electric Manufacturing Co., Ltd. Schottky barrier diode
JP5716591B2 (ja) * 2011-07-26 2015-05-13 三菱電機株式会社 半導体装置
JP5863574B2 (ja) * 2012-06-20 2016-02-16 株式会社東芝 半導体装置
JP6079456B2 (ja) * 2013-06-07 2017-02-15 三菱電機株式会社 半導体装置の検査方法
WO2015104900A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 半導体装置
CN104810385A (zh) * 2014-01-29 2015-07-29 北大方正集团有限公司 功率半导体器件及制造方法和截止环
DE102014103540B4 (de) 2014-03-14 2020-02-20 Infineon Technologies Austria Ag Halbleiterbauelement und integrierte schaltung
CN106803515A (zh) * 2015-11-26 2017-06-06 宁波达新半导体有限公司 半导体功率器件的终端结构及其制造方法
US10424635B2 (en) * 2016-04-06 2019-09-24 Littelfuse, Inc. High voltage semiconductor device with guard rings and method associated therewith
US10199483B2 (en) * 2016-05-26 2019-02-05 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
DE102016120301A1 (de) * 2016-10-25 2018-04-26 Infineon Technologies Ag Leistungshalbleitervorrichtungs-Abschlussstruktur
DE102016120300A1 (de) 2016-10-25 2018-04-26 Infineon Technologies Austria Ag Hochspannungsabschlussstruktur einer Leistungshalbleitervorrichtung
JP7201288B2 (ja) * 2018-07-26 2023-01-10 ラピスセミコンダクタ株式会社 半導体装置
JP7450516B2 (ja) 2020-10-22 2024-03-15 三菱電機株式会社 電力用半導体装置
CN114093866B (zh) * 2021-11-19 2023-03-14 陕西亚成微电子股份有限公司 集成启动装置的mosfet结构及制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266831A (en) * 1991-11-12 1993-11-30 Motorola, Inc. Edge termination structure
JPH0697439A (ja) * 1992-09-10 1994-04-08 Toshiba Corp 高耐圧半導体素子

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02194559A (ja) * 1989-01-23 1990-08-01 Fuji Electric Co Ltd 半導体装置
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
JP2850694B2 (ja) * 1993-03-10 1999-01-27 株式会社日立製作所 高耐圧プレーナ型半導体装置
JPH06283727A (ja) 1993-03-26 1994-10-07 Fuji Electric Co Ltd 電力用半導体素子
JP3111827B2 (ja) * 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
JPH08306911A (ja) 1995-04-28 1996-11-22 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP3165093B2 (ja) * 1997-11-13 2001-05-14 松下電子工業株式会社 半導体装置およびその製造方法
JP3796998B2 (ja) 1999-02-19 2006-07-12 松下電器産業株式会社 高耐圧半導体装置
TW506132B (en) * 1999-12-17 2002-10-11 Matsushita Electric Ind Co Ltd High-voltage semiconductor device
JP4857458B2 (ja) * 2000-06-07 2012-01-18 富士電機株式会社 高耐圧半導体装置
JP2002231944A (ja) 2001-01-31 2002-08-16 Sanken Electric Co Ltd 電力用半導体装置
JP4684505B2 (ja) * 2001-11-26 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置および電力変換装置
JP4264285B2 (ja) 2002-09-09 2009-05-13 株式会社豊田中央研究所 半導体装置とその製造方法
JP2004158844A (ja) * 2002-10-15 2004-06-03 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
JP4860102B2 (ja) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置
JP4469584B2 (ja) * 2003-09-12 2010-05-26 株式会社東芝 半導体装置
JP4889072B2 (ja) * 2003-12-19 2012-02-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP4731816B2 (ja) * 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266831A (en) * 1991-11-12 1993-11-30 Motorola, Inc. Edge termination structure
JPH0697439A (ja) * 1992-09-10 1994-04-08 Toshiba Corp 高耐圧半導体素子

Also Published As

Publication number Publication date
JP4935192B2 (ja) 2012-05-23
DE102006056139A1 (de) 2007-12-06
US20070278672A1 (en) 2007-12-06
US7772669B2 (en) 2010-08-10
CN101083279A (zh) 2007-12-05
CN101083279B (zh) 2010-11-03
JP2007324261A (ja) 2007-12-13

Similar Documents

Publication Publication Date Title
DE102006056139B4 (de) Halbleitervorrichtung mit einem verbesserten Aufbau für eine hohe Spannungsfestigkeit
DE19811297B4 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE102013114842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE19701189B4 (de) Halbleiterbauteil
DE102004052678B3 (de) Leistungs- Trenchtransistor
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE102016103384B4 (de) Halbleitervorrichtung mit nadelförmigen Feldplattenstrukturen in einem Transistorzellengebiet und in einem inneren Abschlussgebiet
DE102014110366B4 (de) Mos-leistungstransistor mit integriertem gatewiderstand
DE112013007363B4 (de) Halbleitervorrichtung
DE102009051745B4 (de) Hochvolt-Transistor mit Mehrfach-Dielektrikum und Herstellungsverfahren
DE102006056809B9 (de) Anschlussstruktur für ein elektronisches Bauelement
DE3816002A1 (de) Hochleistungs-mos-feldeffekttransistor sowie integrierte steuerschaltung hierfuer
DE2901510A1 (de) Halbleiteranordnung
DE102012112332A1 (de) Halbleitervorrichtung mit einer Diode
DE102018116843B4 (de) Selbstsperrender III-Nitrid-Transistor mit hoher Elektronenbeweglichkeit
DE102016104796B4 (de) Halbleitervorrichtung
DE102015110737B4 (de) Halbleitervorrichtung mit einer direkt an einen Mesaabschnitt und eine Feldelektrode angrenzenden Kontaktstruktur
DE112013006681B4 (de) Halbleitervorrichtung
DE102011001527A1 (de) Flachgrabenisolationsbereich mit vergrabenem Kondensator
DE102013204252A1 (de) Halbleiterbauelement
DE102013217225A1 (de) Halbleiterbauelement mit einer Passivierungsschicht und Verfahren zu dessen Herstellung
DE10229146A1 (de) Laterales Superjunction-Halbleiterbauteil
DE102008056206A1 (de) Halbleitervorrichtung und Verfahren zu deren Fertigung
DE102017118121B4 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102020116653A1 (de) Siliziumcarbid-halbleiterbauelement

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R084 Declaration of willingness to licence
R084 Declaration of willingness to licence
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140603