JPH08306911A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高温逆バイアス（ＢＴ）試験においても耐圧
の劣化を生じ難い、高信頼性を有する高耐圧Ｐ基板型半
導体装置を提供する。 【構成】 Ｐ型半導体層２１の主面にＮ型の拡散領域２
２とＰ＋型ソース領域２３およびゲート電極２５を設け
てＭＯＳセルとする。ＭＯＳセルを取り囲むようにＮ型
ガードリング領域２７を複数本設ける。ガードリング領
域２７と最該殻２２ａとの間、およびガードリング領域
２７とガードリング領域２７との間に前記ＭＯＳセルの
方向に向かって延在するフィールド電極３１を形成し、
電極３２によりガードリング領域２７と電気的に同電位
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特にＰ型の半導体基板
を用いた、高耐圧型の半導体装置とその製造方法に関す
る。

【０００２】

【従来の技術】ＮＰＮ型のトランジスタ、Ｎチャンネル
型のパワーＭＯＳＦＥＴ等の高耐圧型半導体装置は、比
較的歴史が長く、数百〜数千ボルトもの耐圧を持つ素子
が市場投入されている。反対に、ＰＮＰ型のトランジス
タ、Ｐチャンネル型のパワーＭＯＳＦＥＴ等のＰ型半導
体基板を用いる素子は、ホールの移動度が電子の半分し
かなく、同じ電流容量を得るためにはＮ型よりチップサ
イズが大きくなるためコスト高になることから、市場要
求が少なく、Ｎ型に比べて高耐圧化がやや遅れている。
遅れている一つの理由は、信頼性試験、特に高温逆バイ
アス（ＢＴ）試験における耐圧の径時変化が大きいと言
うことである。この原因については未だ究明中ではある
が、高耐圧型とするためにＰ型半導体層の不純物濃度を
下げるので、絶縁膜中の可動イオンの影響を大きく受け
るためと考えている。以下に耐圧劣化の現象を説明する
図９（Ａ）を参照して、Ｐ型半導体層１の表面にＮ型の
拡散領域２とガードリング領域３ａ、３ｂを形成した半
導体装置は、ナトリウムイオンなどの酸化膜４中の可動
イオン５のプラス電荷による影響を受けて表面にＮ−型
の反転層６が生じており、この半導体装置に半導体層１
とＮ型拡散領域２とのＰＮ接合が逆バイアスになる動作
電圧を与えると、各ＰＮ接合および反転層６の境界７を
境にして両側に空乏層８を形成する。この段階では拡散
領域２と最外周のガードリング領域３ｂとは１本のＰＮ
接合で連結されているのと等価であるので、同電位とな
る。

【０００３】図９（Ｂ）を参照して、前記逆バイアスを
増加すると、空乏層８の幅が拡大し、反転層６の内部に
形成されていた空乏層９が表面に到達して消滅する。空
乏層６が途切れるので拡散領域２とガードリング領域３
ａ、３ｂは各々が異なる電位になり、外側のガードリン
グ領域３ｂの方が低電位になるので、空乏層８に加わる
電界が弱まり、全体として高耐圧を得ることができる。
９はＰ＋型のチャンネル領域、１０はシールド電極であ
る。

【０００４】ところが、上記半導体装置を高温逆バイア
ス試験（ＢＴ試験）にかけると、Ｐ型半導体層１に印可
された負電位に引かれて酸化膜４中の可動イオン５がＰ
型半導体層１の表面に移動し集約されてくる。距離が短
くなるので、当然Ｐ型半導体層１表面に与える影響力が
強くなり、反転層６の状態も、より「強く」なる。する
と、図９（Ｃ）に示すように、反転層６内部に形成され
た空乏層８が容易には半導体層１表面に達せず、消滅で
きなくなる。装置の耐圧は最外周の空乏層８でほぼ決定
されるので、反転層６内部の空乏層８が消滅しなけれ
ば、最外周の空乏層８の曲率ｒ部分に逆バイアス電位が
そのまま印可されることになり、結局ガードリング領域
３が存在しないのと等価の耐圧しか得られなくなるので
ある。

【０００５】そこで本願出願人による特開平０５ー１２
９４４３号公報に記載してあるように、フィールド電極
構造を用いて可動イオンの移動を抑える方法を提案して
いる。図１０を用いてその構造を簡単に説明する。同図
はＰＮＰ型トランジスタの例であり、コレクタとなるＰ
型半導体層１３の表面にＰ型ベース領域１４とＮ型エミ
ッタ領域１５を形成し、ベース領域１４を囲むＰ型半導
体層１３表面にＮ型のガードリング領域１６を形成し、
ガードリング領域１６にコンタクトするフィールド電極
１７をベース領域１４側に延在させたものである。フィ
ールド電極１７の電界によって下部の酸化膜内の可動イ
オンの移動を抑え、コレクタ表面の反転層の状態を固定
することで耐圧劣化を防止している。

【０００６】

【発明が解決しようとする課題】しかしながら、図１０
の構成ではフィールド電極１７とベース電極１８との
間、及びフィールド電極１７とフィールド電極１７との
間にはある程度の距離を保たなければならないので、Ｐ
型半導体層１３の全表面をフィールド電極１７で被覆す
ることが不可能である欠点があった。特にガードリング
領域１６は、トランジスタの耐圧を維持する時にはベー
ス領域１４との電位差が発生するので、電極間の距離を
極限まで狭めると、電極間の放電で耐圧劣化が生じてし
まう。

【０００７】

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、ガードリング領域と拡散領域、
例えばベース領域との間のＰ型半導体層上にフィールド
電極を形成し、該フィールド電極とは多層関係になる電
極層によって、素子用の電極、例えばベース電極を形成
することにより、Ｐ型半導体層の全表面をフィールド電
極で被覆できる構造を提案するものである。

【０００８】更に本発明は、フィールド電極としてポリ
シリコン層を用いることにより、フィールド電極より後
に形成する絶縁膜として高温焼成の酸化膜を用いること
ができる半導体装置を提案するものである。更に本発明
は、パワーＭＯＳＦＥＴのゲート電極と同時的にフィー
ルド電極を形成し、アルミ電極でフィールド電極とガー
ドリング領域とを電気的に接続することにより、特に工
程を増大することのない、パワーＭＯＳＦＥＴの製造方
法を提案するものである、。

【０００９】

【作用】本発明に依れば、フィールド電極と素子用の電
極とを多層構造にしたので、Ｐ型半導体層の全表面をフ
ィールド電極によってカバーすることができる。また、
ポリシリコン層で構成することにより、層間絶縁膜とし
てアルミの融点以上で処理する（５００℃以上）、高温
焼成の酸化膜を利用できるので、素子のパッシベーショ
ン効果を劣化させずに済む。

【００１０】更に、ゲート絶縁膜形成工程でフィールド
電極を形成することにより、工程数を増大させずに、フ
ィールド電極構造を得ることができる。

【００１１】

【実施例】以下、本発明をパワーＭＯＳＦＥＴに適用し
た場合の実施例を添付図１を参照しながら説明する。Ｐ
チャンネル型のパワーＭＯＳＦＥＴは、裏面側にＰ＋型
層２０を持つＰ型半導体層２１の表面に、Ｎ型拡散領域
２２、Ｐ＋型ソース領域２３を形成し、ソース領域２３
とＰ型半導体層２１との間のＮ型拡散領域２２をチャン
ネル部２４とし、チャンネル部２４上にゲート酸化膜を
介してゲート電極２５を配置し、該単位セルを多数個併
設し、Ｎ型拡散領域２２とソース領域２３の両方にコン
タクトするソース電極２６を形成したものである。ドレ
イン電極は裏面のＰ＋型層２０から取り出す。例えば９
００Ｖの耐圧（Ｖｄｓｓ）を設計する場合は、Ｐ型半導
体層２１は１０の１４乗以下の不純物濃度を有し、表面
からＰ＋型層２０間でのイントリ層の厚みが１００μ程
度、Ｎ型拡散領域２２の拡散深さが１５μ程度とする。

【００１２】Ｎ型拡散層２２の最該殻２２ａは前記単位
セルを囲むように環状に形成される。Ｎ型拡散層２２の
最該殻２２ａは選択拡散によって形成されるのでＰＮ接
合が湾曲する。不純物濃度が固定であればこの湾曲の曲
率によりＰＮ接合の耐圧（雪崩降伏電圧）が決まる。こ
こでは概ね４００Ｖの耐圧が得られるような設計として
ある。

【００１３】前記Ｎ型拡散領域の最該殻２２ａの周囲を
囲むように複数本のＮ型のガードリング領域２７を形成
する。最外殻のＮ型拡散領域２２ａから約２５μ離して
１段目のガードリング領域２７の端が位置するように配
置し、ガードリング領域２７の幅を約３５μで形成して
設計耐圧を１００Ｖ増加させる。同様に２段目のガード
リング領域２７を間隔３５μ、幅３５μで形成して更に
１００Ｖ増加させ、最終的にカードリング領域２７から
アニュラ領域２８までの距離を約１５０μとしてさらに
約３００Ｖ向上させる。従って最終的な設計耐圧は９０
０Ｖとなる。尚、数値は耐圧に応じて適宜変更されるも
のである。

【００１４】Ｎ型拡散層の最該殻２２ａより外側のＰ型
半導体層２１の表面はシリコン熱酸化膜２９ａで被覆さ
れている。シリコン酸化膜２９ａの上は膜厚１０００か
ら３０００オングストロームのＣＶＤシリコン窒化膜３
０が被覆し、該シリコン窒化膜３０はその工程以後シリ
コン酸化膜２９ａに余分な可動イオンが進入することを
防止、抑制する。

【００１５】シリコン窒化膜３０の上はシリコン酸化膜
２９ｂで被覆される。酸化膜２９ｂの上には膜厚５００
０オングストローム程度の導電ポリシリコン層からなる
フィールド電極３１が延在する。フィールド電極３１は
ガードリング領域２７の上からＮ型拡散領域の最該殻２
２ａの方向、即ち単位セルの方向に向かって絶縁膜２９
ｂ上を延在し、ガードリング領域２７からガードリング
領域２７の端まで、およびガードリング領域２７からＮ
型拡散領域の最該殻２２ａの端まで各々達し、中間のＰ
型半導体層２１の表面を完全に被覆する。

【００１６】フィールド電極３１の上は再度シリコン酸
化膜２９ｃで被覆される。シリコン酸化膜２９ｃの開口
を介してアルミ素材からなるガードリング電極３２がフ
ィールド電極３１にコンタクトする。３３はシールド電
極で、空乏層がこれ以上拡大することを防止する働きを
持つ。フィールド電極３１とガードリング電極３２は、
前記単位セルを囲むように環状に形成されている。そし
て、ガードリング電極３２は一部でフィールド電極３１
とコンタクトし、一部で図１（Ｂ）に示すようにガード
リング領域２７とコンタクトする。尚、フィールド電極
３１がコンタクト孔を介して直接ガードリング領域２７
とオーミック接触しても良い。

【００１７】図２はガードリング部分を示す平面図であ
る。ガードリング電極３２がガードリング領域２７にコ
ンタクトする領域はフィールド電極３１が迂回されてお
り、ガードリング電極３２がフィールド電極３１とガー
ドリング領域２７との両方にコンタクトすることによっ
て、ガードリング領域２８とフィールド電極３１とを同
電位にしている。尚、図１（Ａ）は図２のＡＡ線断面
図、図１（Ｂ）は図２のＢＢ線断面図を各々示してい
る。下部のシリコン窒化膜３０はガードリング領域２７
の上部から除去した例を示しているが、図１（Ｂ）で示
したコンタクト部分を除いてガードリング領域２７上全
部を被覆するようなパターンでも良い。ガードリング電
極３２およびソース電極２６の上は図示せぬプラズマＣ
ＶＤ酸化膜あるいはプラズマ窒化膜で被覆し、該絶縁膜
をファイナルパッシベーション皮膜とする。

【００１８】上記本発明に依れば、ソース電極２６とフ
ィールド電極３１あるいはガードリング電極３２とフィ
ールド電極３１とを多層構造にできるので、フィールド
電極３１によりＰ型半導体層２１の表面を完全に被覆す
ることができる。高温逆バイアス試験においては、Ｐ型
半導体層２１に負電位（−）が、Ｎ型拡散領域２２には
正電位（＋）が印可され、これによりガードリング領域
２７のＰＮ接合は逆バイアスされて空乏層が生じる。こ
の時Ｐ型半導体層２１が負側の電位を持つものの、フィ
ールド電極３１が最外郭２２ａ側に延在しているので、
Ｐ型半導体層２１より直上のフィールド電極３１の方が
電位が低くなる。つまりＰ型半導体層２１からフィール
ド電極３１へ電位勾配が生じる。従って酸化膜２９ａ中
の正電荷を持つ可動イオンにはフィールド電極３１側に
移動する力が作用し、Ｐ型半導体層側へ移動させること
が無いので、製造直後の初期状態を保つことができる。
これにより、高温逆バイアス試験が進行しても表面の反
転層の状態が変化せず、初期の設計耐圧を長時間維持す
ることができる。

【００１９】フィールド電極３１としてはアルミ材料を
用いることも可能である。但し、アルミは融点が５００
℃程度しかなく、その上を高温焼成の絶縁膜で被覆する
ことができなくなる。経験的に高耐圧型の半導体装置は
シリコン表面を高温焼成の絶縁膜で厚く被覆した方が高
い信頼性を得られるので、融点の高いポリシリコン層を
用いた方が、その上に常圧ＣＶＤ法によるＰＳＧ膜等の
ゲッタリング効果に優れた絶縁膜で被覆できる。上記実
施例では、酸化膜２９ａは熱酸化膜、酸化膜２９ｂは焼
成温度が８００℃程度の常圧ＣＶＤ酸化膜、酸化膜２９
ｃは焼成温度が４００℃程度とアルミの融点より低いプ
ラズマＣＶＤ酸化膜である。

【００２０】以下に図３〜図７を用いて上記実施例の製
造方法を工程順に説明する。図３（Ａ）を参照して、Ｐ
＋型層２０とＰ型半導体層２１とを有するシリコン基板
を準備し、Ｎ型層表面を熱酸化して酸化膜２９ａを形成
する。図３（Ｂ）を参照して、リンの選択拡散により表
面にＭＯＳ素子のＮ型拡散領域２２とガードリング領域
２７を形成する。

【００２１】図３（Ｃ）を参照して、酸化膜２９ａの上
にＣＶＤ法によりシリコン窒化膜３０を形成する。図４
（Ａ）を参照して、シリコン窒化膜３０をホトエッチン
グする。このホトエッチングは、少なくともＭＯＳ素子
のセル領域と、ガードリング電極３２がガードリング領
域２７にコンタクトするためのコンタクトホールを形成
する部分を除去する。

【００２２】図４（Ｂ）を参照して、半導体チップの最
も外側に当たる位置にボロンを選択拡散してＮ＋型のチ
ャンネル領域２８を形成する。図４（Ｃ）を参照して、
全面に常圧ＣＶＤ法によりシリコン酸化膜２９ｂを形成
する。図５（Ａ）を参照して、Ｐ型半導体層２１のＭＯ
Ｓ素子を形成すべき領域の酸化膜２９ａ、２９ｂを選択
的に除去する。

【００２３】図５（Ｂ）を参照して、酸化膜を除去した
領域を再度熱酸化して膜厚１０００オングストローム程
度のゲート酸化膜３４を形成する。図５（Ｃ）を参照し
て、全面に膜厚８０００オングストローム程度のポリシ
リコン層をＣＶＤ法により形成する。図６（Ａ）を参照
して、ポリシリコン層３５をホトエッチングすることに
よりゲート電極２５とフィールド電極３１を形成する。

【００２４】図６（Ｂ）を参照して、ゲート電極２５を
マスクとしてリンをイオン注入し、拡散することにより
Ｎ型拡散領域２２のチャンネル部２４を形成する。図６
（Ｃ）を参照して、ボロンをイオン注入し、拡散するこ
とでソース領域２３を形成する。このイオン注入でゲー
ト電極２５とフィールド電極３１とに電気的導電性を与
えられる。

【００２５】図７（Ａ）を参照して、全面に常圧ＣＶＤ
法によりシリコン酸化膜２９ｂを形成する。図７（Ｂ）
を参照して、シリコン酸化膜２９ｂにコンタクトホール
を形成する。ガードリング領域２７のうち一部には図７
（Ｃ）に示すように酸化膜２９ａをも貫通するコンタク
トホールを形成する。

【００２６】そして、アルミ材料の堆積とパターニング
により図１に示した構造を得、さらにプラズマＣＶＤ法
によってファイナルパッシベーションとなるシリコン酸
化膜あるいはシリコン窒化膜を形成して製造工程を終了
する。以上に説明した本発明の製造方法は、ゲート電極
２５の形成と同時的にフィールド電極３１を形成するの
で、新たなマスクを追加することなく、パターン変更の
みで製造することが可能である。

【００２７】図８に本発明をＰＮＰ型トランジスタに適
用した例を示す。チップの外周部分は先の実施例と同じ
であり、チップの内側の領域にＮ型のベース領域４０と
Ｐ＋型のエミッタ領域４１、そしてベース電極４２とエ
ミッタ電極４３を配置したものである。ＰＮＰトランジ
スタの場合は、ゲート電極が存在しないので、フィール
ド電極３１を形成する工程が追加工程となる。

【００２８】以上の実施例はＰＮＰ型トランジスタとパ
ワーＭＯＳＦＥＴについて述べてきたが、ダイオード、
ＩＧＢＴなどの、基板がＰ型となりガードリング領域を
有するデバイスにも適用可能である。例えばダイオード
の場合は、Ｐ型基板表面にベース領域と同様にカソード
領域を形成し、基板をアノードとして構成するもので、
カソード領域周辺のガードリング部分の構成は図１また
は図２と同等である。

【００２９】

【発明の効果】以上に説明したように、本発明はガード
リング領域２７とガードリング領域２７との間、ガード
リング領域２７とＰ型拡散領域２２との間をフィールド
電極３１で完全に被覆できる利点を有する。従って酸化
膜２９ａ内部における可動イオンの移動を完全に防止す
ることができる。

【００３０】さらに、フィールド電極としてポリシリコ
ン層を用いることにより、アルミニウムの融点より高い
温度で形成する絶縁膜でチップ表面を被覆できるので、
信頼性の高い半導体装置とすることができる利点を有す
る。これを言い換えると、フィールド電極３１の上にこ
の様な高温焼成の酸化膜を形成できるので、フィールド
電極３１より下の酸化膜の膜圧を薄く設定でき、このこ
とは可動イオンの絶対量を低減できることと、フィール
ド電極３１が与える電界の強度を強くできることである
ので、より信頼性の高い装置を得ることができる利点を
持つものであるさらに、パワーＭＯＳＦＥＴ、ＩＧＢＴ
に限れば、ゲート電極２５の形成と同時にフィールド電
極３１を形成できるので、追加工程を設けることなく実
施できる利点を有する。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するための断面図。

【図２】本発明の一実施例を説明するための平面図。

【図３】本発明の一実施例の製造方法を説明するための
断面図。

【図４】本発明の一実施例の製造方法を説明するための
断面図。

【図５】本発明の一実施例の製造方法を説明するための
断面図。

【図６】本発明の一実施例の製造方法を説明するための
断面図。

【図７】本発明の一実施例の製造方法を説明するための
断面図。

【図８】本発明の他の実施例を説明するための断面図。

【図９】耐圧劣化を説明するための断面図。

【図１０】従来のＰＮＰ型高耐圧トランジスタの断面
図。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 共通ドレインとなるＰ型の半導体層と、 前記Ｐ型の半導体層の表面に形成したＮ型の拡散領域
   と、 前記Ｎ型の拡散領域の表面に形成したＰ型のソース領域
   と、 前記Ｎ型の拡散領域をチャンネルとし表面のゲート絶縁
   膜の上に形成したゲート電極と、 前記ゲート電極を形成した素子領域の周囲を囲むＮ型の
   ガードリング領域と、 前記Ｐ型の半導体層の表面を被覆する絶縁膜と、 前記絶縁膜の上を、前記ガードリング領域から前記Ｎ型
   の拡散領域の方向に向かって延在し前記Ｎ型の拡散領域
   の端部の上まで達するフィールド電極と、 前記ガードリングと前記フィールド電極とを電気的に接
   続する接続手段と、 前記フィールド電極を被覆する第２の絶縁膜と、 前記絶縁膜の開口を介して前記Ｎ型の拡散領域と前記ソ
   ース領域にコンタクトし、前記第２の絶縁膜の上に延在
   するソース電極と、を具備することを特徴とする半導体
   装置。
2. 【請求項２】 Ｐ型の半導体層の表面にガードリング領
   域を形成する工程と、 前記Ｐ型の半導体層の表面にゲート絶縁膜を形成する工
   程と、 前記ゲート絶縁膜の上にゲート電極を形成し、且つ、前
   記ガードリング領域と前記素子形成領域との間の前記Ｐ
   型半導体層の上を被覆するフィールド電極を形成する工
   程と、 前記ゲート電極をマスクとしてＮ型のチャンネル領域お
   よびＰ型のソース領域を形成する工程と、 前記ゲート電極及び前記フィールド電極を被覆する絶縁
   膜を形成する工程と、 前記絶縁膜に開口を形成する工程と、 前記開口を介して前記ソース領域にコンタクトし前記絶
   縁膜の上を延在するソース電極、及び前記ガードリング
   領域と前記フィールド電極との両方にコンタクトして両
   者を電気的に接続するガードリング電極とを形成する工
   程を具備することを特徴とする半導体装置の製造方法。
3. 【請求項３】 コレクタとなるＰ型の半導体層の表面に
   形成したＮ型のベース領域と、 前記ベース領域の表面に形成したＰ型のエミッタ領域
   と、 前記ベース領域の周囲を取り囲むＮ型のガードリング領
   域と、 前記Ｐ型の半導体層の表面を被覆する絶縁膜と、 前記絶縁膜の上を、前記ガードリング領域から前記ベー
   ス領域の方向に向かって延在し前記ベース領域の端部の
   上まで達するフィールド電極と、 前記フィールド電極の上を被覆する第２の絶縁膜と、 前記ガードリング領域と前記フィールド電極とを電気的
   に接続する接続手段と、 前記絶縁膜の開口を介して前記エミッタ領域にコンタク
   トするエミッタ電極と、 前記絶縁膜の開口を介して前記ベース領域にコンタクト
   し、前記第２の絶縁膜の上に重畳するベース電極と、を
   具備することを特徴とする半導体装置。
4. 【請求項４】 前記フィールド電極がポリシリコン層で
   あることを特徴とする請求項１又は請求項４記載の半導
   体装置。
5. 【請求項５】 前記フィールド電極がポリシリコン層で
   あることを特徴とする請求項２記載の半導体装置の製造
   方法。
6. 【請求項６】 前記第２の絶縁膜が焼成温度６００℃以
   上の酸化膜であることを特徴とする請求項１又は請求項
   ４記載の半導体装置。