JP4264285B2 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP4264285B2
JP4264285B2 JP2003107368A JP2003107368A JP4264285B2 JP 4264285 B2 JP4264285 B2 JP 4264285B2 JP 2003107368 A JP2003107368 A JP 2003107368A JP 2003107368 A JP2003107368 A JP 2003107368A JP 4264285 B2 JP4264285 B2 JP 4264285B2
Authority
JP
Japan
Prior art keywords
region
guard ring
impurity
semiconductor device
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003107368A
Other languages
English (en)
Other versions
JP2004158817A (ja
Inventor
佐智子 河路
雅康 石子
幸司 堀田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Toyota Motor Corp
Priority to JP2003107368A priority Critical patent/JP4264285B2/ja
Publication of JP2004158817A publication Critical patent/JP2004158817A/ja
Application granted granted Critical
Publication of JP4264285B2 publication Critical patent/JP4264285B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】
半導体装置の素子領域の周囲の耐圧を確保するために、素子領域を、耐圧保持領域の一種であるガードリング(フィールド・リミッティング・リング(FLR)という場合もある)によって取囲む技術が知られている。
【0003】
このようなガードリングは、例えばn型領域にp型不純物をイオン注入することで形成される。イオン注入した不純物は拡散するので、図1(a)に示すように、不純物を直接的にイオン注入した領域22に加えて、その不純物が拡散した領域23もガードリングとみなされる。なお、符号24の線は不純物が拡散して、ある不純物濃度(ゼロに近い不純物濃度)となる箇所を集合的に示したものであり、いわば「等不純物濃度線」といえるものである。
【0004】
不純物が拡散した領域23は、濃度勾配が形成されており、外側に行くにつれて不純物濃度が徐々に低下する。よって、不純物が拡散した領域23は、不純物を直接的にイオン注入した領域22に比べて不純物濃度が低くなるので、空乏層が広がり易い。即ち、ガードリングとこれに接する領域とのpn接合部からガードリング側に伸びる空乏層は、ガードリングのうち外側の部分(不純物拡散領域23)では伸び易く、ガードリングの内側の部分(イオン注入領域22)では伸びにくくなる。従って、不純物の拡散領域23の大きい方(拡散距離の長い方)が空乏層を長く伸ばせるので、耐圧保持構造として好ましい。
【0005】
ところが、図1(a)に示すように、イオン注入領域の平面視形状のコーナー部での不純物の拡散距離L1(コーナー部22aの頂点と、そのコーナー部22a外側の等不純物濃度線24aの間の距離)のは、ライン部での不純物の拡散距離L2(ライン部22bの一点と、そのライン部22b外側の等不純物濃度線24bの間の距離)に比べて短くなってしまう。これは、図2(a)に示すコーナー部22aの頂点から距離L離れた点P1は、図2(b)に示すライン部22bの一点から上記と同じ距離L離れた点P2に比べて、周辺のイオン注入領域との距離が長いので、点P1では点P2に比べて不純物濃度が低くなることから理解できる。即ち、コーナー部22aにおいて、ライン部22bから距離L離れた点P2の不純物濃度と等しい不純物濃度の箇所は、コーナー部22aの頂点から距離Lより短い距離の箇所にある。
なお、上記では、横方向の拡散距離について説明したが、図1(b)に示すように、縦方向の拡散距離についても、一部を除いて、イオン注入領域のコーナー部の方がライン部よりも短くなる。
【0006】
以上のことから、ガードリングの平面視形状のコーナー部では、ライン部に比べて空乏層の伸びる距離が短くなる。このため、ガードリングのコーナー部は、ライン部に比べて電界が集中し易く、ブレークダウン電流が流れ易い。
【0007】
コーナー部でブレークダウン電流が流れ易いという状況を改善するには、図3(a)に示すようなコーナー部の曲率半径が小さなイオン注入領域22に代えて、図3(b)に示すようなコーナー部の曲率半径が大きなイオン注入領域23として、コーナー部をライン部に近い形状とするのが1つの方策である。しかし、図3(b)のようにコーナー部の曲率半径を大きくすると、図3(a)に示す場合に比べて、イオン注入領域、ひいてはガードリングの面積を広くしなければならない。これは、結果として半導体チップ面積の増大を招く。そもそもチップ面積の微小化が大きな課題である半導体チップにおいては、チップ面積の増加はできるだけ抑えたい。従って、イオン注入領域のコーナー部の曲率半径を大きくすることはできるだけ避けたい。
【0008】
ところで、非特許文献1には、p型領域であるガードリングの側周面に接するように、ガードリングよりも浅いp型領域を形成し、さらなる高耐圧化を実現しようとする技術が開示されている。この非特許文献1には、ガードリングよりも浅いp型領域を、ガードリングの全周に亘ってその側周面に接するように形成した構造についての検討内容が開示されている。
【0009】
【非特許文献1】
T.トラジャコビック(T.Trajkovic)ら著,「高耐圧デバイスの終端領域における静的及び動的な寄生チャージの効果と可能な解決法(The effect of static and dynamic parasitic charge in the termination area of high voltage devices and possible solutions)」,パワー半導体デバイス国際シンポジウム2000(ISPSD2000),IEEE,2000年,カタログナンバー00CH37094C
【0010】
しかし、ガードリングよりも浅いp型領域を、ガードリングの全周に亘ってその側周面に接するように形成する構造では、ガードリングの外側にさらにリング状の構造を形成することになるから、チップ面積の増加を招く。先に述べたように、チップ面積の増加はできるだけ抑えたい。
【0011】
上記の例では、耐圧保持領域としてガードリングを例にして説明したが、耐圧保持領域としては、例えばメイン素子を分離する素子分離領域や、メイン素子の制御用素子を分離する制御用素子分離領域のコーナー部でも、その領域のライン部に比べて空乏層の伸びる距離が短くなり、ガードリングの場合と同様の問題が生じ得る。
【0012】
また、図4に、ガードリング150群が形成された領域の従来構造の断面図を示す。なお、素子領域は、図4の右側の図示しない領域に存在する。図4に示すように、ガードリング150は、素子領域の周囲に複数本形成されるのが通常である。ガードリング150の本数を増加させることで、耐圧を向上させている。この例では、ガードリング150をフローティング状態にしている。
【0013】
例えば、素子領域に一番近いガードリング150aの電位をソース電位(0V)に固定し、素子裏面側のドレイン領域134に高電圧(ドレイン電圧)を印加する。すると、素子領域のボディ領域(図示省略)とドリフト領域136の接合部を基準にして空乏層が広がる。この空乏層は、外側に広がっていく。符号160は空乏層エッジを模式的に示す。素子領域に近い側のガードリング150a,150bの周囲では、空乏層エッジ160aに示すように、ほぼ理想的に空乏層を広げさせることができる。しかし、素子領域から遠い側のガードリング150c,150dの周囲では、空乏層エッジ160bに示すように、空乏層の広がりが不十分になってしまう。この結果、空乏層の広がりが不十分な領域付近で電界集中が生じ、耐圧を低下を招いていた。
【0014】
これに対する対策として、ガードリング150の本数をさらに増加させることで、耐圧を増加させることもできる。しかし、ガードリング150の本数を増加させると、チップ面積の増加を招いてしまうという問題がある。
なお、チップ面積を一定に保ったまま、現存する最も外側のガードリング150の外側に、さらにガードリング150を追加することは不適切である。最も外側のガードリング150と、その外側のチップ端との距離D(図4参照)は、耐圧確保のために所定距離確保する必要がある。チップ面積を一定に保ったまま、ガードリング150を追加すると、結果として耐圧が低下してしまう。
【0015】
本発明は、チップ面積の増加を抑えながら半導体装置の耐圧を向上させることを目的とする。
【0016】
【課題を解決するための手段及び作用と効果】
本発明の半導体装置は、素子領域と、素子周囲領域と、耐圧保持領域を備えている。素子周囲領域は、素子領域を取囲んでいる。耐圧保持領域は、素子周囲領域内に設けられており、素子領域を取囲んでいるとともに、素子周囲領域と逆導電型であり、素子領域側から素子周囲領域内に伸びる空乏層をさらに外側に向けて伸ばす。この半導体装置を平面視すると、耐圧保持領域よりも外側に位置するする周辺領域のうち、耐圧保持領域のコーナー部外側の領域のみに耐圧保持領域と同じ導電型の不純物添加領域が形成されている。
【0017】
このような不純物添加領域が形成されていると、不純物添加領域が形成されていない場合に耐圧保持領域の平面視形状のコーナー部にかかっていた電界の一部を、不純物添加領域側に分散させてかけることができる。このため、耐圧保持領域の平面視形状のコーナー部への電界集中を緩和することができる。この結果、耐圧保持領域の平面視形状のコーナー部においてブレークダウン電流を流れにくくすることができる。従って、半導体装置の耐圧を向上させることができる。
しかも、本発明の半導体装置では、この不純物添加領域は、耐圧保持領域の外側周辺領域のうち、耐圧保持領域の平面視形状のコーナー部外側の領域のみに形成されている。従って、このような不純物添加領域が形成されていても、チップ面積の増加は小さく抑えることができる。
【0018】
前記耐圧保持領域は、ガードリング、又は素子領域をその外側の領域から分離する素子分離領域であることが好ましい。
【0022】
本発明、素子領域と、素子領域の周囲に形成されたガードリング群を備えており、最も外側のガードリングが、他のガードリングに比べて深い半導体装置の製造方法も提供するその製造方法では、深さの異なるガードリングを形成するための不純物のイオン注入工程を複数回行った後に、複数回イオン注入した不純物の活性化熱処理を一括して行う。
イオン注入する時間に比べて、熱処理を行う時間は一般に大幅に長い。よって、上記の製造方法によると、イオン注入を行う度に熱処理をする場合に比べて、ガードリングの形成に要する時間を大幅に短縮できる。
【0023】
前記イオン注入工程では、外側のガードリングほど不純物を深くまでイオン注入することが好ましい。
この場合、半導体装置の耐圧をより向上させ易い。
【0027】
【発明の実施の形態】
本発明の実施形態の半導体チップについて説明する。図5に、本発明の実施形態の半導体チップの平面図を示す。
図5に示すように、本実施形態の半導体チップは、メイン素子26と、制御用素子28を備えている。メイン素子26は多数設けられており、制御用素子28も実際には複数設けられている。メイン素子26は例えば、自動車のモータ等の各種電気機器の電力制御等のスイッチング素子等として用いられる。制御用素子28は例えば、メイン素子26に流れる電流値を検出して、その検出値に基づいてメイン素子26等を制御する役割で用いられる。
【0028】
メイン素子26は、メイン素子分離領域46によって取囲まれている。制御用素子28は、リング状の制御用素子分離領域48によって取囲まれている。制御用素子分離領域48はさらに、メイン素子分離領域46によって取囲まれている。メイン素子26と制御用素子28を取囲むメイン素子分離領域46は、ガードリング50群によって取囲まれている。図5にはガードリング50は2本示されているが、実際には、さらに多くの本数が形成されている。各ガードリング50は、その配置間隔、不純物濃度、形状等が、計算等によって求められた最適状態(高耐圧を実現できると想定される状態)に設定されている。
【0029】
図5のA−A線断面図である図6に示すように、メイン素子26と制御用素子28は共に、n型ドレイン領域34と、これに接するn型ドリフト領域36と、これに接するp型ボディ領域38と、これに接するn型ソース領域39と、n型ドレイン領域34に接するドレイン電極33と、p型ボディ領域38及びn型ソース領域39に接するソース電極45と、p型ボディ領域38に隣接して形成されたトレンチ40にゲート絶縁膜42を介して埋込まれたトレンチゲート電極44を備えている。このうち、n型ドレイン領域34とn型ドリフト領域36は、メイン素子26と制御用素子28に対して共通に用いられている。メイン素子26と制御用素子28の周囲には、n型ドリフト領域36の一部によってn型の素子周囲領域36aが形成されている。n型の素子周囲領域36aは、p型のメイン素子分離領域46、p型の制御用素子分離領域48、p型のガードリング50を取囲むようにして、これらの領域46,48,50と接している。これらの領域46,48,50は、フローティング状態となっている。
これらの領域36a,46,48,50上には、絶縁膜57が形成されている。なお、この絶縁膜57等は説明の便宜上、図5の平面図には示していない。
【0030】
型ドレイン領域34は、高濃度シリコン基板により形成されている。n型ドリフト領域36は、そのシリコン基板上に成長されたエピタキシャル層の一部により形成されている。そのエピタキシャル層に不純物をイオン注入することで、p型ボディ領域38、n型ソース領域39、p型のメイン素子分離領域46、p型の制御用素子分離領域48、p型のガードリング50が形成されている。
【0031】
図5の平面図に示すように、メイン素子分離領域46の平面視形状の各コーナー部外側にはそれぞれ、不純物添加領域52が3つ形成されている。図5のB−B線断面図である図7に示すように、不純物添加領域52は、メイン素子分離領域46と同じp型であり、メイン素子分離領域46よりも深さが浅い。また、不純物添加領域52はフローティング状態である。
【0032】
図5の平面図に示すように、制御用素子分離領域48の平面視形状の各コーナー部外側にはそれぞれ、不純物添加領域56が3つ形成されている。図5のC−C線断面図である図8に示すように、不純物添加領域56は、制御用素子分離領域48と同じp型であり、制御用素子分離領域48よりも深さが浅い。また、不純物添加領域56はフローティング状態である。
【0033】
図5の平面図に示すように、各ガードリング50の平面視形状の各コーナー部外側にはそれぞれ、不純物添加領域54が3つ形成されている。図5のD−D線断面図である図9に示すように、不純物添加領域54は、ガードリング50と同じp型であり、ガードリング50よりも深さが浅い。また、不純物添加領域54はフローティング状態である。
【0034】
本実施形態の半導体装置を動作させる場合、図6に示すトレンチゲート電極44とドレイン電極33に正電圧を印加し、ソース電極45を接地する。通常は、ゲート電極44には数十V(例えば15V〜30V程度)の電圧を印加し、ドレイン電極33には数百V(例えば300V〜400V程度)の電圧を印加する。
(1)すると、メイン素子26においてMOSFETとしての動作が行われる。また、ドレイン電圧の影響によって、その外側のメイン素子分離領域46とn型素子周囲領域36aのpn接合部に逆バイアスがかかり、そのpn接合部から各領域46,36a側へ空乏層が伸びる。
(2)また、制御用素子28においてMOSFETとしての動作が行われる。また、ドレイン電圧の影響によって、その外側の制御用素子分離領域48とn型素子周囲領域36aのpn接合部に逆バイアスがかかり、そのpn接合部から各領域48,36a側へ空乏層が伸びる。
(3)さらに、ドレイン電圧の影響によって、ガードリング50とn型素子周囲領域36aのpn接合部に逆バイアスがかかり、そのpn接合部から各領域50,36a側へ空乏層が伸びる。
【0035】
〔従来の技術及び発明が解決しようとする課題〕で説明したように、上記(1)メイン素子分離領域46側、(2)制御用素子分離領域48側、(3)ガードリング50側に伸びる空乏層は、コーナー部の方がライン部に比べて伸びにくい(伸びる距離が短い)。よって、何の対策も施さないと、各領域46,48,50のコーナー部に、ドレイン電圧に起因する電界が集中する度合いが高くなる。このため、各領域46,48,50の平面視形状のコーナー部においてブレークダウン電流が流れ易くなってしまう。
【0036】
これに対し、本実施形態では、図5に示すように、上記(1)メイン素子分離領域46、(2)制御用素子分離領域48、(3)ガードリング50の平面視形状のコーナー部外側にそれぞれ、不純物添加領域52,56,54を形成している(それぞれ、図7,8,9参照)。この結果、ドレイン電圧に起因する電界のうち、各領域46,48,50のコーナー部に集中していたものの一部はそれぞれ、不純物添加領域52,56,54にも分散され、不純物添加領域52,56,54側に空乏層が伸びる。このため、各領域46,48,50の平面視形状のコーナー部への電界集中は緩和される。この結果、各領域46,48,50の平面視形状のコーナー部においてブレークダウン電流を流れにくくすることができる。従って、何の対策も施さない場合に比べて、耐圧を大きく向上させることができる。
【0037】
また、半導体チップには、各種の要因によって応力がかかる場合がある。特に半導体チップの薄型化に伴って、応力が半導体チップにかかり易い状況となっている。このような応力が耐圧保持領域(メイン素子分離領域46、制御用素子分離領域48、ガードリング50)にかかると、耐圧保持領域の不純物濃度の分布や、耐圧保持領域の形状等を変化させることになる。この結果、各耐圧保持領域について最適化された状態(高耐圧を実現できると想定される状態)からずれが生じることになり、耐圧の低下を招くことになる。
【0038】
このような応力は、半導体チップの外側部の領域においてかかり易い。例えば、半導体チップをはんだで実装する際に、半導体チップの外側部の領域に接合したはんだが盛り上がったり、また、半導体チップに積層された膜等の影響によって薄型の半導体チップに反りが生じたりするためである。このため、半導体チップの外側部の領域に形成されているガードリング50には、応力がかかり易い。しかも、ガードリング50では、その配置間隔、不純物濃度分布、形状等によって実現できる耐圧が大きく変動し得るので、応力の影響によって、耐圧が低下し易い。
【0039】
そして、このような応力の影響は、耐圧保持領域の中でも、電界集中が生じ易く、弱くなっている部位、即ち、コーナー部において特に受け易い。つまり、このような応力が耐圧保持領域のコーナー部にかかると、もともと電界集中が生じ易く、ブレークダウン電流が流れ易いコーナー部において、よりさらに電界集中が生じ易く、ブレークダウン電流が流れ易くなってしまう。
【0040】
従って、本実施形態のように、耐圧保持領域(メイン素子分離領域46、制御用素子分離領域48、ガードリング50)の平面視形状のコーナー部外側にそれぞれ、不純物添加領域52,56,54を形成すると、このような応力の影響による耐圧保持領域のコーナー部へのさらなる電界集中も緩和することができる。このため、その耐圧保持領域の平面視形状のコーナー部においてブレークダウン電流が流れにくくすることができる。従って、応力の影響による耐圧の低下も抑制することができる。この効果は、上記したように応力がかかり易く、しかも応力の影響によって耐圧が低下し易いガードリング50の部分において特に顕著に得られる。
【0041】
しかも、本実施形態では、この不純物添加領域52,56,54はそれぞれ、耐圧保持領域(メイン素子分離領域46、制御用素子分離領域48、ガードリング50)の外側周辺領域のうち、平面視形状のコーナー部外側の領域のみに形成されている。従って、このような不純物添加領域52,56,54が形成されていても、チップ面積の増加は小さく抑えることができる。
【0042】
図10は、図6のガードリング50群が形成された領域Kの第1例を示す。この例では、最も外側のガードリング50dの外側であって、ガードリング50の頂面(素子の頂面)よりも深い位置に、ガードリング50と同じp型(p型)の不純物添加領域64が形成されている。また、このような不純物添加領域64は、最も外側のガードリング50dよりも内側のガードリング50cの外側にも形成されている。これらの不純物領域64は、ガードリング50の周面に沿ってリング状に形成されている。
【0043】
これらの不純物添加領域64は、フローティング状態となっている。これらの不純物添加領域64は、その領域64と隣合うガードリング50の半分の深さの位置よりも深い位置に形成されている。
【0044】
また、これらの不純物添加領域64は、その領域64と隣合うガードリング50の下端と同じ高さに位置する領域を含む。また、これらの不純物添加領域64は、その領域64と隣合うガードリング50の側方視形状の下端側コーナー部に対向する位置にある領域を含む。また、これらの不純物添加領域64は、その領域64と隣合うガードリング50の境界面のうち素子深さ方向(図10では上下方向)に対し、角度α傾斜した面部に対して、垂直な線N上に位置する領域を含む。この角度αは30度以上90度未満であることが好ましい。特に、これらの不純物添加領域64は、その領域64と隣合うガードリング50の境界面のうち曲率半径が最小の面部に対して、垂直な線上に位置する領域を含むことが好ましい。
【0045】
なお、チップ端付近の上部には、n型のストッパ領域66が形成されている。ストッパ領域66の頂面は電極68に接している。ストッパ領域66には、電極68を介して電圧が印加される。ストッパ領域66に電圧が印加されると、チップ端側からも最も外側のガードリング50dに電界が加わることになる。このように、最も外側のガードリング50dには、素子裏面側からのドレイン電圧だけでなく、チップ端側からも電圧が加わる。
【0046】
例えば、素子領域に一番近いガードリング50aの電位をソース電位(0V)に固定し、素子裏面側のドレイン領域34に高電圧(ドレイン電圧)を印加する。すると、素子領域のボディ領域38とドリフト領域36の接合部(図6参照)を基準にして空乏層が広がる。この空乏層は、まず一番内側のガードリング50aに達する。その後、外側のガードリング50b,50c,50dへと次第に広がっていく。符号62は空乏層エッジを模式的に示す。なお、参考のため、符号60として、不純物添加領域64を有しない場合の空乏層エッジも示す。
【0047】
図10に示すように、不純物添加領域64がない場合でも、空乏層エッジ60aに示すように、ガードリング50a,50bの下方には、空乏層がほぼ理想的に伸びている。一方、不純物添加領域64がない場合、空乏層エッジ60bに示すように、ガードリング50c,50dの下方では、空乏層の伸びが不十分である。従って、図10に示すように、ガードリング50a,50bの近傍よりも、ガードリング50c,50dの近傍に不純物添加領域64を形成することが好ましい。空乏層エッジ60bは、空乏層エッジ60aに比べて、曲率半径が大幅に小さい。
【0048】
このように第1例では、上記した不純物添加領域64を有している。よって、最も外側のガードリング50dの外側にも、符号62に示すように空乏層をドリフト領域36内に大きく均一的に広げることができる。このため、最も外側のガードリング50dの側方視における下側コーナー部付近での電界集中を緩和できる。上記したように、最も外側のガードリング50dには、ドレイン電圧だけでなく、チップ端側からの電圧も加わるが、これらによる電界集中を効果的に緩和できる。従って、半導体装置の耐圧を向上させることができる。また、半導体装置の耐圧を安定化させることができる。
上記した不純物添加領域64を形成すると、ガードリング50を追加するのと同様の効果が得られる。それでいながら、ガードリング50を追加した場合のようなチップ面積の増加は抑制できる。この結果、チップコストを低くできるという効果も得られる。
【0049】
図11は、図6の領域Kの第2例を示す。この例では、最も外側のガードリング50dの外側であって、ガードリング50の頂面よりも深い位置に、ガードリング50と同じp型の不純物添加領域64が複数(この例では3つ)形成されている。また、複数の不純物添加領域64は、最も外側のガードリング50dよりも内側のガードリング50cの外側にも形成されている。
【0050】
第2例によると、不純物添加領域64の位置や不純物注入量の設定の自由度を向上させることができる。よって、高耐圧を実現するための設計がより行い易い。
【0051】
図10や図11に示す不純物添加領域64は、高エネルギーのイオン注入によって、素子表面から深い位置に不純物を導入し、次いで、熱処理を行って不純物を活性化させることで形成する。
【0052】
図12は、図6の領域Kの第3例を示す。この例では、最も外側のガードリング50hが、他のガードリング50e,50f,50gに比べて深くなっている。ガードリング50群は、外側のガードリングほど深くなっている。
また、最も外側のガードリング50hの境界面の曲率半径の最小値が、他のガードリング50e,50f,50gの境界面の曲率半径の最小値に比べて大きい。ガードリング50群は、外側のガードリングほど境界面の曲率半径の最小値が大きくなっている。
【0053】
第3例によっても、第1例と同様の作用効果が得られる。
【0054】
図12に示す第3例のガードリング50群の第1製造方法を図13を参照して説明する。この例では、ガードリング50f,50g,50hの製造方法を説明する。まず、図13(a)に示すような半導体領域(n型ドリフト領域36)上に、マスク70を配置する。但し、イオン注入をする領域上はマスクを配置せず、露出させる。この例では、ガードリング50f,50g,50h(図12参照)を形成する領域を露出させる。次に、p型不純物をイオン注入する。これにより、図12(a)の領域f,g,hには、ほぼ等しい深さまでイオン注入される。次に、図13(b)に示すように、領域f上にもマスク70aを配置する。次に、図12(b)の領域g,hが、領域fよりも深くなるようにp型不純物をイオン注入する。次に、図13(c)に示すように、領域g上にもマスク70bを配置する。次に、図12(c)の領域hが、領域gよりも深くなるようにp型不純物をイオン注入する。
以上により、領域f,g,hの順に深い位置までイオン注入された領域が形成される。
【0055】
次に、熱処理を行う。これにより、イオン注入されたp型不純物が一括して活性化される。この結果、領域f,g,hにそれぞれ、ガードリング50f,50g,50hが形成される。
【0056】
図12に示すガードリング50群の第2製造方法を図14を参照して説明する。まず、図14(a)に示すような半導体領域(n型ドリフト領域36)上に、マスク70を配置する。この例では、ガードリング50f(図12参照)を形成する領域を露出させておく。次に、p型不純物をイオン注入する。これにより、図14(a)の領域fにイオン注入される。次に、図14(b)に示すように、領域f上にもマスク70aを配置する。一方、ガードリング50gを形成する領域上はマスク70を除去して露出させる。次に、p型不純物が領域fよりも深い位置に達するようにイオン注入して領域gを形成する。次に、図14(c)に示すように、領域g上にもマスク70bを配置する。一方、ガードリング50hを形成する領域上はマスク70を除去して露出させる。次に、p型不純物が領域gよりも深い位置に達するようにイオン注入して領域hを形成する。
以上により、領域f,g,hの順に深い位置までイオン注入された領域が形成される。
【0057】
次に、熱処理を行う。これにより、イオン注入されたp型不純物が一括して活性化される。この結果、領域f,g,hにそれぞれ、ガードリング50f,50g,50hが形成される。
【0058】
一般には、イオン注入する時間(1回当たり一般に数分程度)に比べて、熱処理を行う時間(1回当たり一般に数時間程度)は大幅に長い。よって、上記した第1製造方法と第2製造方法によると、イオン注入を行う度に熱処理をする場合に比べて、ガードリング50の形成に要する時間を大幅に短縮できる。
【0059】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
(1)図15に示すように、不純物添加領域58は、ガードリング50に接していてもよい。図10に示す不純物添加領域64も同様に、ガードリング50に接していてもよい。
(2)図16に示すように、不純物添加領域60は、ガードリング50のコーナー部の外側方向に多重構造(図16では2重構造)で形成されていてもよい。
【0060】
(3)図17に示すように、不純物添加領域62は、ガードリング50のコーナー部を囲い込むような形状に形成してもよい。
(4)図18に示すように、p型の不純物添加領域64と隣合うn型素子周囲領域に、所望の不純物濃度となるようにn型不純物を添加したn型領域66を形成し、そのp型不純物添加領域64とn型領域66が交互に形成されるようにしてもよい。この構成によると、p型不純物添加領域64側とn型領域66側に伸びる空乏層の分布をよりきめ細かく制御することができる。このため、より高耐圧の構造を実現し得る。
【0061】
(5)本実施形態では、図5に示すように、例えば各耐圧保持領域(メイン素子分離領域46、制御用素子分離領域48、ガードリング50)の4つのコーナー部外側全てにそれぞれ不純物添加領域52,56,54が形成された例を示したが、4つのコーナー部外側全てに不純物添加領域52等が形成されていなくても勿論よい。例えば4つのコーナー部外側のいずれか1箇所に形成してもよい。
(6)本実施形態では、図7等に示すように、不純物添加領域52等の深さが耐圧保持領域の深さよりも浅い構造を例にして説明したが、不純物添加領域52等の深さと耐圧保持領域の深さは同程度であってもよいし、不純物添加領域52等の方が耐圧保持領域よりも深い構造であってもよい。
【0062】
(7)本実施形態では、nチャネル型のMOSFETを例にして、n型の素子周囲領域に接するようにp型の不純物添加領域52等を形成した構造を例に説明したが、本発明を例えばpチャネル型のMOSFET等に適用して、p型の素子周囲領域等に接するようなn型の不純物添加領域を形成しても勿論よい。
(8)不純物添加領域52,64等を形成するために添加する不純物(ドーパント)は、不純物添加領域52,64等の全てのもので同じであっても勿論よいし、異ならせてもよい。例えば本実施形態でいえば、不純物添加領域52,64の一部のものにはp型不純物としてB(ボロン)を添加し、不純物添加領域52,64の他のものにはp型不純物としてAl(アルミニウム)を添加するというようにしてもよい。
(9)本実施形態では、メイン素子26と制御用素子28として、MOSFETを用いた場合を例にして説明したが、IGBTや、MOSゲート型サイリスタや、バイポーラトランジスタ等の半導体素子を用いた場合も同様に本発明を適用することができる。
【0063】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図1】 コーナー部とライン部でイオン注入した不純物の拡散距離が異なることを説明するための図を示す(1)。
【図2】 コーナー部とライン部でイオン注入した不純物の拡散距離が異なることを説明するための図を示す(2)。
【図3】 コーナー部の曲率半径が小さい不純物注入領域と、曲率半径が大きい不純物注入領域を示す。
【図4】 ガードリング群が形成された領域の従来構造の断面図を示す。
【図5】 本発明の実施形態の半導体チップの平面図を示す。
【図6】 図4のA−A線での断面図を示す。
【図7】 図4のB−B線での断面図を示す。
【図8】 図4のC−C線での断面図を示す。
【図9】 図4のD−D線での断面図を示す。
【図10】 図6のガードリング群が形成された領域の第1例を示す。
【図11】 図6のガードリング群が形成された領域の第2例を示す。
【図12】 図6のガードリング群が形成された領域の第3例を示す。
【図13】 図12の第3例のガードリングの第1製造方法例を示す。
【図14】 図12の第3例のガードリングの第2製造方法例を示す。
【図15】 本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す(1)。
【図16】 本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す(2)。
【図17】 本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す(3)。
【図18】 本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す(4)。
【符号の説明】
26:メイン素子
28:制御用素子
33:ドレイン電極
34:n型ドレイン領域
36:n型ドリフト領域
38:p型ボディ領域
40:トレンチ
42:ゲート絶縁膜
44:トレンチゲート電極
45:ソース電極
46:p型メイン素子分離領域
48:p型制御用素子分離領域
50:ガードリング
52,54,56,64:p型不純物添加領域
57:絶縁膜

Claims (4)

  1. 素子領域と
    素子領域を取囲んでいる素子周囲領域と、
    素子周囲領域内に設けられており、素子領域を取囲んでいるとともに、素子周囲領域と逆導電型であり、素子領域側から素子周囲領域内に伸びる空乏層をさらに外側に向けて伸ばす耐圧保持領域を備えた半導体装置であって、
    平面視したときに耐圧保持領域よりも外側に位置する周辺領域のうち、耐圧保持領域のコーナー部外側の領域のみに耐圧保持領域と同じ導電型の不純物添加領域が形成されていることを特徴とする半導体装置。
  2. 前記耐圧保持領域は、ガードリング、又は素子領域をその外側の領域から分離する素子分離領域であることを特徴とする請求項1に記載の半導体装置。
  3. 素子領域の周囲に形成されたガードリング群を備えており、最も外側のガードリングが他のガードリングによりも深い半導体装置の製造方法であって、
    深さの異なるガードリングを形成するための不純物のイオン注入工程を複数回行った後に、複数回イオン注入した不純物の活性化熱処理を一括して行うことを特徴とする半導体装置の製造方法。
  4. 前記イオン注入工程では、外側のガードリングほど不純物を深くまでイオン注入することを特徴とする請求項3に記載の半導体装置。
JP2003107368A 2002-09-09 2003-04-11 半導体装置とその製造方法 Expired - Fee Related JP4264285B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003107368A JP4264285B2 (ja) 2002-09-09 2003-04-11 半導体装置とその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002262294 2002-09-09
JP2003107368A JP4264285B2 (ja) 2002-09-09 2003-04-11 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2004158817A JP2004158817A (ja) 2004-06-03
JP4264285B2 true JP4264285B2 (ja) 2009-05-13

Family

ID=32827440

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003107368A Expired - Fee Related JP4264285B2 (ja) 2002-09-09 2003-04-11 半導体装置とその製造方法

Country Status (1)

Country Link
JP (1) JP4264285B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4851738B2 (ja) * 2005-06-29 2012-01-11 新電元工業株式会社 半導体装置
JP5188037B2 (ja) * 2006-06-20 2013-04-24 株式会社東芝 半導体装置
JP4935192B2 (ja) 2006-05-31 2012-05-23 三菱電機株式会社 半導体装置
JP2010062377A (ja) * 2008-09-04 2010-03-18 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5537996B2 (ja) * 2010-03-03 2014-07-02 株式会社東芝 半導体装置
US8872278B2 (en) * 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
JP5783893B2 (ja) * 2011-12-16 2015-09-24 三菱電機株式会社 半導体装置
JP2013239488A (ja) 2012-05-11 2013-11-28 Rohm Co Ltd 半導体装置
CN104704635A (zh) * 2012-10-02 2015-06-10 三菱电机株式会社 半导体装置及其制造方法
JP6513932B2 (ja) * 2014-11-17 2019-05-15 トヨタ自動車株式会社 半導体装置
JP2017028213A (ja) * 2015-07-28 2017-02-02 新電元工業株式会社 半導体リレー素子及び半導体リレーモジュール
JP2018157040A (ja) * 2017-03-16 2018-10-04 ローム株式会社 半導体装置
JP2018186160A (ja) * 2017-04-25 2018-11-22 パナソニックIpマネジメント株式会社 半導体素子

Also Published As

Publication number Publication date
JP2004158817A (ja) 2004-06-03

Similar Documents

Publication Publication Date Title
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
US9887287B1 (en) Power semiconductor devices having gate trenches with implanted sidewalls and related methods
US7553731B2 (en) Method of manufacturing semiconductor device
JP3506676B2 (ja) 半導体装置
JP6415749B2 (ja) 炭化珪素半導体装置
US20150179764A1 (en) Semiconductor device and method for manufacturing same
US9853139B2 (en) Semiconductor device and method for manufacturing the semiconductor device
JP5136578B2 (ja) 半導体装置
WO2012124786A1 (ja) 半導体装置およびその製造方法
JP6231396B2 (ja) 半導体装置及び半導体装置の製造方法
JP4264285B2 (ja) 半導体装置とその製造方法
US9755042B2 (en) Insulated gate semiconductor device and method for manufacturing the insulated gate semiconductor device
KR20170026109A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2011124464A (ja) 半導体装置及びその製造方法
KR101840961B1 (ko) 반도체 장치
JP2009088199A (ja) 半導体装置
JP2002164541A (ja) 半導体装置およびその製造方法
KR20170042596A (ko) 초접합 금속 산화물 반도체 전계 효과 트랜지스터
KR20190025156A (ko) 플로팅 쉴드를 갖는 실리콘카바이드 트렌치 게이트 트랜지스터 및 그 제조 방법
JP5520024B2 (ja) 半導体装置、及びその製造方法
JP2005347367A (ja) 半導体装置とその製造方法
JP2020038938A (ja) 半導体装置および半導体装置の製造方法
JP7006389B2 (ja) 半導体装置および半導体装置の製造方法
JP2005136116A (ja) 半導体素子およびその製造方法
US20230098462A1 (en) Transistor device and method for producing a transistor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051108

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081118

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090210

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090216

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees