JP2004158817A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 239000012535 impurity Substances 0.000 claims abstract description 74
- 238000002955 isolation Methods 0.000 claims abstract description 37
- 230000002093 peripheral effect Effects 0.000 claims abstract description 20
- 230000015556 catabolic process Effects 0.000 claims description 45
- 238000005468 ion implantation Methods 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 230000004913 activation Effects 0.000 claims description 2
- 230000014759 maintenance of location Effects 0.000 abstract 6
- 230000000452 restraining effect Effects 0.000 abstract 1
- 230000005684 electric field Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 8
- 210000000746 body region Anatomy 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- Engineering & Computer Science (AREA)
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Abstract
【課題】チップ面積の増加を抑えながら半導体装置の耐圧を向上させる。
【解決手段】半導体チップは、メイン素子２６と、制御用素子２８と、耐圧保持領域（メイン素子分離領域４６、制御用素子分離領域４８、ガードリング５０）を備えている。耐圧保持領域４６，４８，５０の外側周辺領域のうち、耐圧保持領域４６，４８，５０の平面視形状のコーナー部外側の領域のみに耐圧保持領域４６，４８，５０と同じ導電型の不純物添加領域５２，５６，５４がそれぞれ形成されている。この構成によると、耐圧保持領域４６，４８，５０のコーナー部への電界集中を緩和でき、この結果、耐圧を向上させることができる。しかも、不純物添加領域５２，５６，５４は、耐圧保持領域４６，４８，５０のコーナー部外側の領域のみに形成されているので、チップ面積の増加は小さく抑えることができる。
【選択図】 図５
【解決手段】半導体チップは、メイン素子２６と、制御用素子２８と、耐圧保持領域（メイン素子分離領域４６、制御用素子分離領域４８、ガードリング５０）を備えている。耐圧保持領域４６，４８，５０の外側周辺領域のうち、耐圧保持領域４６，４８，５０の平面視形状のコーナー部外側の領域のみに耐圧保持領域４６，４８，５０と同じ導電型の不純物添加領域５２，５６，５４がそれぞれ形成されている。この構成によると、耐圧保持領域４６，４８，５０のコーナー部への電界集中を緩和でき、この結果、耐圧を向上させることができる。しかも、不純物添加領域５２，５６，５４は、耐圧保持領域４６，４８，５０のコーナー部外側の領域のみに形成されているので、チップ面積の増加は小さく抑えることができる。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】半導体装置の素子領域の周囲の耐圧を確保するために、素子領域を、耐圧保持領域の一種であるガードリング（フィールド・リミッティング・リング（ＦＬＲ）という場合もある）によって取囲む技術が知られている。
【０００３】
このようなガードリングは、例えばｎ型領域にｐ型不純物をイオン注入することで形成される。イオン注入した不純物は拡散するので、図１（ａ）に示すように、不純物を直接的にイオン注入した領域２２に加えて、その不純物が拡散した領域２３もガードリングとみなされる。なお、符号２４の線は不純物が拡散して、ある不純物濃度（ゼロに近い不純物濃度）となる箇所を集合的に示したものであり、いわば「等不純物濃度線」といえるものである。
【０００４】
不純物が拡散した領域２３は、濃度勾配が形成されており、外側に行くにつれて不純物濃度が徐々に低下する。よって、不純物が拡散した領域２３は、不純物を直接的にイオン注入した領域２２に比べて不純物濃度が低くなるので、空乏層が広がり易い。即ち、ガードリングとこれに接する領域とのｐｎ接合部からガードリング側に伸びる空乏層は、ガードリングのうち外側の部分（不純物拡散領域２３）では伸び易く、ガードリングの内側の部分（イオン注入領域２２）では伸びにくくなる。従って、不純物の拡散領域２３の大きい方（拡散距離の長い方）が空乏層を長く伸ばせるので、耐圧保持構造として好ましい。
【０００５】
ところが、図１（ａ）に示すように、イオン注入領域の平面視形状のコーナー部での不純物の拡散距離Ｌ１（コーナー部２２ａの頂点と、そのコーナー部２２ａ外側の等不純物濃度線２４ａの間の距離）のは、ライン部での不純物の拡散距離Ｌ２（ライン部２２ｂの一点と、そのライン部２２ｂ外側の等不純物濃度線２４ｂの間の距離）に比べて短くなってしまう。これは、図２（ａ）に示すコーナー部２２ａの頂点から距離Ｌ離れた点Ｐ１は、図２（ｂ）に示すライン部２２ｂの一点から上記と同じ距離Ｌ離れた点Ｐ２に比べて、周辺のイオン注入領域との距離が長いので、点Ｐ１では点Ｐ２に比べて不純物濃度が低くなることから理解できる。即ち、コーナー部２２ａにおいて、ライン部２２ｂから距離Ｌ離れた点Ｐ２の不純物濃度と等しい不純物濃度の箇所は、コーナー部２２ａの頂点から距離Ｌより短い距離の箇所にある。
なお、上記では、横方向の拡散距離について説明したが、図１（ｂ）に示すように、縦方向の拡散距離についても、一部を除いて、イオン注入領域のコーナー部の方がライン部よりも短くなる。
【０００６】
以上のことから、ガードリングの平面視形状のコーナー部では、ライン部に比べて空乏層の伸びる距離が短くなる。このため、ガードリングのコーナー部は、ライン部に比べて電界が集中し易く、ブレークダウン電流が流れ易い。
【０００７】
コーナー部でブレークダウン電流が流れ易いという状況を改善するには、図３（ａ）に示すようなコーナー部の曲率半径が小さなイオン注入領域２２に代えて、図３（ｂ）に示すようなコーナー部の曲率半径が大きなイオン注入領域２３として、コーナー部をライン部に近い形状とするのが１つの方策である。しかし、図３（ｂ）のようにコーナー部の曲率半径を大きくすると、図３（ａ）に示す場合に比べて、イオン注入領域、ひいてはガードリングの面積を広くしなければならない。これは、結果として半導体チップ面積の増大を招く。そもそもチップ面積の微小化が大きな課題である半導体チップにおいては、チップ面積の増加はできるだけ抑えたい。従って、イオン注入領域のコーナー部の曲率半径を大きくすることはできるだけ避けたい。
【０００８】
ところで、非特許文献１には、ｐ型領域であるガードリングの側周面に接するように、ガードリングよりも浅いｐ型領域を形成し、さらなる高耐圧化を実現しようとする技術が開示されている。この非特許文献１には、ガードリングよりも浅いｐ型領域を、ガードリングの全周に亘ってその側周面に接するように形成した構造についての検討内容が開示されている。
【０００９】
【非特許文献１】
Ｔ．トラジャコビック（Ｔ．Ｔｒａｊｋｏｖｉｃ）ら著，「高耐圧デバイスの終端領域における静的及び動的な寄生チャージの効果と可能な解決法（Ｔｈｅ ｅｆｆｅｃｔ ｏｆ ｓｔａｔｉｃ ａｎｄ ｄｙｎａｍｉｃ ｐａｒａｓｉｔｉｃ ｃｈａｒｇｅ ｉｎ ｔｈｅ ｔｅｒｍｉｎａｔｉｏｎ ａｒｅａ ｏｆ ｈｉｇｈ ｖｏｌｔａｇｅ ｄｅｖｉｃｅｓ ａｎｄ ｐｏｓｓｉｂｌｅ ｓｏｌｕｔｉｏｎｓ）」，パワー半導体デバイス国際シンポジウム２０００（ＩＳＰＳＤ２０００），ＩＥＥＥ，２０００年，カタログナンバー００ＣＨ３７０９４Ｃ
【００１０】
しかし、ガードリングよりも浅いｐ型領域を、ガードリングの全周に亘ってその側周面に接するように形成する構造では、ガードリングの外側にさらにリング状の構造を形成することになるから、チップ面積の増加を招く。先に述べたように、チップ面積の増加はできるだけ抑えたい。
【００１１】
上記の例では、耐圧保持領域としてガードリングを例にして説明したが、耐圧保持領域としては、例えばメイン素子を分離する素子分離領域や、メイン素子の制御用素子を分離する制御用素子分離領域のコーナー部でも、その領域のライン部に比べて空乏層の伸びる距離が短くなり、ガードリングの場合と同様の問題が生じ得る。
【００１２】
また、図４に、ガードリング１５０群が形成された領域の従来構造の断面図を示す。なお、素子領域は、図４の右側の図示しない領域に存在する。図４に示すように、ガードリング１５０は、素子領域の周囲に複数本形成されるのが通常である。ガードリング１５０の本数を増加させることで、耐圧を向上させている。この例では、ガードリング１５０をフローティング状態にしている。
【００１３】
例えば、素子領域に一番近いガードリング１５０ａの電位をソース電位（０Ｖ）に固定し、素子裏面側のドレイン領域１３４に高電圧（ドレイン電圧）を印加する。すると、素子領域のボディ領域（図示省略）とドリフト領域１３６の接合部を基準にして空乏層が広がる。この空乏層は、外側に広がっていく。符号１６０は空乏層エッジを模式的に示す。素子領域に近い側のガードリング１５０ａ，１５０ｂの周囲では、空乏層エッジ１６０ａに示すように、ほぼ理想的に空乏層を広げさせることができる。しかし、素子領域から遠い側のガードリング１５０ｃ，１５０ｄの周囲では、空乏層エッジ１６０ｂに示すように、空乏層の広がりが不十分になってしまう。この結果、空乏層の広がりが不十分な領域付近で電界集中が生じ、耐圧を低下を招いていた。
【００１４】
これに対する対策として、ガードリング１５０の本数をさらに増加させることで、耐圧を増加させることもできる。しかし、ガードリング１５０の本数を増加させると、チップ面積の増加を招いてしまうという問題がある。
なお、チップ面積を一定に保ったまま、現存する最も外側のガードリング１５０の外側に、さらにガードリング１５０を追加することは不適切である。最も外側のガードリング１５０と、その外側のチップ端との距離Ｄ（図４参照）は、耐圧確保のために所定距離確保する必要がある。チップ面積を一定に保ったまま、ガードリング１５０を追加すると、結果として耐圧が低下してしまう。
【００１５】
本発明は、チップ面積の増加を抑えながら半導体装置の耐圧を向上させることを目的とする。
【００１６】
【課題を解決するための手段及び作用と効果】本発明の１つの態様の半導体装置は、素子領域と、素子領域の周囲に形成された耐圧保持領域を備えており、耐圧保持領域の外側周辺領域のうち、耐圧保持領域の平面視形状のコーナー部外側の領域のみに耐圧保持領域と同じ導電型の不純物添加領域が形成されている。
【００１７】
このような不純物添加領域が形成されていると、不純物添加領域が形成されていない場合に耐圧保持領域の平面視形状のコーナー部にかかっていた電界の一部を、不純物添加領域側に分散させてかけることができる。このため、耐圧保持領域の平面視形状のコーナー部への電界集中を緩和することができる。この結果、耐圧保持領域の平面視形状のコーナー部においてブレークダウン電流を流れにくくすることができる。従って、半導体装置の耐圧を向上させることができる。
しかも、本発明の半導体装置では、この不純物添加領域は、耐圧保持領域の外側周辺領域のうち、耐圧保持領域の平面視形状のコーナー部外側の領域のみに形成されている。従って、このような不純物添加領域が形成されていても、チップ面積の増加は小さく抑えることができる。
【００１８】
前記耐圧保持領域は、ガードリング、又は素子領域をその外側の領域から分離する素子分離領域であることが好ましい。
【００１９】
本発明の他の態様の半導体装置は、素子領域と、素子領域の周囲に形成されたガードリング群を備えており、最も外側のガードリングの外側であってそのガードリングの頂面よりも深い位置に、そのガードリングと同じ導電型の不純物添加領域が形成されている。
上記の場合、ガードリングの本数を単に増加させる場合に比べてチップ面積の増加を抑えながら、半導体装置の耐圧を向上させることができる。
【００２０】
最も外側のガードリングよりも内側のガードリングの外側であってそのガードリングの頂面よりも深い位置に、そのガードリングと同じ導電型の不純物添加領域が形成されていることが好ましい。
前記不純物添加領域は、その領域と隣合うガードリングの下端と同じ高さの位置に少なくとも形成されていることが好ましい。
前記不純物添加領域は、その領域と隣合うガードリングの側方視形状の下端側コーナー部に対向する位置に少なくとも形成されていることが好ましい。
前記不純物添加領域は、その領域と隣合うガードリングの半分の深さの位置よりも深い位置に形成されていることが好ましい。
前記不純物添加領域は、その領域と隣合うガードリングの境界面のうち素子深さ方向に対し３０度以上９０度未満傾斜した面部に対して、垂直な線上に位置する領域を含むことが好ましい。
前記不純物添加領域は、その領域と隣合うガードリングの境界面のうち曲率半径が最小の面部に対して、垂直な線上に位置する領域を含むことが好ましい。
【００２１】
上記の場合、半導体装置の耐圧をより向上させ易い。
【００２２】
本発明の他の態様の半導体装置は、素子領域と、素子領域の周囲に形成されたガードリング群を備えており、最も外側のガードリングが、他のガードリングに比べて深くなっている。
この場合も、ガードリングの本数を単に増加させる場合に比べてチップ面積の増加を抑えながら、半導体装置の耐圧を向上させることができる。
【００２３】
前記ガードリング群は、外側のガードリングほど深くなっていることが好ましい。
この場合、半導体装置の耐圧をより向上させ易い。
【００２４】
深さの異なるガードリングを形成するための不純物のイオン注入工程を複数回行った後に、複数回イオン注入した不純物の活性化熱処理を一括して行うことが好ましい。
イオン注入する時間に比べて、熱処理を行う時間は一般に大幅に長い。よって、上記の製造方法によると、イオン注入を行う度に熱処理をする場合に比べて、ガードリングの形成に要する時間を大幅に短縮できる。
【００２５】
本発明の他の態様の半導体装置は、素子領域と、素子領域の周囲に形成されたガードリング群を備えており、最も外側のガードリングの境界面の曲率半径の最小値が、他のガードリングの境界面の曲率半径の最小値に比べて大きい。
前記ガードリング群は、外側のガードリングほど境界面の曲率半径の最小値が大きくなっていることが好ましい。
【００２６】
前記素子領域は、第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域を有し、前記半導体装置は、第２半導体領域と一体であるか又は第２半導体領域に接しており、第２半導体領域と同じ導電型であり、前記素子領域の周囲に形成された素子周囲領域をさらに備え、耐圧保持領域又はガードリングは、素子周囲領域に接するとともに素子周囲領域と逆導電型であることが好ましい。
【００２７】
【発明の実施の形態】本発明の実施形態の半導体チップについて説明する。図５に、本発明の実施形態の半導体チップの平面図を示す。
図５に示すように、本実施形態の半導体チップは、メイン素子２６と、制御用素子２８を備えている。メイン素子２６は多数設けられており、制御用素子２８も実際には複数設けられている。メイン素子２６は例えば、自動車のモータ等の各種電気機器の電力制御等のスイッチング素子等として用いられる。制御用素子２８は例えば、メイン素子２６に流れる電流値を検出して、その検出値に基づいてメイン素子２６等を制御する役割で用いられる。
【００２８】
メイン素子２６は、メイン素子分離領域４６によって取囲まれている。制御用素子２８は、リング状の制御用素子分離領域４８によって取囲まれている。制御用素子分離領域４８はさらに、メイン素子分離領域４６によって取囲まれている。メイン素子２６と制御用素子２８を取囲むメイン素子分離領域４６は、ガードリング５０群によって取囲まれている。図５にはガードリング５０は２本示されているが、実際には、さらに多くの本数が形成されている。各ガードリング５０は、その配置間隔、不純物濃度、形状等が、計算等によって求められた最適状態（高耐圧を実現できると想定される状態）に設定されている。
【００２９】
図５のＡ−Ａ線断面図である図６に示すように、メイン素子２６と制御用素子２８は共に、ｎ＋型ドレイン領域３４と、これに接するｎ−型ドリフト領域３６と、これに接するｐ型ボディ領域３８と、これに接するｎ＋型ソース領域３９と、ｎ＋型ドレイン領域３４に接するドレイン電極３３と、ｐ型ボディ領域３８及びｎ＋型ソース領域３９に接するソース電極４５と、ｐ型ボディ領域３８に隣接して形成されたトレンチ４０にゲート絶縁膜４２を介して埋込まれたトレンチゲート電極４４を備えている。このうち、ｎ＋型ドレイン領域３４とｎ−型ドリフト領域３６は、メイン素子２６と制御用素子２８に対して共通に用いられている。メイン素子２６と制御用素子２８の周囲には、ｎ−型ドリフト領域３６の一部によってｎ型の素子周囲領域３６ａが形成されている。ｎ型の素子周囲領域３６ａは、ｐ型のメイン素子分離領域４６、ｐ型の制御用素子分離領域４８、ｐ型のガードリング５０を取囲むようにして、これらの領域４６，４８，５０と接している。これらの領域４６，４８，５０は、フローティング状態となっている。
これらの領域３６ａ，４６，４８，５０上には、絶縁膜５７が形成されている。なお、この絶縁膜５７等は説明の便宜上、図５の平面図には示していない。
【００３０】
ｎ＋型ドレイン領域３４は、高濃度シリコン基板により形成されている。ｎ−型ドリフト領域３６は、そのシリコン基板上に成長されたエピタキシャル層の一部により形成されている。そのエピタキシャル層に不純物をイオン注入することで、ｐ型ボディ領域３８、ｎ＋型ソース領域３９、ｐ型のメイン素子分離領域４６、ｐ型の制御用素子分離領域４８、ｐ型のガードリング５０が形成されている。
【００３１】
図５の平面図に示すように、メイン素子分離領域４６の平面視形状の各コーナー部外側にはそれぞれ、不純物添加領域５２が３つ形成されている。図５のＢ−Ｂ線断面図である図７に示すように、不純物添加領域５２は、メイン素子分離領域４６と同じｐ型であり、メイン素子分離領域４６よりも深さが浅い。また、不純物添加領域５２はフローティング状態である。
【００３２】
図５の平面図に示すように、制御用素子分離領域４８の平面視形状の各コーナー部外側にはそれぞれ、不純物添加領域５６が３つ形成されている。図５のＣ−Ｃ線断面図である図８に示すように、不純物添加領域５６は、制御用素子分離領域４８と同じｐ型であり、制御用素子分離領域４８よりも深さが浅い。また、不純物添加領域５６はフローティング状態である。
【００３３】
図５の平面図に示すように、各ガードリング５０の平面視形状の各コーナー部外側にはそれぞれ、不純物添加領域５４が３つ形成されている。図５のＤ−Ｄ線断面図である図９に示すように、不純物添加領域５４は、ガードリング５０と同じｐ型であり、ガードリング５０よりも深さが浅い。また、不純物添加領域５４はフローティング状態である。
【００３４】
本実施形態の半導体装置を動作させる場合、図６に示すトレンチゲート電極４４とドレイン電極３３に正電圧を印加し、ソース電極４５を接地する。通常は、ゲート電極４４には数十Ｖ（例えば１５Ｖ〜３０Ｖ程度）の電圧を印加し、ドレイン電極３３には数百Ｖ（例えば３００Ｖ〜４００Ｖ程度）の電圧を印加する。
（１）すると、メイン素子２６においてＭＯＳＦＥＴとしての動作が行われる。また、ドレイン電圧の影響によって、その外側のメイン素子分離領域４６とｎ型素子周囲領域３６ａのｐｎ接合部に逆バイアスがかかり、そのｐｎ接合部から各領域４６，３６ａ側へ空乏層が伸びる。
（２）また、制御用素子２８においてＭＯＳＦＥＴとしての動作が行われる。また、ドレイン電圧の影響によって、その外側の制御用素子分離領域４８とｎ型素子周囲領域３６ａのｐｎ接合部に逆バイアスがかかり、そのｐｎ接合部から各領域４８，３６ａ側へ空乏層が伸びる。
（３）さらに、ドレイン電圧の影響によって、ガードリング５０とｎ型素子周囲領域３６ａのｐｎ接合部に逆バイアスがかかり、そのｐｎ接合部から各領域５０，３６ａ側へ空乏層が伸びる。
【００３５】
〔従来の技術及び発明が解決しようとする課題〕で説明したように、上記（１）メイン素子分離領域４６側、（２）制御用素子分離領域４８側、（３）ガードリング５０側に伸びる空乏層は、コーナー部の方がライン部に比べて伸びにくい（伸びる距離が短い）。よって、何の対策も施さないと、各領域４６，４８，５０のコーナー部に、ドレイン電圧に起因する電界が集中する度合いが高くなる。このため、各領域４６，４８，５０の平面視形状のコーナー部においてブレークダウン電流が流れ易くなってしまう。
【００３６】
これに対し、本実施形態では、図５に示すように、上記（１）メイン素子分離領域４６、（２）制御用素子分離領域４８、（３）ガードリング５０の平面視形状のコーナー部外側にそれぞれ、不純物添加領域５２，５６，５４を形成している（それぞれ、図７，８，９参照）。この結果、ドレイン電圧に起因する電界のうち、各領域４６，４８，５０のコーナー部に集中していたものの一部はそれぞれ、不純物添加領域５２，５６，５４にも分散され、不純物添加領域５２，５６，５４側に空乏層が伸びる。このため、各領域４６，４８，５０の平面視形状のコーナー部への電界集中は緩和される。この結果、各領域４６，４８，５０の平面視形状のコーナー部においてブレークダウン電流を流れにくくすることができる。従って、何の対策も施さない場合に比べて、耐圧を大きく向上させることができる。
【００３７】
また、半導体チップには、各種の要因によって応力がかかる場合がある。特に半導体チップの薄型化に伴って、応力が半導体チップにかかり易い状況となっている。このような応力が耐圧保持領域（メイン素子分離領域４６、制御用素子分離領域４８、ガードリング５０）にかかると、耐圧保持領域の不純物濃度の分布や、耐圧保持領域の形状等を変化させることになる。この結果、各耐圧保持領域について最適化された状態（高耐圧を実現できると想定される状態）からずれが生じることになり、耐圧の低下を招くことになる。
【００３８】
このような応力は、半導体チップの外側部の領域においてかかり易い。例えば、半導体チップをはんだで実装する際に、半導体チップの外側部の領域に接合したはんだが盛り上がったり、また、半導体チップに積層された膜等の影響によって薄型の半導体チップに反りが生じたりするためである。このため、半導体チップの外側部の領域に形成されているガードリング５０には、応力がかかり易い。
しかも、ガードリング５０では、その配置間隔、不純物濃度分布、形状等によって実現できる耐圧が大きく変動し得るので、応力の影響によって、耐圧が低下し易い。
【００３９】
そして、このような応力の影響は、耐圧保持領域の中でも、電界集中が生じ易く、弱くなっている部位、即ち、コーナー部において特に受け易い。つまり、このような応力が耐圧保持領域のコーナー部にかかると、もともと電界集中が生じ易く、ブレークダウン電流が流れ易いコーナー部において、よりさらに電界集中が生じ易く、ブレークダウン電流が流れ易くなってしまう。
【００４０】
従って、本実施形態のように、耐圧保持領域（メイン素子分離領域４６、制御用素子分離領域４８、ガードリング５０）の平面視形状のコーナー部外側にそれぞれ、不純物添加領域５２，５６，５４を形成すると、このような応力の影響による耐圧保持領域のコーナー部へのさらなる電界集中も緩和することができる。このため、その耐圧保持領域の平面視形状のコーナー部においてブレークダウン電流が流れにくくすることができる。従って、応力の影響による耐圧の低下も抑制することができる。この効果は、上記したように応力がかかり易く、しかも応力の影響によって耐圧が低下し易いガードリング５０の部分において特に顕著に得られる。
【００４１】
しかも、本実施形態では、この不純物添加領域５２，５６，５４はそれぞれ、耐圧保持領域（メイン素子分離領域４６、制御用素子分離領域４８、ガードリング５０）の外側周辺領域のうち、平面視形状のコーナー部外側の領域のみに形成されている。従って、このような不純物添加領域５２，５６，５４が形成されていても、チップ面積の増加は小さく抑えることができる。
【００４２】
図１０は、図６のガードリング５０群が形成された領域Ｋの第１例を示す。この例では、最も外側のガードリング５０ｄの外側であって、ガードリング５０の頂面（素子の頂面）よりも深い位置に、ガードリング５０と同じｐ型（ｐ＋型）の不純物添加領域６４が形成されている。また、このような不純物添加領域６４は、最も外側のガードリング５０ｄよりも内側のガードリング５０ｃの外側にも形成されている。これらの不純物領域６４は、ガードリング５０の周面に沿ってリング状に形成されている。
【００４３】
これらの不純物添加領域６４は、フローティング状態となっている。これらの不純物添加領域６４は、その領域６４と隣合うガードリング５０の半分の深さの位置よりも深い位置に形成されている。
【００４４】
また、これらの不純物添加領域６４は、その領域６４と隣合うガードリング５０の下端と同じ高さに位置する領域を含む。また、これらの不純物添加領域６４は、その領域６４と隣合うガードリング５０の側方視形状の下端側コーナー部に対向する位置にある領域を含む。また、これらの不純物添加領域６４は、その領域６４と隣合うガードリング５０の境界面のうち素子深さ方向（図１０では上下方向）に対し、角度α傾斜した面部に対して、垂直な線Ｎ上に位置する領域を含む。この角度αは３０度以上９０度未満であることが好ましい。特に、これらの不純物添加領域６４は、その領域６４と隣合うガードリング５０の境界面のうち曲率半径が最小の面部に対して、垂直な線上に位置する領域を含むことが好ましい。
【００４５】
なお、チップ端付近の上部には、ｎ型のストッパ領域６６が形成されている。ストッパ領域６６の頂面は電極６８に接している。ストッパ領域６６には、電極６８を介して電圧が印加される。ストッパ領域６６に電圧が印加されると、チップ端側からも最も外側のガードリング５０ｄに電界が加わることになる。このように、最も外側のガードリング５０ｄには、素子裏面側からのドレイン電圧だけでなく、チップ端側からも電圧が加わる。
【００４６】
例えば、素子領域に一番近いガードリング５０ａの電位をソース電位（０Ｖ）に固定し、素子裏面側のドレイン領域３４に高電圧（ドレイン電圧）を印加する。すると、素子領域のボディ領域３８とドリフト領域３６の接合部（図６参照）を基準にして空乏層が広がる。この空乏層は、まず一番内側のガードリング５０ａに達する。その後、外側のガードリング５０ｂ，５０ｃ，５０ｄへと次第に広がっていく。符号６２は空乏層エッジを模式的に示す。なお、参考のため、符号６０として、不純物添加領域６４を有しない場合の空乏層エッジも示す。
【００４７】
図１０に示すように、不純物添加領域６４がない場合でも、空乏層エッジ６０ａに示すように、ガードリング５０ａ，５０ｂの下方には、空乏層がほぼ理想的に伸びている。一方、不純物添加領域６４がない場合、空乏層エッジ６０ｂに示すように、ガードリング５０ｃ，５０ｄの下方では、空乏層の伸びが不十分である。従って、図１０に示すように、ガードリング５０ａ，５０ｂの近傍よりも、ガードリング５０ｃ，５０ｄの近傍に不純物添加領域６４を形成することが好ましい。空乏層エッジ６０ｂは、空乏層エッジ６０ａに比べて、曲率半径が大幅に小さい。
【００４８】
このように第１例では、上記した不純物添加領域６４を有している。よって、最も外側のガードリング５０ｄの外側にも、符号６２に示すように空乏層をドリフト領域３６内に大きく均一的に広げることができる。このため、最も外側のガードリング５０ｄの側方視における下側コーナー部付近での電界集中を緩和できる。上記したように、最も外側のガードリング５０ｄには、ドレイン電圧だけでなく、チップ端側からの電圧も加わるが、これらによる電界集中を効果的に緩和できる。従って、半導体装置の耐圧を向上させることができる。また、半導体装置の耐圧を安定化させることができる。
上記した不純物添加領域６４を形成すると、ガードリング５０を追加するのと同様の効果が得られる。それでいながら、ガードリング５０を追加した場合のようなチップ面積の増加は抑制できる。この結果、チップコストを低くできるという効果も得られる。
【００４９】
図１１は、図６の領域Ｋの第２例を示す。この例では、最も外側のガードリング５０ｄの外側であって、ガードリング５０の頂面よりも深い位置に、ガードリング５０と同じｐ型の不純物添加領域６４が複数（この例では３つ）形成されている。また、複数の不純物添加領域６４は、最も外側のガードリング５０ｄよりも内側のガードリング５０ｃの外側にも形成されている。
【００５０】
第２例によると、不純物添加領域６４の位置や不純物注入量の設定の自由度を向上させることができる。よって、高耐圧を実現するための設計がより行い易い。
【００５１】
図１０や図１１に示す不純物添加領域６４は、高エネルギーのイオン注入によって、素子表面から深い位置に不純物を導入し、次いで、熱処理を行って不純物を活性化させることで形成する。
【００５２】
図１２は、図６の領域Ｋの第３例を示す。この例では、最も外側のガードリング５０ｈが、他のガードリング５０ｅ，５０ｆ，５０ｇに比べて深くなっている。ガードリング５０群は、外側のガードリングほど深くなっている。
また、最も外側のガードリング５０ｈの境界面の曲率半径の最小値が、他のガードリング５０ｅ，５０ｆ，５０ｇの境界面の曲率半径の最小値に比べて大きい。ガードリング５０群は、外側のガードリングほど境界面の曲率半径の最小値が大きくなっている。
【００５３】
第３例によっても、第１例と同様の作用効果が得られる。
【００５４】
図１２に示す第３例のガードリング５０群の第１製造方法を図１３を参照して説明する。この例では、ガードリング５０ｆ，５０ｇ，５０ｈの製造方法を説明する。まず、図１３（ａ）に示すような半導体領域（ｎ−型ドリフト領域３６）上に、マスク７０を配置する。但し、イオン注入をする領域上はマスクを配置せず、露出させる。この例では、ガードリング５０ｆ，５０ｇ，５０ｈ（図１２参照）を形成する領域を露出させる。次に、ｐ型不純物をイオン注入する。これにより、図１２（ａ）の領域ｆ，ｇ，ｈには、ほぼ等しい深さまでイオン注入される。次に、図１３（ｂ）に示すように、領域ｆ上にもマスク７０ａを配置する。次に、図１２（ｂ）の領域ｇ，ｈが、領域ｆよりも深くなるようにｐ型不純物をイオン注入する。次に、図１３（ｃ）に示すように、領域ｇ上にもマスク７０ｂを配置する。次に、図１２（ｃ）の領域ｈが、領域ｇよりも深くなるようにｐ型不純物をイオン注入する。
以上により、領域ｆ，ｇ，ｈの順に深い位置までイオン注入された領域が形成される。
【００５５】
次に、熱処理を行う。これにより、イオン注入されたｐ型不純物が一括して活性化される。この結果、領域ｆ，ｇ，ｈにそれぞれ、ガードリング５０ｆ，５０ｇ，５０ｈが形成される。
【００５６】
図１２に示すガードリング５０群の第２製造方法を図１４を参照して説明する。まず、図１４（ａ）に示すような半導体領域（ｎ−型ドリフト領域３６）上に、マスク７０を配置する。この例では、ガードリング５０ｆ（図１２参照）を形成する領域を露出させておく。次に、ｐ型不純物をイオン注入する。これにより、図１４（ａ）の領域ｆにイオン注入される。次に、図１４（ｂ）に示すように、領域ｆ上にもマスク７０ａを配置する。一方、ガードリング５０ｇを形成する領域上はマスク７０を除去して露出させる。次に、ｐ型不純物が領域ｆよりも深い位置に達するようにイオン注入して領域ｇを形成する。次に、図１４（ｃ）に示すように、領域ｇ上にもマスク７０ｂを配置する。一方、ガードリング５０ｈを形成する領域上はマスク７０を除去して露出させる。次に、ｐ型不純物が領域ｇよりも深い位置に達するようにイオン注入して領域ｈを形成する。
以上により、領域ｆ，ｇ，ｈの順に深い位置までイオン注入された領域が形成される。
【００５７】
次に、熱処理を行う。これにより、イオン注入されたｐ型不純物が一括して活性化される。この結果、領域ｆ，ｇ，ｈにそれぞれ、ガードリング５０ｆ，５０ｇ，５０ｈが形成される。
【００５８】
一般には、イオン注入する時間（１回当たり一般に数分程度）に比べて、熱処理を行う時間（１回当たり一般に数時間程度）は大幅に長い。よって、上記した第１製造方法と第２製造方法によると、イオン注入を行う度に熱処理をする場合に比べて、ガードリング５０の形成に要する時間を大幅に短縮できる。
【００５９】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
（１）図１５に示すように、不純物添加領域５８は、ガードリング５０に接していてもよい。図１０に示す不純物添加領域６４も同様に、ガードリング５０に接していてもよい。
（２）図１６に示すように、不純物添加領域６０は、ガードリング５０のコーナー部の外側方向に多重構造（図１６では２重構造）で形成されていてもよい。
【００６０】
（３）図１７に示すように、不純物添加領域６２は、ガードリング５０のコーナー部を囲い込むような形状に形成してもよい。
（４）図１８に示すように、ｐ型の不純物添加領域６４と隣合うｎ型素子周囲領域に、所望の不純物濃度となるようにｎ型不純物を添加したｎ型領域６６を形成し、そのｐ型不純物添加領域６４とｎ型領域６６が交互に形成されるようにしてもよい。この構成によると、ｐ型不純物添加領域６４側とｎ型領域６６側に伸びる空乏層の分布をよりきめ細かく制御することができる。このため、より高耐圧の構造を実現し得る。
【００６１】
（５）本実施形態では、図５に示すように、例えば各耐圧保持領域（メイン素子分離領域４６、制御用素子分離領域４８、ガードリング５０）の４つのコーナー部外側全てにそれぞれ不純物添加領域５２，５６，５４が形成された例を示したが、４つのコーナー部外側全てに不純物添加領域５２等が形成されていなくても勿論よい。例えば４つのコーナー部外側のいずれか１箇所に形成してもよい。
（６）本実施形態では、図７等に示すように、不純物添加領域５２等の深さが耐圧保持領域の深さよりも浅い構造を例にして説明したが、不純物添加領域５２等の深さと耐圧保持領域の深さは同程度であってもよいし、不純物添加領域５２等の方が耐圧保持領域よりも深い構造であってもよい。
【００６２】
（７）本実施形態では、ｎチャネル型のＭＯＳＦＥＴを例にして、ｎ型の素子周囲領域に接するようにｐ型の不純物添加領域５２等を形成した構造を例に説明したが、本発明を例えばｐチャネル型のＭＯＳＦＥＴ等に適用して、ｐ型の素子周囲領域等に接するようなｎ型の不純物添加領域を形成しても勿論よい。
（８）不純物添加領域５２，６４等を形成するために添加する不純物（ドーパント）は、不純物添加領域５２，６４等の全てのもので同じであっても勿論よいし、異ならせてもよい。例えば本実施形態でいえば、不純物添加領域５２，６４の一部のものにはｐ型不純物としてＢ（ボロン）を添加し、不純物添加領域５２，６４の他のものにはｐ型不純物としてＡｌ（アルミニウム）を添加するというようにしてもよい。
（９）本実施形態では、メイン素子２６と制御用素子２８として、ＭＯＳＦＥＴを用いた場合を例にして説明したが、ＩＧＢＴや、ＭＯＳゲート型サイリスタや、バイポーラトランジスタ等の半導体素子を用いた場合も同様に本発明を適用することができる。
【００６３】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】コーナー部とライン部でイオン注入した不純物の拡散距離が異なることを説明するための図を示す（１）。
【図２】コーナー部とライン部でイオン注入した不純物の拡散距離が異なることを説明するための図を示す（２）。
【図３】コーナー部の曲率半径が小さい不純物注入領域と、曲率半径が大きい不純物注入領域を示す。
【図４】ガードリング群が形成された領域の従来構造の断面図を示す。
【図５】本発明の実施形態の半導体チップの平面図を示す。
【図６】図４のＡ−Ａ線での断面図を示す。
【図７】図４のＢ−Ｂ線での断面図を示す。
【図８】図４のＣ−Ｃ線での断面図を示す。
【図９】図４のＤ−Ｄ線での断面図を示す。
【図１０】図６のガードリング群が形成された領域の第１例を示す。
【図１１】図６のガードリング群が形成された領域の第２例を示す。
【図１２】図６のガードリング群が形成された領域の第３例を示す。
【図１３】図１２の第３例のガードリングの第１製造方法例を示す。
【図１４】図１２の第３例のガードリングの第２製造方法例を示す。
【図１５】本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す（１）。
【図１６】本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す（２）。
【図１７】本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す（３）。
【図１８】本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す（４）。
【符号の説明】
２６：メイン素子
２８：制御用素子
３３：ドレイン電極
３４：ｎ＋型ドレイン領域
３６：ｎ−型ドリフト領域
３８：ｐ型ボディ領域
４０：トレンチ
４２：ゲート絶縁膜
４４：トレンチゲート電極
４５：ソース電極
４６：ｐ型メイン素子分離領域
４８：ｐ型制御用素子分離領域
５０：ガードリング
５２，５４，５６，６４：ｐ型不純物添加領域
５７：絶縁膜
【発明の属する技術分野】本発明は、半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】半導体装置の素子領域の周囲の耐圧を確保するために、素子領域を、耐圧保持領域の一種であるガードリング（フィールド・リミッティング・リング（ＦＬＲ）という場合もある）によって取囲む技術が知られている。
【０００３】
このようなガードリングは、例えばｎ型領域にｐ型不純物をイオン注入することで形成される。イオン注入した不純物は拡散するので、図１（ａ）に示すように、不純物を直接的にイオン注入した領域２２に加えて、その不純物が拡散した領域２３もガードリングとみなされる。なお、符号２４の線は不純物が拡散して、ある不純物濃度（ゼロに近い不純物濃度）となる箇所を集合的に示したものであり、いわば「等不純物濃度線」といえるものである。
【０００４】
不純物が拡散した領域２３は、濃度勾配が形成されており、外側に行くにつれて不純物濃度が徐々に低下する。よって、不純物が拡散した領域２３は、不純物を直接的にイオン注入した領域２２に比べて不純物濃度が低くなるので、空乏層が広がり易い。即ち、ガードリングとこれに接する領域とのｐｎ接合部からガードリング側に伸びる空乏層は、ガードリングのうち外側の部分（不純物拡散領域２３）では伸び易く、ガードリングの内側の部分（イオン注入領域２２）では伸びにくくなる。従って、不純物の拡散領域２３の大きい方（拡散距離の長い方）が空乏層を長く伸ばせるので、耐圧保持構造として好ましい。
【０００５】
ところが、図１（ａ）に示すように、イオン注入領域の平面視形状のコーナー部での不純物の拡散距離Ｌ１（コーナー部２２ａの頂点と、そのコーナー部２２ａ外側の等不純物濃度線２４ａの間の距離）のは、ライン部での不純物の拡散距離Ｌ２（ライン部２２ｂの一点と、そのライン部２２ｂ外側の等不純物濃度線２４ｂの間の距離）に比べて短くなってしまう。これは、図２（ａ）に示すコーナー部２２ａの頂点から距離Ｌ離れた点Ｐ１は、図２（ｂ）に示すライン部２２ｂの一点から上記と同じ距離Ｌ離れた点Ｐ２に比べて、周辺のイオン注入領域との距離が長いので、点Ｐ１では点Ｐ２に比べて不純物濃度が低くなることから理解できる。即ち、コーナー部２２ａにおいて、ライン部２２ｂから距離Ｌ離れた点Ｐ２の不純物濃度と等しい不純物濃度の箇所は、コーナー部２２ａの頂点から距離Ｌより短い距離の箇所にある。
なお、上記では、横方向の拡散距離について説明したが、図１（ｂ）に示すように、縦方向の拡散距離についても、一部を除いて、イオン注入領域のコーナー部の方がライン部よりも短くなる。
【０００６】
以上のことから、ガードリングの平面視形状のコーナー部では、ライン部に比べて空乏層の伸びる距離が短くなる。このため、ガードリングのコーナー部は、ライン部に比べて電界が集中し易く、ブレークダウン電流が流れ易い。
【０００７】
コーナー部でブレークダウン電流が流れ易いという状況を改善するには、図３（ａ）に示すようなコーナー部の曲率半径が小さなイオン注入領域２２に代えて、図３（ｂ）に示すようなコーナー部の曲率半径が大きなイオン注入領域２３として、コーナー部をライン部に近い形状とするのが１つの方策である。しかし、図３（ｂ）のようにコーナー部の曲率半径を大きくすると、図３（ａ）に示す場合に比べて、イオン注入領域、ひいてはガードリングの面積を広くしなければならない。これは、結果として半導体チップ面積の増大を招く。そもそもチップ面積の微小化が大きな課題である半導体チップにおいては、チップ面積の増加はできるだけ抑えたい。従って、イオン注入領域のコーナー部の曲率半径を大きくすることはできるだけ避けたい。
【０００８】
ところで、非特許文献１には、ｐ型領域であるガードリングの側周面に接するように、ガードリングよりも浅いｐ型領域を形成し、さらなる高耐圧化を実現しようとする技術が開示されている。この非特許文献１には、ガードリングよりも浅いｐ型領域を、ガードリングの全周に亘ってその側周面に接するように形成した構造についての検討内容が開示されている。
【０００９】
【非特許文献１】
Ｔ．トラジャコビック（Ｔ．Ｔｒａｊｋｏｖｉｃ）ら著，「高耐圧デバイスの終端領域における静的及び動的な寄生チャージの効果と可能な解決法（Ｔｈｅ ｅｆｆｅｃｔ ｏｆ ｓｔａｔｉｃ ａｎｄ ｄｙｎａｍｉｃ ｐａｒａｓｉｔｉｃ ｃｈａｒｇｅ ｉｎ ｔｈｅ ｔｅｒｍｉｎａｔｉｏｎ ａｒｅａ ｏｆ ｈｉｇｈ ｖｏｌｔａｇｅ ｄｅｖｉｃｅｓ ａｎｄ ｐｏｓｓｉｂｌｅ ｓｏｌｕｔｉｏｎｓ）」，パワー半導体デバイス国際シンポジウム２０００（ＩＳＰＳＤ２０００），ＩＥＥＥ，２０００年，カタログナンバー００ＣＨ３７０９４Ｃ
【００１０】
しかし、ガードリングよりも浅いｐ型領域を、ガードリングの全周に亘ってその側周面に接するように形成する構造では、ガードリングの外側にさらにリング状の構造を形成することになるから、チップ面積の増加を招く。先に述べたように、チップ面積の増加はできるだけ抑えたい。
【００１１】
上記の例では、耐圧保持領域としてガードリングを例にして説明したが、耐圧保持領域としては、例えばメイン素子を分離する素子分離領域や、メイン素子の制御用素子を分離する制御用素子分離領域のコーナー部でも、その領域のライン部に比べて空乏層の伸びる距離が短くなり、ガードリングの場合と同様の問題が生じ得る。
【００１２】
また、図４に、ガードリング１５０群が形成された領域の従来構造の断面図を示す。なお、素子領域は、図４の右側の図示しない領域に存在する。図４に示すように、ガードリング１５０は、素子領域の周囲に複数本形成されるのが通常である。ガードリング１５０の本数を増加させることで、耐圧を向上させている。この例では、ガードリング１５０をフローティング状態にしている。
【００１３】
例えば、素子領域に一番近いガードリング１５０ａの電位をソース電位（０Ｖ）に固定し、素子裏面側のドレイン領域１３４に高電圧（ドレイン電圧）を印加する。すると、素子領域のボディ領域（図示省略）とドリフト領域１３６の接合部を基準にして空乏層が広がる。この空乏層は、外側に広がっていく。符号１６０は空乏層エッジを模式的に示す。素子領域に近い側のガードリング１５０ａ，１５０ｂの周囲では、空乏層エッジ１６０ａに示すように、ほぼ理想的に空乏層を広げさせることができる。しかし、素子領域から遠い側のガードリング１５０ｃ，１５０ｄの周囲では、空乏層エッジ１６０ｂに示すように、空乏層の広がりが不十分になってしまう。この結果、空乏層の広がりが不十分な領域付近で電界集中が生じ、耐圧を低下を招いていた。
【００１４】
これに対する対策として、ガードリング１５０の本数をさらに増加させることで、耐圧を増加させることもできる。しかし、ガードリング１５０の本数を増加させると、チップ面積の増加を招いてしまうという問題がある。
なお、チップ面積を一定に保ったまま、現存する最も外側のガードリング１５０の外側に、さらにガードリング１５０を追加することは不適切である。最も外側のガードリング１５０と、その外側のチップ端との距離Ｄ（図４参照）は、耐圧確保のために所定距離確保する必要がある。チップ面積を一定に保ったまま、ガードリング１５０を追加すると、結果として耐圧が低下してしまう。
【００１５】
本発明は、チップ面積の増加を抑えながら半導体装置の耐圧を向上させることを目的とする。
【００１６】
【課題を解決するための手段及び作用と効果】本発明の１つの態様の半導体装置は、素子領域と、素子領域の周囲に形成された耐圧保持領域を備えており、耐圧保持領域の外側周辺領域のうち、耐圧保持領域の平面視形状のコーナー部外側の領域のみに耐圧保持領域と同じ導電型の不純物添加領域が形成されている。
【００１７】
このような不純物添加領域が形成されていると、不純物添加領域が形成されていない場合に耐圧保持領域の平面視形状のコーナー部にかかっていた電界の一部を、不純物添加領域側に分散させてかけることができる。このため、耐圧保持領域の平面視形状のコーナー部への電界集中を緩和することができる。この結果、耐圧保持領域の平面視形状のコーナー部においてブレークダウン電流を流れにくくすることができる。従って、半導体装置の耐圧を向上させることができる。
しかも、本発明の半導体装置では、この不純物添加領域は、耐圧保持領域の外側周辺領域のうち、耐圧保持領域の平面視形状のコーナー部外側の領域のみに形成されている。従って、このような不純物添加領域が形成されていても、チップ面積の増加は小さく抑えることができる。
【００１８】
前記耐圧保持領域は、ガードリング、又は素子領域をその外側の領域から分離する素子分離領域であることが好ましい。
【００１９】
本発明の他の態様の半導体装置は、素子領域と、素子領域の周囲に形成されたガードリング群を備えており、最も外側のガードリングの外側であってそのガードリングの頂面よりも深い位置に、そのガードリングと同じ導電型の不純物添加領域が形成されている。
上記の場合、ガードリングの本数を単に増加させる場合に比べてチップ面積の増加を抑えながら、半導体装置の耐圧を向上させることができる。
【００２０】
最も外側のガードリングよりも内側のガードリングの外側であってそのガードリングの頂面よりも深い位置に、そのガードリングと同じ導電型の不純物添加領域が形成されていることが好ましい。
前記不純物添加領域は、その領域と隣合うガードリングの下端と同じ高さの位置に少なくとも形成されていることが好ましい。
前記不純物添加領域は、その領域と隣合うガードリングの側方視形状の下端側コーナー部に対向する位置に少なくとも形成されていることが好ましい。
前記不純物添加領域は、その領域と隣合うガードリングの半分の深さの位置よりも深い位置に形成されていることが好ましい。
前記不純物添加領域は、その領域と隣合うガードリングの境界面のうち素子深さ方向に対し３０度以上９０度未満傾斜した面部に対して、垂直な線上に位置する領域を含むことが好ましい。
前記不純物添加領域は、その領域と隣合うガードリングの境界面のうち曲率半径が最小の面部に対して、垂直な線上に位置する領域を含むことが好ましい。
【００２１】
上記の場合、半導体装置の耐圧をより向上させ易い。
【００２２】
本発明の他の態様の半導体装置は、素子領域と、素子領域の周囲に形成されたガードリング群を備えており、最も外側のガードリングが、他のガードリングに比べて深くなっている。
この場合も、ガードリングの本数を単に増加させる場合に比べてチップ面積の増加を抑えながら、半導体装置の耐圧を向上させることができる。
【００２３】
前記ガードリング群は、外側のガードリングほど深くなっていることが好ましい。
この場合、半導体装置の耐圧をより向上させ易い。
【００２４】
深さの異なるガードリングを形成するための不純物のイオン注入工程を複数回行った後に、複数回イオン注入した不純物の活性化熱処理を一括して行うことが好ましい。
イオン注入する時間に比べて、熱処理を行う時間は一般に大幅に長い。よって、上記の製造方法によると、イオン注入を行う度に熱処理をする場合に比べて、ガードリングの形成に要する時間を大幅に短縮できる。
【００２５】
本発明の他の態様の半導体装置は、素子領域と、素子領域の周囲に形成されたガードリング群を備えており、最も外側のガードリングの境界面の曲率半径の最小値が、他のガードリングの境界面の曲率半径の最小値に比べて大きい。
前記ガードリング群は、外側のガードリングほど境界面の曲率半径の最小値が大きくなっていることが好ましい。
【００２６】
前記素子領域は、第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域を有し、前記半導体装置は、第２半導体領域と一体であるか又は第２半導体領域に接しており、第２半導体領域と同じ導電型であり、前記素子領域の周囲に形成された素子周囲領域をさらに備え、耐圧保持領域又はガードリングは、素子周囲領域に接するとともに素子周囲領域と逆導電型であることが好ましい。
【００２７】
【発明の実施の形態】本発明の実施形態の半導体チップについて説明する。図５に、本発明の実施形態の半導体チップの平面図を示す。
図５に示すように、本実施形態の半導体チップは、メイン素子２６と、制御用素子２８を備えている。メイン素子２６は多数設けられており、制御用素子２８も実際には複数設けられている。メイン素子２６は例えば、自動車のモータ等の各種電気機器の電力制御等のスイッチング素子等として用いられる。制御用素子２８は例えば、メイン素子２６に流れる電流値を検出して、その検出値に基づいてメイン素子２６等を制御する役割で用いられる。
【００２８】
メイン素子２６は、メイン素子分離領域４６によって取囲まれている。制御用素子２８は、リング状の制御用素子分離領域４８によって取囲まれている。制御用素子分離領域４８はさらに、メイン素子分離領域４６によって取囲まれている。メイン素子２６と制御用素子２８を取囲むメイン素子分離領域４６は、ガードリング５０群によって取囲まれている。図５にはガードリング５０は２本示されているが、実際には、さらに多くの本数が形成されている。各ガードリング５０は、その配置間隔、不純物濃度、形状等が、計算等によって求められた最適状態（高耐圧を実現できると想定される状態）に設定されている。
【００２９】
図５のＡ−Ａ線断面図である図６に示すように、メイン素子２６と制御用素子２８は共に、ｎ＋型ドレイン領域３４と、これに接するｎ−型ドリフト領域３６と、これに接するｐ型ボディ領域３８と、これに接するｎ＋型ソース領域３９と、ｎ＋型ドレイン領域３４に接するドレイン電極３３と、ｐ型ボディ領域３８及びｎ＋型ソース領域３９に接するソース電極４５と、ｐ型ボディ領域３８に隣接して形成されたトレンチ４０にゲート絶縁膜４２を介して埋込まれたトレンチゲート電極４４を備えている。このうち、ｎ＋型ドレイン領域３４とｎ−型ドリフト領域３６は、メイン素子２６と制御用素子２８に対して共通に用いられている。メイン素子２６と制御用素子２８の周囲には、ｎ−型ドリフト領域３６の一部によってｎ型の素子周囲領域３６ａが形成されている。ｎ型の素子周囲領域３６ａは、ｐ型のメイン素子分離領域４６、ｐ型の制御用素子分離領域４８、ｐ型のガードリング５０を取囲むようにして、これらの領域４６，４８，５０と接している。これらの領域４６，４８，５０は、フローティング状態となっている。
これらの領域３６ａ，４６，４８，５０上には、絶縁膜５７が形成されている。なお、この絶縁膜５７等は説明の便宜上、図５の平面図には示していない。
【００３０】
ｎ＋型ドレイン領域３４は、高濃度シリコン基板により形成されている。ｎ−型ドリフト領域３６は、そのシリコン基板上に成長されたエピタキシャル層の一部により形成されている。そのエピタキシャル層に不純物をイオン注入することで、ｐ型ボディ領域３８、ｎ＋型ソース領域３９、ｐ型のメイン素子分離領域４６、ｐ型の制御用素子分離領域４８、ｐ型のガードリング５０が形成されている。
【００３１】
図５の平面図に示すように、メイン素子分離領域４６の平面視形状の各コーナー部外側にはそれぞれ、不純物添加領域５２が３つ形成されている。図５のＢ−Ｂ線断面図である図７に示すように、不純物添加領域５２は、メイン素子分離領域４６と同じｐ型であり、メイン素子分離領域４６よりも深さが浅い。また、不純物添加領域５２はフローティング状態である。
【００３２】
図５の平面図に示すように、制御用素子分離領域４８の平面視形状の各コーナー部外側にはそれぞれ、不純物添加領域５６が３つ形成されている。図５のＣ−Ｃ線断面図である図８に示すように、不純物添加領域５６は、制御用素子分離領域４８と同じｐ型であり、制御用素子分離領域４８よりも深さが浅い。また、不純物添加領域５６はフローティング状態である。
【００３３】
図５の平面図に示すように、各ガードリング５０の平面視形状の各コーナー部外側にはそれぞれ、不純物添加領域５４が３つ形成されている。図５のＤ−Ｄ線断面図である図９に示すように、不純物添加領域５４は、ガードリング５０と同じｐ型であり、ガードリング５０よりも深さが浅い。また、不純物添加領域５４はフローティング状態である。
【００３４】
本実施形態の半導体装置を動作させる場合、図６に示すトレンチゲート電極４４とドレイン電極３３に正電圧を印加し、ソース電極４５を接地する。通常は、ゲート電極４４には数十Ｖ（例えば１５Ｖ〜３０Ｖ程度）の電圧を印加し、ドレイン電極３３には数百Ｖ（例えば３００Ｖ〜４００Ｖ程度）の電圧を印加する。
（１）すると、メイン素子２６においてＭＯＳＦＥＴとしての動作が行われる。また、ドレイン電圧の影響によって、その外側のメイン素子分離領域４６とｎ型素子周囲領域３６ａのｐｎ接合部に逆バイアスがかかり、そのｐｎ接合部から各領域４６，３６ａ側へ空乏層が伸びる。
（２）また、制御用素子２８においてＭＯＳＦＥＴとしての動作が行われる。また、ドレイン電圧の影響によって、その外側の制御用素子分離領域４８とｎ型素子周囲領域３６ａのｐｎ接合部に逆バイアスがかかり、そのｐｎ接合部から各領域４８，３６ａ側へ空乏層が伸びる。
（３）さらに、ドレイン電圧の影響によって、ガードリング５０とｎ型素子周囲領域３６ａのｐｎ接合部に逆バイアスがかかり、そのｐｎ接合部から各領域５０，３６ａ側へ空乏層が伸びる。
【００３５】
〔従来の技術及び発明が解決しようとする課題〕で説明したように、上記（１）メイン素子分離領域４６側、（２）制御用素子分離領域４８側、（３）ガードリング５０側に伸びる空乏層は、コーナー部の方がライン部に比べて伸びにくい（伸びる距離が短い）。よって、何の対策も施さないと、各領域４６，４８，５０のコーナー部に、ドレイン電圧に起因する電界が集中する度合いが高くなる。このため、各領域４６，４８，５０の平面視形状のコーナー部においてブレークダウン電流が流れ易くなってしまう。
【００３６】
これに対し、本実施形態では、図５に示すように、上記（１）メイン素子分離領域４６、（２）制御用素子分離領域４８、（３）ガードリング５０の平面視形状のコーナー部外側にそれぞれ、不純物添加領域５２，５６，５４を形成している（それぞれ、図７，８，９参照）。この結果、ドレイン電圧に起因する電界のうち、各領域４６，４８，５０のコーナー部に集中していたものの一部はそれぞれ、不純物添加領域５２，５６，５４にも分散され、不純物添加領域５２，５６，５４側に空乏層が伸びる。このため、各領域４６，４８，５０の平面視形状のコーナー部への電界集中は緩和される。この結果、各領域４６，４８，５０の平面視形状のコーナー部においてブレークダウン電流を流れにくくすることができる。従って、何の対策も施さない場合に比べて、耐圧を大きく向上させることができる。
【００３７】
また、半導体チップには、各種の要因によって応力がかかる場合がある。特に半導体チップの薄型化に伴って、応力が半導体チップにかかり易い状況となっている。このような応力が耐圧保持領域（メイン素子分離領域４６、制御用素子分離領域４８、ガードリング５０）にかかると、耐圧保持領域の不純物濃度の分布や、耐圧保持領域の形状等を変化させることになる。この結果、各耐圧保持領域について最適化された状態（高耐圧を実現できると想定される状態）からずれが生じることになり、耐圧の低下を招くことになる。
【００３８】
このような応力は、半導体チップの外側部の領域においてかかり易い。例えば、半導体チップをはんだで実装する際に、半導体チップの外側部の領域に接合したはんだが盛り上がったり、また、半導体チップに積層された膜等の影響によって薄型の半導体チップに反りが生じたりするためである。このため、半導体チップの外側部の領域に形成されているガードリング５０には、応力がかかり易い。
しかも、ガードリング５０では、その配置間隔、不純物濃度分布、形状等によって実現できる耐圧が大きく変動し得るので、応力の影響によって、耐圧が低下し易い。
【００３９】
そして、このような応力の影響は、耐圧保持領域の中でも、電界集中が生じ易く、弱くなっている部位、即ち、コーナー部において特に受け易い。つまり、このような応力が耐圧保持領域のコーナー部にかかると、もともと電界集中が生じ易く、ブレークダウン電流が流れ易いコーナー部において、よりさらに電界集中が生じ易く、ブレークダウン電流が流れ易くなってしまう。
【００４０】
従って、本実施形態のように、耐圧保持領域（メイン素子分離領域４６、制御用素子分離領域４８、ガードリング５０）の平面視形状のコーナー部外側にそれぞれ、不純物添加領域５２，５６，５４を形成すると、このような応力の影響による耐圧保持領域のコーナー部へのさらなる電界集中も緩和することができる。このため、その耐圧保持領域の平面視形状のコーナー部においてブレークダウン電流が流れにくくすることができる。従って、応力の影響による耐圧の低下も抑制することができる。この効果は、上記したように応力がかかり易く、しかも応力の影響によって耐圧が低下し易いガードリング５０の部分において特に顕著に得られる。
【００４１】
しかも、本実施形態では、この不純物添加領域５２，５６，５４はそれぞれ、耐圧保持領域（メイン素子分離領域４６、制御用素子分離領域４８、ガードリング５０）の外側周辺領域のうち、平面視形状のコーナー部外側の領域のみに形成されている。従って、このような不純物添加領域５２，５６，５４が形成されていても、チップ面積の増加は小さく抑えることができる。
【００４２】
図１０は、図６のガードリング５０群が形成された領域Ｋの第１例を示す。この例では、最も外側のガードリング５０ｄの外側であって、ガードリング５０の頂面（素子の頂面）よりも深い位置に、ガードリング５０と同じｐ型（ｐ＋型）の不純物添加領域６４が形成されている。また、このような不純物添加領域６４は、最も外側のガードリング５０ｄよりも内側のガードリング５０ｃの外側にも形成されている。これらの不純物領域６４は、ガードリング５０の周面に沿ってリング状に形成されている。
【００４３】
これらの不純物添加領域６４は、フローティング状態となっている。これらの不純物添加領域６４は、その領域６４と隣合うガードリング５０の半分の深さの位置よりも深い位置に形成されている。
【００４４】
また、これらの不純物添加領域６４は、その領域６４と隣合うガードリング５０の下端と同じ高さに位置する領域を含む。また、これらの不純物添加領域６４は、その領域６４と隣合うガードリング５０の側方視形状の下端側コーナー部に対向する位置にある領域を含む。また、これらの不純物添加領域６４は、その領域６４と隣合うガードリング５０の境界面のうち素子深さ方向（図１０では上下方向）に対し、角度α傾斜した面部に対して、垂直な線Ｎ上に位置する領域を含む。この角度αは３０度以上９０度未満であることが好ましい。特に、これらの不純物添加領域６４は、その領域６４と隣合うガードリング５０の境界面のうち曲率半径が最小の面部に対して、垂直な線上に位置する領域を含むことが好ましい。
【００４５】
なお、チップ端付近の上部には、ｎ型のストッパ領域６６が形成されている。ストッパ領域６６の頂面は電極６８に接している。ストッパ領域６６には、電極６８を介して電圧が印加される。ストッパ領域６６に電圧が印加されると、チップ端側からも最も外側のガードリング５０ｄに電界が加わることになる。このように、最も外側のガードリング５０ｄには、素子裏面側からのドレイン電圧だけでなく、チップ端側からも電圧が加わる。
【００４６】
例えば、素子領域に一番近いガードリング５０ａの電位をソース電位（０Ｖ）に固定し、素子裏面側のドレイン領域３４に高電圧（ドレイン電圧）を印加する。すると、素子領域のボディ領域３８とドリフト領域３６の接合部（図６参照）を基準にして空乏層が広がる。この空乏層は、まず一番内側のガードリング５０ａに達する。その後、外側のガードリング５０ｂ，５０ｃ，５０ｄへと次第に広がっていく。符号６２は空乏層エッジを模式的に示す。なお、参考のため、符号６０として、不純物添加領域６４を有しない場合の空乏層エッジも示す。
【００４７】
図１０に示すように、不純物添加領域６４がない場合でも、空乏層エッジ６０ａに示すように、ガードリング５０ａ，５０ｂの下方には、空乏層がほぼ理想的に伸びている。一方、不純物添加領域６４がない場合、空乏層エッジ６０ｂに示すように、ガードリング５０ｃ，５０ｄの下方では、空乏層の伸びが不十分である。従って、図１０に示すように、ガードリング５０ａ，５０ｂの近傍よりも、ガードリング５０ｃ，５０ｄの近傍に不純物添加領域６４を形成することが好ましい。空乏層エッジ６０ｂは、空乏層エッジ６０ａに比べて、曲率半径が大幅に小さい。
【００４８】
このように第１例では、上記した不純物添加領域６４を有している。よって、最も外側のガードリング５０ｄの外側にも、符号６２に示すように空乏層をドリフト領域３６内に大きく均一的に広げることができる。このため、最も外側のガードリング５０ｄの側方視における下側コーナー部付近での電界集中を緩和できる。上記したように、最も外側のガードリング５０ｄには、ドレイン電圧だけでなく、チップ端側からの電圧も加わるが、これらによる電界集中を効果的に緩和できる。従って、半導体装置の耐圧を向上させることができる。また、半導体装置の耐圧を安定化させることができる。
上記した不純物添加領域６４を形成すると、ガードリング５０を追加するのと同様の効果が得られる。それでいながら、ガードリング５０を追加した場合のようなチップ面積の増加は抑制できる。この結果、チップコストを低くできるという効果も得られる。
【００４９】
図１１は、図６の領域Ｋの第２例を示す。この例では、最も外側のガードリング５０ｄの外側であって、ガードリング５０の頂面よりも深い位置に、ガードリング５０と同じｐ型の不純物添加領域６４が複数（この例では３つ）形成されている。また、複数の不純物添加領域６４は、最も外側のガードリング５０ｄよりも内側のガードリング５０ｃの外側にも形成されている。
【００５０】
第２例によると、不純物添加領域６４の位置や不純物注入量の設定の自由度を向上させることができる。よって、高耐圧を実現するための設計がより行い易い。
【００５１】
図１０や図１１に示す不純物添加領域６４は、高エネルギーのイオン注入によって、素子表面から深い位置に不純物を導入し、次いで、熱処理を行って不純物を活性化させることで形成する。
【００５２】
図１２は、図６の領域Ｋの第３例を示す。この例では、最も外側のガードリング５０ｈが、他のガードリング５０ｅ，５０ｆ，５０ｇに比べて深くなっている。ガードリング５０群は、外側のガードリングほど深くなっている。
また、最も外側のガードリング５０ｈの境界面の曲率半径の最小値が、他のガードリング５０ｅ，５０ｆ，５０ｇの境界面の曲率半径の最小値に比べて大きい。ガードリング５０群は、外側のガードリングほど境界面の曲率半径の最小値が大きくなっている。
【００５３】
第３例によっても、第１例と同様の作用効果が得られる。
【００５４】
図１２に示す第３例のガードリング５０群の第１製造方法を図１３を参照して説明する。この例では、ガードリング５０ｆ，５０ｇ，５０ｈの製造方法を説明する。まず、図１３（ａ）に示すような半導体領域（ｎ−型ドリフト領域３６）上に、マスク７０を配置する。但し、イオン注入をする領域上はマスクを配置せず、露出させる。この例では、ガードリング５０ｆ，５０ｇ，５０ｈ（図１２参照）を形成する領域を露出させる。次に、ｐ型不純物をイオン注入する。これにより、図１２（ａ）の領域ｆ，ｇ，ｈには、ほぼ等しい深さまでイオン注入される。次に、図１３（ｂ）に示すように、領域ｆ上にもマスク７０ａを配置する。次に、図１２（ｂ）の領域ｇ，ｈが、領域ｆよりも深くなるようにｐ型不純物をイオン注入する。次に、図１３（ｃ）に示すように、領域ｇ上にもマスク７０ｂを配置する。次に、図１２（ｃ）の領域ｈが、領域ｇよりも深くなるようにｐ型不純物をイオン注入する。
以上により、領域ｆ，ｇ，ｈの順に深い位置までイオン注入された領域が形成される。
【００５５】
次に、熱処理を行う。これにより、イオン注入されたｐ型不純物が一括して活性化される。この結果、領域ｆ，ｇ，ｈにそれぞれ、ガードリング５０ｆ，５０ｇ，５０ｈが形成される。
【００５６】
図１２に示すガードリング５０群の第２製造方法を図１４を参照して説明する。まず、図１４（ａ）に示すような半導体領域（ｎ−型ドリフト領域３６）上に、マスク７０を配置する。この例では、ガードリング５０ｆ（図１２参照）を形成する領域を露出させておく。次に、ｐ型不純物をイオン注入する。これにより、図１４（ａ）の領域ｆにイオン注入される。次に、図１４（ｂ）に示すように、領域ｆ上にもマスク７０ａを配置する。一方、ガードリング５０ｇを形成する領域上はマスク７０を除去して露出させる。次に、ｐ型不純物が領域ｆよりも深い位置に達するようにイオン注入して領域ｇを形成する。次に、図１４（ｃ）に示すように、領域ｇ上にもマスク７０ｂを配置する。一方、ガードリング５０ｈを形成する領域上はマスク７０を除去して露出させる。次に、ｐ型不純物が領域ｇよりも深い位置に達するようにイオン注入して領域ｈを形成する。
以上により、領域ｆ，ｇ，ｈの順に深い位置までイオン注入された領域が形成される。
【００５７】
次に、熱処理を行う。これにより、イオン注入されたｐ型不純物が一括して活性化される。この結果、領域ｆ，ｇ，ｈにそれぞれ、ガードリング５０ｆ，５０ｇ，５０ｈが形成される。
【００５８】
一般には、イオン注入する時間（１回当たり一般に数分程度）に比べて、熱処理を行う時間（１回当たり一般に数時間程度）は大幅に長い。よって、上記した第１製造方法と第２製造方法によると、イオン注入を行う度に熱処理をする場合に比べて、ガードリング５０の形成に要する時間を大幅に短縮できる。
【００５９】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
（１）図１５に示すように、不純物添加領域５８は、ガードリング５０に接していてもよい。図１０に示す不純物添加領域６４も同様に、ガードリング５０に接していてもよい。
（２）図１６に示すように、不純物添加領域６０は、ガードリング５０のコーナー部の外側方向に多重構造（図１６では２重構造）で形成されていてもよい。
【００６０】
（３）図１７に示すように、不純物添加領域６２は、ガードリング５０のコーナー部を囲い込むような形状に形成してもよい。
（４）図１８に示すように、ｐ型の不純物添加領域６４と隣合うｎ型素子周囲領域に、所望の不純物濃度となるようにｎ型不純物を添加したｎ型領域６６を形成し、そのｐ型不純物添加領域６４とｎ型領域６６が交互に形成されるようにしてもよい。この構成によると、ｐ型不純物添加領域６４側とｎ型領域６６側に伸びる空乏層の分布をよりきめ細かく制御することができる。このため、より高耐圧の構造を実現し得る。
【００６１】
（５）本実施形態では、図５に示すように、例えば各耐圧保持領域（メイン素子分離領域４６、制御用素子分離領域４８、ガードリング５０）の４つのコーナー部外側全てにそれぞれ不純物添加領域５２，５６，５４が形成された例を示したが、４つのコーナー部外側全てに不純物添加領域５２等が形成されていなくても勿論よい。例えば４つのコーナー部外側のいずれか１箇所に形成してもよい。
（６）本実施形態では、図７等に示すように、不純物添加領域５２等の深さが耐圧保持領域の深さよりも浅い構造を例にして説明したが、不純物添加領域５２等の深さと耐圧保持領域の深さは同程度であってもよいし、不純物添加領域５２等の方が耐圧保持領域よりも深い構造であってもよい。
【００６２】
（７）本実施形態では、ｎチャネル型のＭＯＳＦＥＴを例にして、ｎ型の素子周囲領域に接するようにｐ型の不純物添加領域５２等を形成した構造を例に説明したが、本発明を例えばｐチャネル型のＭＯＳＦＥＴ等に適用して、ｐ型の素子周囲領域等に接するようなｎ型の不純物添加領域を形成しても勿論よい。
（８）不純物添加領域５２，６４等を形成するために添加する不純物（ドーパント）は、不純物添加領域５２，６４等の全てのもので同じであっても勿論よいし、異ならせてもよい。例えば本実施形態でいえば、不純物添加領域５２，６４の一部のものにはｐ型不純物としてＢ（ボロン）を添加し、不純物添加領域５２，６４の他のものにはｐ型不純物としてＡｌ（アルミニウム）を添加するというようにしてもよい。
（９）本実施形態では、メイン素子２６と制御用素子２８として、ＭＯＳＦＥＴを用いた場合を例にして説明したが、ＩＧＢＴや、ＭＯＳゲート型サイリスタや、バイポーラトランジスタ等の半導体素子を用いた場合も同様に本発明を適用することができる。
【００６３】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】コーナー部とライン部でイオン注入した不純物の拡散距離が異なることを説明するための図を示す（１）。
【図２】コーナー部とライン部でイオン注入した不純物の拡散距離が異なることを説明するための図を示す（２）。
【図３】コーナー部の曲率半径が小さい不純物注入領域と、曲率半径が大きい不純物注入領域を示す。
【図４】ガードリング群が形成された領域の従来構造の断面図を示す。
【図５】本発明の実施形態の半導体チップの平面図を示す。
【図６】図４のＡ−Ａ線での断面図を示す。
【図７】図４のＢ−Ｂ線での断面図を示す。
【図８】図４のＣ−Ｃ線での断面図を示す。
【図９】図４のＤ−Ｄ線での断面図を示す。
【図１０】図６のガードリング群が形成された領域の第１例を示す。
【図１１】図６のガードリング群が形成された領域の第２例を示す。
【図１２】図６のガードリング群が形成された領域の第３例を示す。
【図１３】図１２の第３例のガードリングの第１製造方法例を示す。
【図１４】図１２の第３例のガードリングの第２製造方法例を示す。
【図１５】本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す（１）。
【図１６】本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す（２）。
【図１７】本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す（３）。
【図１８】本発明の他の実施形態を説明するためのガードリングのコーナー部周辺の平面図を示す（４）。
【符号の説明】
２６：メイン素子
２８：制御用素子
３３：ドレイン電極
３４：ｎ＋型ドレイン領域
３６：ｎ−型ドリフト領域
３８：ｐ型ボディ領域
４０：トレンチ
４２：ゲート絶縁膜
４４：トレンチゲート電極
４５：ソース電極
４６：ｐ型メイン素子分離領域
４８：ｐ型制御用素子分離領域
５０：ガードリング
５２，５４，５６，６４：ｐ型不純物添加領域
５７：絶縁膜
Claims (10)
- 素子領域と、素子領域の周囲に形成された耐圧保持領域を備えた半導体装置であって、
耐圧保持領域の外側周辺領域のうち、耐圧保持領域の平面視形状のコーナー部外側の領域のみに耐圧保持領域と同じ導電型の不純物添加領域が形成されていることを特徴とする半導体装置。 - 前記耐圧保持領域は、ガードリング、又は素子領域をその外側の領域から分離する素子分離領域であることを特徴とする請求項１に記載の半導体装置。
- 素子領域と、素子領域の周囲に形成されたガードリング群を備えた半導体装置であって、
最も外側のガードリングの外側であってそのガードリングの頂面よりも深い位置に、そのガードリングと同じ導電型の不純物添加領域が形成されていることを特徴とする半導体装置。 - 最も外側のガードリングよりも内側のガードリングの外側であってそのガードリングの頂面よりも深い位置に、そのガードリングと同じ導電型の不純物添加領域が形成されていることを特徴とする請求項３に記載の半導体装置。
- 前記不純物添加領域は、その領域と隣合うガードリングの下端と同じ高さに位置する領域を含むことを特徴とする請求項３又は４に記載の半導体装置。
- 前記不純物添加領域は、その領域と隣合うガードリングの側方視形状の下端側コーナー部に対向する位置にある領域を含むことを特徴とする請求項３〜５のいずれかに記載の半導体装置。
- 素子領域と、素子領域の周囲に形成されたガードリング群を備えた半導体装置であって、
最も外側のガードリングが、他のガードリングに比べて深くなっていることを特徴とする半導体装置。 - 前記ガードリング群は、外側のガードリングほど深くなっていることを特徴とする請求項７に記載の半導体装置。
- 前記素子領域は、第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域を有し、
前記半導体装置は、第２半導体領域と一体であるか又は第２半導体領域に接しており、第２半導体領域と同じ導電型であり、前記素子領域の周囲に形成された素子周囲領域をさらに備え、
請求項１に記載の耐圧保持領域又は請求項３〜８のいずれかに記載のガードリングは、素子周囲領域に接するとともに素子周囲領域と逆導電型であることを特徴とする半導体装置。 - 請求項７又は８に記載の半導体装置の製造方法であって、
深さの異なるガードリングを形成するための不純物のイオン注入工程を複数回行った後に、複数回イオン注入した不純物の活性化熱処理を一括して行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003107368A JP4264285B2 (ja) | 2002-09-09 | 2003-04-11 | 半導体装置とその製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002262294 | 2002-09-09 | ||
| JP2003107368A JP4264285B2 (ja) | 2002-09-09 | 2003-04-11 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004158817A true JP2004158817A (ja) | 2004-06-03 |
| JP4264285B2 JP4264285B2 (ja) | 2009-05-13 |
Family
ID=32827440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003107368A Expired - Fee Related JP4264285B2 (ja) | 2002-09-09 | 2003-04-11 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4264285B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012801A (ja) * | 2005-06-29 | 2007-01-18 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2008004643A (ja) * | 2006-06-20 | 2008-01-10 | Toshiba Corp | 半導体装置 |
| JP2010062377A (ja) * | 2008-09-04 | 2010-03-18 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7772669B2 (en) | 2006-05-31 | 2010-08-10 | Mitsubishi Electric Corporation | Semiconductor device having an improved structure for high withstand voltage |
| JP2011181805A (ja) * | 2010-03-03 | 2011-09-15 | Toshiba Corp | 半導体装置 |
| KR20130045183A (ko) * | 2011-10-25 | 2013-05-03 | 훼어촤일드 세미컨덕터 코포레이션 | 트랜치 소자들을 위한 집적된 게이트 런너 및 필드 임플란트 종단부 |
| US20130153954A1 (en) * | 2011-12-16 | 2013-06-20 | Mitsubishi Electric Corporation | Semiconductor device |
| WO2013168795A1 (ja) * | 2012-05-11 | 2013-11-14 | ローム株式会社 | 半導体装置 |
| WO2014054319A1 (ja) * | 2012-10-02 | 2014-04-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2016096286A (ja) * | 2014-11-17 | 2016-05-26 | トヨタ自動車株式会社 | 半導体装置 |
| JP2017028213A (ja) * | 2015-07-28 | 2017-02-02 | 新電元工業株式会社 | 半導体リレー素子及び半導体リレーモジュール |
| JP2018157040A (ja) * | 2017-03-16 | 2018-10-04 | ローム株式会社 | 半導体装置 |
| CN108735720A (zh) * | 2017-04-25 | 2018-11-02 | 松下知识产权经营株式会社 | 半导体元件 |
-
2003
- 2003-04-11 JP JP2003107368A patent/JP4264285B2/ja not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012801A (ja) * | 2005-06-29 | 2007-01-18 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| US7772669B2 (en) | 2006-05-31 | 2010-08-10 | Mitsubishi Electric Corporation | Semiconductor device having an improved structure for high withstand voltage |
| JP2008004643A (ja) * | 2006-06-20 | 2008-01-10 | Toshiba Corp | 半導体装置 |
| JP2010062377A (ja) * | 2008-09-04 | 2010-03-18 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2011181805A (ja) * | 2010-03-03 | 2011-09-15 | Toshiba Corp | 半導体装置 |
| KR101998716B1 (ko) * | 2011-10-25 | 2019-07-10 | 페어차일드 세미컨덕터 코포레이션 | 트랜치 소자들을 위한 집적된 게이트 런너 및 필드 임플란트 종단부 |
| KR20130045183A (ko) * | 2011-10-25 | 2013-05-03 | 훼어촤일드 세미컨덕터 코포레이션 | 트랜치 소자들을 위한 집적된 게이트 런너 및 필드 임플란트 종단부 |
| US20130153954A1 (en) * | 2011-12-16 | 2013-06-20 | Mitsubishi Electric Corporation | Semiconductor device |
| US8963198B2 (en) | 2011-12-16 | 2015-02-24 | Mitsubishi Electric Corporation | Semiconductor device |
| WO2013168795A1 (ja) * | 2012-05-11 | 2013-11-14 | ローム株式会社 | 半導体装置 |
| US9337257B2 (en) | 2012-05-11 | 2016-05-10 | Rohm Co., Ltd. | Semiconductor device |
| WO2014054319A1 (ja) * | 2012-10-02 | 2014-04-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2016096286A (ja) * | 2014-11-17 | 2016-05-26 | トヨタ自動車株式会社 | 半導体装置 |
| JP2017028213A (ja) * | 2015-07-28 | 2017-02-02 | 新電元工業株式会社 | 半導体リレー素子及び半導体リレーモジュール |
| JP2018157040A (ja) * | 2017-03-16 | 2018-10-04 | ローム株式会社 | 半導体装置 |
| CN108735720A (zh) * | 2017-04-25 | 2018-11-02 | 松下知识产权经营株式会社 | 半导体元件 |
| JP2018186160A (ja) * | 2017-04-25 | 2018-11-22 | パナソニックＩｐマネジメント株式会社 | 半導体素子 |
| CN108735720B (zh) * | 2017-04-25 | 2023-04-07 | 松下知识产权经营株式会社 | 半导体元件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4264285B2 (ja) | 2009-05-13 |
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| JP2005347367A (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051108 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
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