CN108735720A - 半导体元件 - Google Patents

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Abstract

本发明提供一种能耐受高耐压且大电流的使用的半导体元件。半导体元件(100)具备半导体基板、配置在半导体基板上的碳化硅半导体层、和配置在碳化硅半导体层内的终端区域。终端区域具有：配置为包围碳化硅半导体层的表面的一部分的保护环区域、和配置为与保护环区域分离并包围保护环区域的周围的包括多个环的FLR区域。终端区域包括扇部，在扇部，多个环之中的至少一个环的内周以及外周和保护环区域的内周以及外周具有相同的第1曲率中心，第1曲率中心位于比保护环区域的内周更靠内侧的位置，保护环区域的内周的曲率半径为50μm以下。

Description

半导体元件
技术领域
本公开涉及半导体元件。
背景技术
碳化硅(silicon carbide：SiC)是与硅(Si)相比带隙大且硬度高的半导体材料。SiC例如应用于开关元件以及整流元件等半导体元件。利用了SiC的半导体元件与利用了Si的半导体元件相比，例如具有能够降低功率损失的优点。
利用了SiC的代表性半导体元件是金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field-Effect Transistor：MISFET)以及肖特基势垒二极管(Schottky-Barrier Diode：SBD)。金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET)是MISFET的一种。此外，结型势垒肖特基二极管(Junction-Barrier Schottky Diode：JBS)是SBD的一种。
利用了SiC的半导体元件(以下称为“SiC半导体元件”)具有半导体基板、和配置在半导体基板的主面上的包含SiC的半导体层。在半导体层的上方，作为表面电极而配置有与元件外部电连接的电极。在SiC半导体元件的终端或者周边，在半导体层设置有用于缓和电场的终端构造。(参照专利文献1)。
在先技术文献
专利文献
专利文献1：日本特开2008-300506号公报
谋求能耐受高耐压且大电流的使用的可靠性高的半导体元件。
然而，在专利文献1所公开的以往的SiC半导体元件中，为了能耐受高耐压的使用，在俯视时增大流动大电流的有效区域的角部分的曲率半径。因而，有效区域的面积降低，有可能无法确保充分的电流量。
发明内容
发明要解决的课题
本公开的一形态提供一种能耐受高耐压且大电流的使用的半导体元件。
用于解决课题的手段
为了解决上述课题，本公开的一形态包括以下所示的半导体元件。即，该半导体元件具备第1导电型的半导体基板、第1导电型的碳化硅半导体层、第2导电型的终端区域、第1电极和第2电极。第1导电型的半导体基板具有主面以及背面。第1导电型的碳化硅半导体层配置在半导体基板的主面上。第2导电型的终端区域配置在碳化硅半导体层内。第1电极配置在碳化硅半导体层上，且与碳化硅半导体层形成肖特基结。第2电极配置在半导体基板的背面上，且与半导体基板形成欧姆结。终端区域配置为从半导体基板的主面的法线方向观察时包围碳化硅半导体层的表面的一部分。此外，终端区域具有：与碳化硅半导体层的表面相接的第2导电型的保护环区域、和配置为与保护环区域分离并包围保护环区域的周围的第2导电型的包括多个环的FLR区域。第1电极具有与碳化硅半导体层相接的面。此外，第1电极在与碳化硅半导体层相接的面的边缘部，与保护环区域相接。此外，从碳化硅半导体层表面的法线方向观察，终端区域包括扇部。在该扇部，多个环之中的至少一个环的内周以及外周和保护环区域的内周以及外周具有相同的第1曲率中心。此外，第1曲率中心位于比保护环区域的内周更靠内侧的位置，保护环区域的内周的曲率半径为50μm以下。
上述的包括性或者具体的形态可以由系统、方法、集成电路、计算机程序或者记录介质来实现。或者，也可以由系统、装置、方法、集成电路、计算机程序以及记录介质的任何组合来实现。
发明效果
根据本公开的一形态，提供一种能耐受高耐压且大电流的使用的半导体元件。
附图说明
图1A是表示本发明的实施方式的半导体元件100的剖面的图。
图1B是本发明的实施方式的半导体元件100中的、形成在漂移层102上的终端区域150的俯视图。
图2是表示本发明的实施方式的半导体元件100中的、形成在漂移层102上的终端区域150的另一例的俯视图。
图3是表示本发明的实施方式的半导体元件100中的、耐压的曲率半径依赖性的图。
图4是表示本发明的实施方式的半导体元件100中的、反向漏电流-电压特性的图。
图5是表示本发明的实施方式的半导体元件100的形成方法的剖面示意图。
图6是表示本发明的实施方式的半导体元件100的形成方法的剖面示意图。
图7是表示本发明的实施方式的半导体元件100的形成方法的剖面示意图。
图8是表示本发明的实施方式的半导体元件100的形成方法的剖面示意图。
图9是表示本发明的实施方式的半导体元件100的形成方法的剖面示意图。
图10是表示本发明的实施方式的半导体元件100的形成方法的剖面示意图。
图11是表示本发明的实施方式的半导体元件100的形成方法的剖面示意图。
图12是表示本发明的实施方式的半导体元件100的形成方法的剖面示意图。
图13是表示本发明的实施方式的半导体元件100的形成方法的剖面示意图。
图14A是表示本发明的实施方式的半导体元件200的剖面的图。
图14B是本发明的实施方式的半导体元件200中的、形成在漂移层102上的终端区域150以及势垒区域153的俯视图。
图15A是表示本发明的实施方式的半导体元件300的剖面的图。
图15B是本发明的实施方式的半导体元件300中的、形成在漂移层102上的终端区域150以及势垒区域153的俯视图。
图16A是表示本发明的实施方式的半导体元件400的剖面的图。
图16B是本发明的实施方式的半导体元件400中的、形成在漂移层102上的终端区域150以及势垒区域153的俯视图。
图17A是表示本发明的实施方式的半导体元件100的变形例的剖面的图。
图17B是本发明的实施方式的半导体元件100的变形例中的、形成在漂移层102上的终端区域150以及终端注入区域154的俯视图。
图17C是表示本发明的实施方式的半导体元件100的变形例的剖面的图。
图17D是本发明的实施方式的半导体元件100的变形例中的、形成在漂移层102上的终端区域150以及终端注入区域154的俯视图。
图18是表示本发明的实施方式的半导体元件100的变形例的剖面的图。
图19是表示本发明的实施方式的半导体元件100的变形例的剖面的图。
图20是表示本发明的实施方式的半导体元件100的变形例的剖面的图。
图21是表示本发明的实施方式的半导体元件100中的、形成在漂移层102上的终端区域150的变形例的俯视图。
符号说明
100、200、300、400、500A、500B、500C、500D 半导体元件
101 半导体基板
102 漂移层
102B 缓冲层
102E 周边区域
110 第2电极
111 绝缘膜
112 表面电极
113 背面电极
114 保护膜
121、141、151 保护环区域
150 终端区域
152 FLR区域
159 第1电极
具体实施方式
本公开的一形态的概要如下所述。
本公开的一形态所涉及的半导体元件具备：第1导电型的半导体基板、第1导电型的碳化硅半导体层、第2导电型的终端区域、第1电极和第2电极。第1导电型的半导体基板具有主面以及背面。第1导电型的碳化硅半导体层配置在半导体基板的主面上。第2导电型的终端区域配置在碳化硅半导体层内。第1电极配置在碳化硅半导体层上，且与碳化硅半导体层形成肖特基结。第2电极配置在半导体基板的背面上，且与半导体基板形成欧姆结。终端区域配置为从半导体基板的主面的法线方向观察时包围碳化硅半导体层的表面的一部分。此外，终端区域具有：与碳化硅半导体层的表面相接的第2导电型的保护环区域、和配置为与保护环区域分离并包围保护环区域的周围的第2导电型的包括多个环的FLR区域。第1电极具有与碳化硅半导体层相接的面。此外，第1电极在与碳化硅半导体层相接的面的边缘部，与保护环区域相接。此外，从碳化硅半导体层表面的法线方向观察，终端区域包括扇部。在该扇部，多个环之中的至少一个环的内周以及外周和保护环区域的内周以及外周具有相同的第1曲率中心。此外，第1曲率中心位于比保护环区域的内周更靠内侧的位置，保护环区域的内周的曲率半径为50μm以下。
保护环区域的内周的曲率半径例如可以为10μm以上。
保护环区域的内周的曲率半径例如也可以为10μm以下。
保护环区域的内周例如可以具有直角的角部。
所述终端区域例如可以还包括至少两个直线部，所述直线部的内周以及外周包含直线，扇部例如可以配置为将至少两个直线部的端部相连。
本公开的一形态所涉及的半导体元件具备：第1导电型的半导体基板、第1导电型的碳化硅半导体层、第2导电型的终端区域、第1电极和第2电极。第1导电型的半导体基板具有主面以及背面。第1导电型的碳化硅半导体层配置在半导体基板的主面上。第2导电型的终端区域配置在碳化硅半导体层内。第1电极配置在碳化硅半导体层上，且与碳化硅半导体层形成肖特基结。第2电极配置在半导体基板的背面上，与半导体基板形成欧姆结。该终端区域配置为从半导体基板的主面的法线方向观察时包围碳化硅半导体层表面的一部分。终端区域具有：与碳化硅半导体层的表面相接的第2导电型的保护环区域、和配置为与保护环区域分离并包围保护环区域的周围的第2导电型的包括多个环的FLR区域。第1电极具有与碳化硅半导体层相接的面。此外，第1电极在与碳化硅半导体层相接的面的边缘部，与保护环区域相接。从碳化硅半导体层表面的法线方向观察，终端区域包括扇部。在该扇部，多个环之中的至少一个环的内周以及外周和保护环区域的外周具有相同的第1曲率中心。第1曲率中心与保护环区域的内周一致或者位于保护环区域内。
在将保护环区域的宽度设为例如W(μm)时，保护环区域的外周的曲率半径例如可以为50+W(μm)以下。
保护环区域的内周例如可以具有与第1曲率中心不同的第2曲率中心。此时，从碳化硅半导体层表面的法线方向观察，第2曲率中心例如可以位于比保护环区域的内周更靠内侧的位置。此外，保护环区域的内周的曲率半径例如可以为10μm以下。
终端区域例如可以还包括至少两个直线部，所述直线部的内周以及外周包含直线。此外，扇部例如可以配置为将至少两个直线部的端部相连。
以下，对本公开的更具体的实施方式进行说明。不过，有时会省略必要以上的详细说明。例如，有时省略已经熟知的事项的详细说明以及对于实质上相同的结构的重复说明。这是为了避免以下的说明变得不必要地冗余，以使本领域技术人员易于理解。另外，发明者为使本领域技术人员充分理解本公开而提供了附图以及以下的说明，并非意图通过这些内容来限定权利要求书中记载的主题。在以下的说明中，对于具有相同或者类似的功能的构成要素，赋予相同的参照符号。
(实施方式)
以下，边参照附图边对本公开的半导体元件的实施方式进行说明。在本实施方式中，示出第1导电型为n型、第2导电型为p型的例子，但并不限定于此。在本公开的实施方式中，也可第1导电型为p型、第2导电型为n型。
(半导体元件的构造)
参照图1A至图13来说明本实施方式所涉及的半导体元件100。
图1A以及图1B分别是用于说明本实施方式所涉及的半导体元件100的概略的剖视图以及俯视图。半导体元件100具备第1导电型的半导体基板101、和配置在半导体基板101的主面上的作为第1导电型的碳化硅半导体层的漂移层102。在图1A中，虽然在漂移层102与半导体基板101之间具备缓冲层102B，但也可以省略缓冲层102B。在漂移层102内配置有第2导电型的终端区域150。第2导电型的终端区域150具有保护环区域151以及环绕其周边的包括多个环的FLR(Field Limiting Ring：场限环)区域152。
在漂移层102上配置有第1电极159。第1电极159与漂移层102形成了肖特基结。第1电极159在与作为碳化硅半导体层的漂移层102相接的面的边缘部，与保护环区域151相接。与保护环区域151相接的金属材料可以仅是第1电极159。保护环区域151可以与第1电极159具有非欧姆结。在第1电极159的表面配置有表面电极112。
在漂移层102的表面102S上的一部分配置有绝缘膜111，覆盖终端区域150的一部分。第1电极159的一部分也可以覆盖绝缘膜111上。保护膜114配置为覆盖绝缘膜111上的一部分。保护膜114也可以覆盖表面电极112的一部分。
在半导体基板101的作为与主面对置的面的背面上，配置有第2电极110。第2电极110与半导体基板101形成了欧姆结。在第2电极110的下表面、即与半导体基板101相反一侧的面，配置有背面电极113。
如图1A所示，终端区域150可以具有：与第1电极159的一部分相接的第2导电型的保护环区域151、和配置为包围保护环区域151的包括多个环的作为第2导电型的浮动(floating)区域的FLR区域152。FLR区域152配置为不与保护环区域151接触。另外，终端区域150只要具有配置为包围漂移层102的表面的一部分的至少一个区域即可，不限定于例示的结构。例如，作为终端区域150，也可以形成使第2导电型的杂质浓度在半导体基板101的面内方向发生变化的JTE(Junction Termination Extention：结终端扩展)区域。
接下来，在图1B中示出对半导体元件100的漂移层102的表面102S进行了俯视的情况。为了简化说明，在此未图示漂移层102的表面102S上的构造物。终端区域150的内侧是有效区域102A，在漂移层102的表面102S，电流流经该区域。将漂移层102的表面102S中的、有效区域102A以外的区域定义为周边区域102E。周边区域102E包括保护环区域151以及FLR区域152。另外，100E表示半导体元件100的芯片端。在该例子中，虽然半导体元件100被切取为正方形状，但也可以是长方形或者其他多边形。半导体元件100主要从圆形的半导体晶片切取为四边形状。
在相对于半导体元件100的第2电极110而向第1电极159施加负电压时，有时存在半导体元件100内高电场集中而耐压下降的情况。为了抑制该耐压下降而设置了终端区域150，但在半导体元件100的角部，终端区域150如图1B所示那样配置为具有曲率。终端区域150例如能够通过其内周以及外周由直线构成的至少两个直线区域150a、和包括曲线的扇形区域150b来表现。扇形区域150b配置为将至少两个直线区域150a的端部相连。在该例子中，直线区域150a的内周以及外周仅由直线构成，但内周以及外周的一部分可以不是直线状。此外，与扇形区域150b相连的两个区域可以不是直线区域150a，例如其内周以及外周可以由曲率比扇形区域150b大的曲线构成。在此，为了简化说明，将切取为四边形的半导体元件100的漂移层102的表面102S分割成9个区域。将周边区域102E之中的包括终端区域150的扇形区域的部分设为102EC，将包括终端区域150的直线区域的部分设为102EL。由此，终端区域150由4个角的区域102EC和除此之外的4个区域102EL分割。
有效区域102A的角可以具有曲率。在该情况下，如图2所示，将包括有效区域102A和周边区域102E的边界由曲线表示的部分在内的有效区域102A的角的区域定义为102AC，将包括有效区域102A和周边区域102E的边界由直线表示的部分在内的有效区域102A的区域定义为102AL，将除此之外的有效区域定义为102AM。由此，有效区域102A被分割成4个扇形区域102AC、4个四边形区域102AL和除此之外的区域102AM。在此，若再次着眼于图1B，则在图1B中是有效区域102A的角不具有曲率的情况，在该情况下，有效区域102A和102AM一致。即，有效区域102A不被分割。
在图1B以及图2所示的例子中，在位于区域102EC的终端区域150中，FLR区域152中的环的内周以及外周和保护环区域151的外周具有相同的曲率中心P。在图2所示的例子中，保护环区域151的内周也具有相同的曲率中心P。在图1B以及图2所示的例子中，FLR区域152中的所有环的内周以及外周具有曲率中心P，但只要至少一个环的内周以及外周具有曲率中心P即可。
在图2所示的例子中，曲率中心P存在于有效区域102A内。即，曲率中心P位于比保护环区域151的内周更靠内侧的位置。在此，若将从点P至保护环区域151的内周为止的距离定义为曲率半径r0，则在图2的例子中r0具有正值，但在图1B的例子中r0为零。在本申请中，关注于该曲率半径r0。
在以往的半导体元件中，曲率半径r0具有充分大的值，例如为100μm以上。通过充分增大曲率半径r0，从而能够抑制耐压下降，另一方面，会减小有效区域102A的面积，从而半导体元件的导通状态下的电流量降低。即，导通电阻或者导通电压上升。本申请发明者发现即便充分减小该曲率半径r0也不会发生极端的耐压劣化。随着曲率半径r0变小，在图2所示的区域102AC中，保护环区域151的内周变得有棱角。由此，有效区域102A的面积变大，半导体元件的导通状态下的电流量增加。
针对半导体元件100，将曲率半径r0设为参数，对半导体元件100的雪崩耐压进行了评价。在图3中示出利用曲率半径r0为零、3μm、10μm、50μm以及130μm时的雪崩耐压而绘制出的结果。在此，耐压用有效区域102A的面积进行标准化，设为其电流值为0.01A/cm2时的电压。在以往的半导体元件中经常利用的曲率半径r0为100μm以上的半导体元件之中，获得了1990V程度的耐压，但即便是曲率半径r0为10μm以上且50μm以下的半导体元件也获得了同样的耐压。
即，保护环区域的内周的曲率半径可以为10μm以上且50μm以下。由此，既能维持与曲率半径为100μm以上的以往的半导体元件相同的高耐压又能充分确保有效区域102A的面积，从而可获得能耐受大电流的使用的效果。
另一方面，在曲率半径r0为10μm以下的半导体元件中，如图3所示看到了耐压的下降。然而，确认出该耐压下降是在实用上没有问题的水平。为了表示该依据，在图4中示出半导体元件100中的反向电流-电压特性。在此，反向相当于相对于第2电极110而向第1电极159施加负电压的情况。在图4中叠加显示曲率半径r0为零、10μm以及50μm的情况下的半导体元件100的反向电流-电压特性。可知，从超过了1950V的附近，电流极端地增加，流过雪崩电流。此时的雪崩耐压与曲率半径r0为50μm的情况相比，零的情况略微小。另一方面，若观察1900V以下的漏电流的区域，则可知在曲率半径r0为零、10μm以及50μm的情况下波形几乎完全重叠。总而言之，虽然可看到略微的耐压下降，但即便减小曲率半径r0，也完全不会影响到漏电流，表示在实用上没有任何问题。
即，保护环区域的内周的曲率半径可以为10μm以下。由此，与曲率半径为100μm以上的以往的半导体元件相比，虽然可看到略微的耐压下降，但有效区域102A的面积却被充分确保，可获得在漏电流的增加也得以抑制的同时能耐受大电流的使用的效果。此外，如图1B的例子所示，如果保护环区域121的内周的曲率半径为零，则在抑制高耐压的下降的同时使有效区域102A的面积为最大限，从而可获得能耐受大电流的使用的效果。
在图1B的例子中，在保护环区域121的内周的曲率半径为零时，曲率中心P位于有效区域102A的4个角部，即，位于保护环区域151的内周的角部。保护环区域121的内周的曲率半径为零，也可以说是曲率半径P与保护环区域151的内周一致。在图1B的例子中，虽然保护环区域151的内周具有直角的角部，但并不限定于此。
在曲率半径为100μm以上的以往的半导体元件中，为了增大有效区域的面积，必须增大半导体元件整体的尺寸。另一方面，在本实施方式中的半导体元件之中，能够以比以往中的半导体元件小的尺寸来实现具有与以往的半导体元件中的有效区域相同的面积的有效区域。
在图示的例子中，包围大致矩形的有效区域102A的终端区域150在有效区域102A的4个角部的外侧分别具有上述的扇部。另外，本实施方式中的终端区域只要在有效区域102A的至少一个角部的外侧具有上述的扇部即可。有效区域102A的平面形状也不限定于矩形。
(半导体元件的制造方法)
接下来，利用图5至图13来说明本实施方式所涉及的半导体元件100的制造方法。图5至图13是表示本实施方式所涉及的半导体元件100的制造方法的一部分的剖视图。
首先，准备半导体基板101。半导体基板101例如是在电阻率为0.02Ωcm程度的低电阻的n型4H-SiC(0001)中于＜11-20＞方向上例如偏切了4度得到的基板。
如图5所示，在半导体基板101上，通过外延生长来形成高电阻且n型的漂移层102。在形成漂移层102之前，也可以在半导体基板101上沉积n型且高杂质浓度的包含SiC的缓冲层102B。缓冲层的杂质浓度例如为1×1018cm-3，缓冲层的厚度例如为1μm。漂移层102例如包含n型4H-SiC，杂质浓度以及厚度例如分别为6×1015cm-3以及11μm。关于浓度以及膜厚，为了获得需要的耐压而可适当选择，因此并不限定于该数值。
接下来，如图6所示，在漂移层102上形成了例如包含SiO2的掩模1600之后，例如将Al离子注入至漂移层102。由此，在漂移层102形成离子注入区域1510、1520。离子注入区域1510、1520之后分别成为保护环区域151以及FLR区域152。如果中央区域中的掩模1600的形状为长方形或者正方形，则保护环区域151的内周具有直角的角部。不过，实际上，中央区域中的掩模1600的角可以不是完全的直角，能具有几μm的曲率半径。
另外，虽然未图示，但根据需要可以对半导体基板101的背面侧进行第1导电型的杂质注入，进一步提高背面侧的第1导电型浓度。
接下来，如图7所示，在除去掩模1600之后，以1500～1900℃程度的温度来进行热处理，由此从离子注入区域1510、1520分别形成保护环区域151以及FLR区域152。另外，可以在热处理实施前在漂移层102的表面沉积碳膜，在热处理后除去碳膜。此外，然后，可以在漂移层102的表面形成热氧化膜之后，通过蚀刻除去该热氧化膜，从而对漂移层102的表面进行清洁化。图1A所示的保护环区域151的宽度W例如为15μm。FLR区域152由多个环构成，使得环绕保护环区域151。形成有多个的FLR各自的注入区域的宽度例如为1μm～2μm，间隔为0.7μm～5μm程度。FLR的宽度以及各FLR间的间隔可以为固定值，也可以为了实现半导体元件100的希望耐压而变化。FLR区域152在本实施方式中设为10个，但其个数也可以为了实现希望耐压而变更，例如可以为25个程度。由保护环区域151以及FLR区域152形成的终端区域150的第2导电型杂质的最大浓度例如为2×1020cm-3程度，深度例如为1μm。在终端区域150的第2导电型杂质浓度变得与第1导电型的漂移层102的浓度相同之处，定义深度。
接下来，如图8所示，接着在漂移层102表面形成例如500nm的例如包含SiO2的绝缘膜111来保护表面之后，在半导体基板101的背面侧沉积200nm程度的例如Ni之后，以约1000℃来进行热处理，由此来形成第2电极110。第2电极110与半导体基板101的背面形成欧姆结。电极材料并不限于Ni，只要是例如Ti或者Mo等能够形成硅化物的金属即可。
然后，形成基于光致抗蚀剂的掩模，例如通过湿式蚀刻使得保护环区域151的一部分以及保护环区域151的内侧的漂移层102露出。然后，除去掩模。如此一来，如图9所示，可获得具有开口的绝缘膜111。
接下来，如图10所示，沉积第1电极用导电膜(第1电极159)，使得覆盖具有开口的绝缘膜111以及在开口部露出的漂移层102的整个面。第1电极用导电膜例如为Ti、Ni或者Mo等。第1电极用导电膜的厚度例如为200nm。然后，以100℃以上且700℃以下的温度，对具有第1电极用导电膜(第1电极159)的半导体基板101进行热处理。由此，第1电极用导电膜(第1电极159)与漂移层102形成肖特基结。
然后，在第1电极用导电膜(第1电极159)的上方沉积表面电极用导电膜。表面电极用导电膜是例如包含Al的4μm程度的金属膜。在表面电极用导电膜上形成掩模来蚀刻不需要的部分，从而第1电极用导电膜(第1电极159)的一部分也除去，使得绝缘膜111的一部分露出。在对表面电极用导电膜的一部分进行蚀刻之后除去掩模，从而形成如图11所示那样的表面电极112以及被图案化的第1电极159。此时的蚀刻可以是湿式蚀刻或者干式蚀刻。
接着，根据需要来形成图12所示的保护膜114(钝化膜)。首先，在已露出的绝缘膜111以及表面电极112的上方，形成包含SiN或者聚酰亚胺等有机膜的钝化膜用的绝缘膜(保护膜114)。然后，准备具有如暴露表面电极112的上部所形成的钝化膜用的绝缘膜(保护膜114)以及半导体元件100的端部这样的开口的掩模，通过干式蚀刻或者湿式蚀刻、显影等，对钝化膜的一部分进行蚀刻，使得表面电极112的一部分以及半导体元件100的端部露出。然后，除去掩模。由此，如图12所示，可获得表面电极112上的一部分被开口的保护膜114。保护膜114只要是绝缘体即可，例如可以为SiO2膜，也可以为聚苯并噁唑(Polybenzoxazole)等有机膜。
然后，如图13所示，根据需要形成背面电极113。背面电极113的形成工艺可以在上述的保护膜114的形成工序之前，也可以在表面电极112的形成工序之前。背面电极113例如从与第2电极110相接的一侧起依次沉积Ti、Ni以及Ag。各自的厚度例如为0.1μm、0.3μm以及0.7μm。经过以上的工序，形成半导体元件100。
(变形例)
以下，对本实施方式的半导体元件的变形例进行说明。
图14A至图16B表示针对作为本发明的主旨的终端区域150而在有效区域120A配置势垒区域153从而进行了JBS化的半导体元件。从半导体基板101的法线方向观察，在漂移层102中的位于终端区域150的内侧的区域，可以配置多个第2导电型的势垒区域153。通过形成势垒区域153，能够降低对由第1电极159以及漂移层102形成的肖特基结施加反向偏压的情况下的肖特基漏电流。另外，势垒区域153可以在形成终端区域150时同时形成。
图14A以及图14B所示的半导体元件200将在一个方向上延伸的势垒区域153等间隔地配置有多个。势垒区域153的宽度例如为1μm～2μm，相邻的势垒区域153的间隔例如为2μm～10μm。势垒区域153的宽度可以比相邻的势垒区域153的间隔宽度小。
图15A以及图15B所示的半导体元件300将四边形状的势垒区域153等间隔地配置有多个。势垒区域153的边的长度例如为1μm～2μm，相邻的势垒区域153的间隔例如为2μm～10μm。势垒区域153的宽度可以比相邻的势垒区域153的间隔宽度小。此外，图15A以及图15B的势垒区域153虽然表示为正方形状，但也可以为长方形状、其他多边形状，也可以为圆状。
图16A以及图16B所示的半导体元件400对图15B所示的势垒区域153的位置略微进行变更，以错开半周期的配置来构成。如图16B所示，也可区域102EL中的保护环区域151的内周的一部分与势垒区域153重叠。虽然未图示，但也存在势垒区域153与区域102EC中的保护环区域151的内周重叠的情况。在保护环区域151的内周部分性地与势垒区域153重叠的情况下，与势垒区域153重叠的部分的保护环区域151的内周能够由保护环区域141的外周以及保护环区域151的宽度W来规定。保护环区域151的内周与势垒区域153相接的情况也同样。
如以上那样的势垒区域153的形状以及配置并不限定于上述情况。
以下，进一步追加说明本实施方式的半导体元件的变形例。
图17A以及图17B所示的半导体元件500A表示相对于图1A所示的半导体元件100而在终端区域150的外侧且半导体元件100的端部的内侧的区域赋予了密封环1120的例子。可以在密封环1120下配置有势垒金属1590。在配置密封环1120的情况下，也可将绝缘膜111的一部分开口，使得漂移层102的一部分暴露，从而接触势垒金属1590。此外，对于势垒金属1590接触的区域，可以设置第2导电型的终端注入区域154。在该情况下，势垒金属1590可以与终端注入区域154直接连接。在图17A以及图17B所示的半导体元件500A中，终端注入区域154配置为与FLR区域152的外周分离并与半导体元件的端部相接。但是，终端注入区域154如图17C以及图17D所示可以是具有一定宽度的环形状。即便不将终端注入区域154配置为与半导体元件的端部相接，半导体元件500A的电流-电压特性也几乎没有差异。此外，半导体元件的角部中的终端注入区域154的内周的曲率中心可以与点P相同。
此外，图18中的半导体元件500B是相对于半导体元件500A而删除了终端注入区域154的构造。在该情况下，势垒金属1590可以与漂移层102直接连接。即便不具有终端注入区域154，半导体元件500B的电流-电压特性与图17A至图17D中的半导体元件500A的电流-电压特性也几乎相同。
此外，图19中的半导体元件500C是相对于半导体元件500A而删除了势垒金属1590的构造。在该情况下，密封环1120可以与终端注入区域154直接连接。
此外，图20中的半导体元件500D是相对于半导体元件500A而删除了势垒金属1590以及终端注入区域154的构造。在该情况下，密封环1120可以与漂移层102直接连接。
另外，势垒金属1590可以与第1电极159同时形成。此外，密封环1120可以与表面电极112同时形成。进而，终端注入区域154可以与终端区域150同时形成。终端注入区域154在图17A、图17B以及图19中配置为与半导体元件的端部相接，但如图17C以及图17D所示可以设置为与半导体元件的端部分离。进而，终端注入区域154可以另行形成为第1导电型。
此外，图17A至图20所示的密封环1120可以被保护膜114覆盖。
此外，相对于图1B所示的点P处的曲率半径为零且定义了保护环区域151的内周的半导体元件100，如图21所示可以将比点P更靠内侧的点Q作为新的曲率中心来扩大角部的保护环区域的内周部分的面积。点P位于保护环区域151内，点Q位于比保护环区域151的内周更靠内侧的位置。若利用保护环区域151的宽度W(μm)，则保护环区域151的外周可以为50+W(μm)以下。该外周的条件与图1B以及图2所示的例子相同。但是，在该情况下，有效区域102A变窄。和有效区域102A为四边形、且曲率中心P与其角一致的图1B的状态相比较，将点Q作为曲率中心的情况下的曲率半径设为ri时，PQ间距离是下式。
【数学式1】
ri与图1B以及图2所示的例子同样，可以为10μm以下。图21中的半导体元件具有与图1B以及图2中的半导体元件同样的效果。
本公开的半导体元件的结构以及各构成要素的材料并不限定于上述例示出的结构以及材料。例如，第1电极159的材料不限定于上述例示出的Ti、Ni以及Mo。第1电极159可以使用从包含与漂移层102形成肖特基结的其他金属、以及它们的合金及化合物的组之中选择出的材料。
此外，在第1电极159的上部且表面电极112的下部，可以形成例如包含TiN的势垒膜。势垒膜的厚度例如为50nm。
此外，在本公开的实施方式中，对碳化硅为4H-SiC的例子进行了说明，但碳化硅也可以为6H-SiC、3C-SiC或者15R-SiC等其他多型。此外，在本公开的实施方式中，对SiC基板的主面是从(0001)面偏切的面的例子进行了说明，但SiC基板的主面可以是(11-20)面、(1-100)面、(000-1)面、或者它们的偏切面。此外，作为半导体基板101，可以使用Si基板。在Si基板上可以形成3C-SiC漂移层。在该情况下，也可在Si基板的熔点以下的温度实施用于使注入至3C-SiC的杂质离子活性化的退火。
产业上的可利用性
本公开例如能够在用于搭载至民生用、车载用以及产业设备用等的功率变换器的功率半导体器件中使用。

Claims (9)

1.一种半导体元件，具备：
第1导电型的半导体基板，具有主面以及背面；
第1导电型的碳化硅半导体层，配置在所述半导体基板的所述主面上；
第2导电型的终端区域，配置在所述碳化硅半导体层内；
第1电极，配置在所述碳化硅半导体层上，与所述碳化硅半导体层形成肖特基结；和
第2电极，配置在所述半导体基板的所述背面上，与所述半导体基板形成欧姆结，
所述终端区域配置为从所述半导体基板的所述主面的法线方向观察时包围所述碳化硅半导体层的表面的一部分，
所述终端区域具有：第2导电型的保护环区域，与所述碳化硅半导体层的表面相接；和第2导电型的包括多个环的场限环区域，配置为与所述保护环区域分离并包围所述保护环区域的周围，
所述第1电极具有与所述碳化硅半导体层相接的面，
所述第1电极在与所述碳化硅半导体层相接的所述面的边缘部，与所述保护环区域相接，
从所述碳化硅半导体层的表面的法线方向观察，所述终端区域包括扇部，
在所述扇部，所述多个环之中的至少一个环的内周以及外周和所述保护环区域的内周以及外周具有相同的第1曲率中心，所述第1曲率中心位于比所述保护环区域的所述内周更靠内侧的位置，所述保护环区域的内周的曲率半径为50μm以下。
2.根据权利要求1所述的半导体元件，其中，
所述保护环区域的所述内周的曲率半径为10μm以上。
3.根据权利要求1所述的半导体元件，其中，
所述保护环区域的所述内周的曲率半径为10μm以下。
4.根据权利要求1所述的半导体元件，其中，
所述保护环区域的所述内周具有直角的角部。
5.根据权利要求1所述的半导体元件，其中，
所述终端区域还包括至少两个直线部，所述直线部的内周以及外周包含直线，
所述扇部配置为将所述至少两个直线部的端部相连。
6.一种半导体元件，具备：
第1导电型的半导体基板，具有主面以及背面；
第1导电型的碳化硅半导体层，配置在所述半导体基板的所述主面上；
第2导电型的终端区域，配置在所述碳化硅半导体层内；
第1电极，配置在所述碳化硅半导体层上，与所述碳化硅半导体层形成肖特基结；和
第2电极，配置在所述半导体基板的所述背面上，与所述半导体基板形成欧姆结，
所述终端区域配置为从所述半导体基板的所述主面的法线方向观察时包围所述碳化硅半导体层的表面的一部分，
所述终端区域具有：第2导电型的保护环区域，与所述碳化硅半导体层的表面相接；和第2导电型的包括多个环的场限环区域，配置为与所述保护环区域分离并包围所述保护环区域的周围，
所述第1电极具有与所述碳化硅半导体层相接的面，
所述第1电极在与所述碳化硅半导体层相接的所述面的边缘部，与所述保护环区域相接，
从所述碳化硅半导体层的表面的法线方向观察，所述终端区域包括扇部，
在所述扇部，所述多个环之中的至少一个环的内周以及外周和所述保护环区域的外周具有相同的第1曲率中心，所述第1曲率中心与所述保护环区域的内周一致或者位于所述保护环区域内。
7.根据权利要求6所述的半导体元件，其中，
在将所述保护环区域的宽度设为W时，所述保护环区域的所述外周的曲率半径为50+W以下，其中，W的单位为μm。
8.根据权利要求6所述的半导体元件，其中，
所述保护环区域的所述内周具有与所述第1曲率中心不同的第2曲率中心，从所述碳化硅半导体层的表面的法线方向观察，所述第2曲率中心位于比所述保护环区域的所述内周更靠内侧的位置，所述保护环区域的所述内周的曲率半径为10μm以下。
9.根据权利要求6所述的半导体元件，其中，
所述终端区域还包括至少两个直线部，所述直线部的内周以及外周包含直线，
所述扇部配置为将所述至少两个直线部的端部相连。
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