KR20170042596A - 초접합 금속 산화물 반도체 전계 효과 트랜지스터 - Google Patents

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Abstract

초접합 MOSFET을 위한 엣지 종단. 본 기술의 실시예에 따르면, 초접합 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)은 초접합 MOSFET의 소스 단자에 연결된 복수의 병렬 코어 플레이트를 포함하는 코어 초접합 영역을 포함한다. 초접합 MOSFET은 또한 종단 영역이 아닌 코어 초접합 영역으로 항복을 강제하도록 구성된 복수의 분리된 플로팅 종단 세그먼트를 포함하는 코어 초접합 영역을 둘러싼 종단 영역을 포함한다. 각각의 종단 세그먼트는 코어 플레이트의 길이 치수 미만의 길이 치수를 갖는다.

Description

초접합 금속 산화물 반도체 전계 효과 트랜지스터{SUPER-JUNCTION METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR}
본 출원은 "플레이트를 갖는 SJMOSFET을 위한 새로운 엣지 종단"이라는 명칭의 2014년 8월 19일 출원된 대리인 관리번호 VISH-8822.pro, 미국 가특허 출원번호 62/039,346에 대한 우선권을 주장하며, 그 전체가 본원에서 참조로써 포함된다.
본 기술의 실시예는 집적 회로 설계 및 제조 분야에 관한 것이다. 더 구체적으로, 본 기술의 실시예는 초접합(super-junction) MOSFET의 종단을 위한 시스템 및 방법에 관한 것이다.
초접합 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 N 타입 및 P 타입 영역 모두로 구성된 드리프트 영역을 포함한다. 초접합 MOSFET은 전적으로 드리프트 영역에서 N 영역과 P 영역 사이에 확실한 전하 관계를 유지하는 것에 달려있다. 일반적으로, 드리프트 영역에서의 플레이트 타입 구조는 예를 들어, 원형 또는 타원형 단면을 갖는 기둥 타입 구조와 비교하여, 부피에서 적은 제조 변형을 보여서, 총 전하에서 작은 변동을 보여준다. 따라서, 드리프트 영역에 플레이트 타입 구조를 포함하는 디바이스는 일반적으로 기둥 타입 구조와 비교하여, 원하는 전하 관계의 향상된 제어를 제공한다. 이러한 이유로, 플레이트 타입 구조가 초접합 MOSFET의 드리프트 영역에 대해 기둥 타입 구조 보다 더 선호된다.
그러나, 플레이트 타입 영역은, 일 방향으로는 플레이트가 플로팅하고, 다른 수직 차원에서는 플레이트가 매우 낮은 전류에서 소스 전위를 띤다는 점에서 방향 비대칭을 갖는다. 이 특성은 전하 균형 필요조건의 제약 내에서 종단 스킴의 발전을 필요로 한다.
따라서, 초접합 MOSFET용 엣지 종단을 위한 시스템 및 방법이 필요하다. 또한, 감소된 거리에서 증가된 항복(breakdown) 전압을 갖는 초접합 MOSFET을 위한 엣지 종단이 요구된다. 이에 더하여 드리프트 영역에 플레이트 구조를 포함하는 초접합 MOSFET용 엣지 종단을 위한 시스템 및 방법이 요구된다. 집적 회로 설계, 제조 및 테스트를 위한 기존의 시스템 및 방법과 호환가능하고 상호보완적인 초접합 MOSFET용 엣지 종단을 위한 시스템 및 방법이 또한 추가로 요구된다. 본 기술의 실시예는 이러한 이점을 제공한다.
본 기술의 실시예에 따르면, 초접합 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 초접합 MOSFET의 소스 단자에 연결된 복수의 병렬 코어 플레이트를 포함하는 코어 초접합 영역을 포함한다. 초접합 MOSFET은 또한 종단 영역이 아닌 코어 초접합 영역에 항복을 일으키도록 구성된 복수의 분리된 플로팅 종단 세그먼트를 포함하는 코어 초접합 영역을 둘러싼 종단 영역을 포함한다. 각각의 종단 세그먼트는 코어 플레이트의 길이 치수 미만의 길이 치수를 갖는다.
본 기술의 다른 실시예에 따르면, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 MOSFET의 활성 영역 아래에서, 제 1 전도성의 기판에 형성되는 코어 영역을 포함한다. 코어 영역은 MOSFET의 소스 단자에 연결된 제 2 전도성의 복수의 병렬 코어 플레이트를 포함하고, 각각의 플레이트는 플레이트 폭을 갖는다. 코어 플레이트는 거의 플레이트 폭의 폭을 갖는 제 1 전도성의 영역과 교대한다. MOSFET은 또한 코어 영역을 둘러싼 종단 영역을 포함한다. 종단 영역은 제 1 전도성의 영역에 의해 서로 분리되는, 기판에 형성된 제 2 전도성의 복수의 분리된 플로팅 종단 세그먼트를 포함한다. 각각의 종단 세그먼트는 코어 플레이트의 길이 치수 미만의 길이 치수를 갖는다. 종단 영역은 코어 영역 보다 더 높은 항복 전압을 갖는다.
본 기술의 또 다른 실시예에 따르면, 수직 트렌치 MOSFET은 제 1 전도성의 기판과, 기판의 표면 밑으로 내려가는 복수의 게이트 트렌치를 포함한다. 각각의 게이트 트렌치는 MOSFET의 하나 이상의 게이트를 포함한다. 예를 들어, 트렌치는 소스에 연결될 수 있는 활성 게이트 및 선택적으로는 차폐 게이트를 포함한다. 수직 트렌치 MOSFET은 또한 게이트 트렌치 아래 메사에서의 MOSFET의 소스 영역 및 바디 영역과, 게이트 트렌치 아래 및 소스 영역 및 바디 영역 아래의 드리프트 영역을 포함한다. 드리프트 영역은 제 1 전도성의 영역과 교대하는 제 2 전도성의 복수의 코어 플레이트를 포함하고, 코어 플레이트는 MOSFET의 소스 영역에 연결된다. 수직 트렌치 MOSFET은 드리프트 영역과 거의 동일한 깊이로 드리프트 영역을 둘러싼 종단 영역을 더 포함한다. 종단 영역은 제 1 전도성의 영역에 의해 서로 분리되는, 기판에 형성된 제 2 전도성의 복수의 분리된 플로팅 종단 세그먼트를 포함한다. 종단 영역 위에는 MOSFET의 게이트가 존재하지 않고, 각각의 종단 세그먼트는 코어 플레이트의 길이 치수 보다 크지 않은 길이 치수를 갖는다.
본 명세서에 통합되고 일부를 형성하는 첨부 도면은 본 기술의 실시예를 도시하고, 상세한 설명과 함께, 본 기술의 원리를 설명하는 역할을 한다. 달리 언급되지 않으면, 도면은 일정한 비율로 도시되지 않는다.
도 1은 본 기술의 실시예에 따른, 초접합 MOSFET을 위한 예시적인 엣지 종단의 평면도를 도시한다.
도 2는 본 기술의 실시예에 따른, 종단 세그먼트의 예시적인 설계를 도시한다.
도 3은 본 기술의 실시예에 따른, 초접합 MOSFET을 위한 예시적인 엣지 종단의 평면도를 도시한다.
이제 본 기술의 다양한 실시예에 대한 참조가 자세하게 이루어질 것이고, 이들 예시는 첨부 도면에서 도시된다. 본 기술은 이들 실시예와 함께 설명될 것이지만, 이들 실시예로 본 기술을 제한하고자 하는 것은 아니다. 반면, 본 기술은 첨부된 청구항에 의해 정의되는 바와 같은 본 기술의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 균등물을 커버하고자 한다. 또한, 본 기술의 다음의 상세한 설명에서, 다양한 특정 상세는 본 기술의 완전한 이해를 제공하도록 제시된다. 그러나, 본 기술은 이들 특정 상세 없이 실시될 수 있음이 당업자에 의해 인식될 것이다. 다른 예시에서, 잘 알려진 방법, 프로시져, 컴포넌트, 및 회로는 본 기술의 양상을 불필요하게 불분명하게 하지 않도록 상세한 설명에서 설명되지 않았다.
표기법 및 명명법(NOTATION AND NOMENCLATURE)
도면은 일정 비율로 도시되지 않았고, 구조를 형성하는 다양한 레이어 뿐만 아니라 구조의 부분들만이 도면에서 도시될 수 있다. 또한, 제조 프로세스 및 동작은 본원에서 논의된 프로세스 및 동작에 따라 수행될 수 있고, 즉, 본원에서 도시되고 설명된 동작들 이전, 사이 및/또는 이후에 다수의 프로세스 동작이 존재할 수 있다. 중요하게, 본 기술에 따른 실시예는 이들을 크게 교란시키는 것 없이 다른(아마 종래의) 프로세스 및 동작과 함께 구현될 수 있다. 대체로, 본 기술에 따른 실시예는 주변 프로세스 및 동작에 크게 영향을 주는 것 없이 종래 프로세스의 부분을 대체 및/또는 보충할 수 있다.
본원에서 사용된 바와 같이, 문자 "n"은 n 타입 도펀트를 지칭하고 문자 "p"는 p 타입 도펀트를 지칭한다. 양의 부호 "+" 또는 음의 부호 "-"는 각각 상대적으로 높거나 상대적으로 낮은 이러한 도펀트(들)의 농도를 나타내도록 사용된다.
용어 "채널"은 일반적으로 용인된 방식으로 본원에서 사용된다. 즉, 채널에서 FET 내부의 전류는 소스 연결(source connection)로부터 드레인 연결(drain connection)로 이동한다. 채널은 n 타입 또는 p 타입 반도체 재료 중 하나로 이루어질 수 있고, 따라서, FET는 n-채널 또는 p-채널 디바이스 중 하나로서 특정된다. 도면들 중 일부는 n-채널 디바이스의 콘텍스트, 더 구체적으로 n-채널 수직 MOSFET에서 논의되지만, 본 기술에 따른 실시예는 이에 제한되지 않는다. 즉, 본원에서 설명된 특징들은 p-채널 디바이스에서 활용될 수 있다. n-채널 디바이스의 논의는 p-타입 도펀트 및 재료로 대응하는 n-타입 도펀트 및 재료를 대체함으로써 p-채널 디바이스에 쉽게 맵핑될 수 있고, 그 반대도 가능하다. 또한, 본 기술에 따른 실시예는 평면 게이트 초접합 MOSFET에 매우 적합하다.
용어 "트렌치"는 반도체 기술에서 상이하지만 관련된 두 의미를 갖는다. 일반적으로, 예를 들어, 에칭과 같은 프로세스를 참조할 때, 트렌치라는 용어는, 예를 들어, 홀(hole) 또는 디치(ditch)와 같은 재료의 공동(void)를 의미하거나 지칭하는데 사용된다. 일반적으로, 이러한 홀의 길이는 홀의 폭 또는 깊이 보다 더 크다. 그러나, 반도체 구조 또는 디바이스를 참조할 때, 트렌치라는 용어는, 기판의 표면 밑에 배치되고, 기판과 상이한 복합 구성을 갖고, 일반적으로 전계 효과 트랜지스터(FET)의 채널에 인접한, 고체의 수직 정렬된 구조를 의미하거나 지칭하는데 사용된다. 이 구조는, 예를 들어, FET의 게이트를 포함한다. 따라서, 트렌치 반도체 디바이스는 일반적으로 트렌치가 아닌 메사 구조와, 두 인접한 구조적 "트렌치"의 일부, 예를 들어, 절반을 포함한다.
일반적으로 "트렌치"로서 지칭되는 반도체 구조는 트렌치를 에칭하고 그 다음 트렌치를 충진시킴으로써 형성될 수 있지만, 본 기술의 실시예와 관련하여 본원에서의 구조적 용어의 사용이 이러한 프로세스들을 시사하지는 않으며 이러한 프로세스들로 제한되지 않는다.
초접합 MOSFET용 엣지 종단(EDGE TERMINATION FOR SUPER-JUNCTION MOSFET)
초접합 MOSFET에서의 엣지 종단의 하나의 기능은 이온화 전위의 공기 위의 소스 금속에 스트레스를 주지 않는 방식으로 소스 전위에서 드레인 전위로 전위를 점진적으로 강하시키는 것이다. 소스 대 드레인 전위는 대략 600 볼트 이상이 될 수 있다.
도 1은 본 기술의 실시예에 따른, 초접합 MSOFET(100)을 위한 예시적인 엣지 종단(110)의 단면도를 도시한다. 도 1의 닫힌 형상은 p-타입 재료, 예를 들어, n-타입 에피택셜 층에서의 p-타입 재료를 나타낸다. p-타입 주변과 사이의 영역은 통상적으로 n-타입 재료임이 이해될 것이다. 종단 영역(110)은 코어 영역(120)을 둘러싼 복수의 종단 세그먼트(114) 및 종단 플레이트(112)를 포함한다. p-타입 종단 플레이트(112) 및 종단 세그먼트(114)는 플로팅한다. 일부 실시예에서, 예시적인 세 개의 로우(row)의 종단 플레이트(112) 및 종단 세그먼트(114) 보다 많거나 적을 수 있다.
코어 영역(120)은 통상적으로 활성 디바이스, 예를 들어, MOSFET 밑에 있고, 일반적으로 면적이 종단 영역(110) 보다 훨씬 더 크다. 코어 영역(120) 내의 p-타입 코어 플레이트(122)는 통상적으로 소스 전극에 연결되어 있고, 예를 들어, 이들은 소스 전위에 있다. 예를 들어, 이들은 통상적으로 도시된 코어 플레이트(122) 보다 더 많을 것이다. 코어 플레이트(122), 종단 플레이트(112) 및 종단 세그먼트(114)는 예를 들어, 도 1의 평면에 수직인 평면에서, 거의 동일한 수직 깊이 및 수직 넓이를 갖는다.
종단 세그먼트(114)는 요구되는 것은 아니지만, 예를 들어, 이들의 폭이 이들의 길이와 동일한 정사각형이 바람직하다. 종단 플레이트(112)는 예를 들어, 이들의 길이가 이들의 폭 보다 더 큰 직사각형이 될 것이다. 일반적으로, 종단 플레이트(112)는 코어 영역(120) 내부의 P-플레이트(122)와 길이가 동일할 수 있고, 이와 병렬로 정렬될 것이다. 세그먼트(114) 및 플레이트(112)의 폭은 반드시 동일한 것은 아니다.
종단 플레이트(112) 및 종단 세그먼트(114)의 수 및 이들의 간격은 초접합 MOSFET의 원하는 소스 대 드레인 전위에 의해 결정된다. 규소(silicon)에서는, 1μm의 간격에서 대략 10 볼트가 지원될 수 있다. 600 볼트 디바이스의 경우, 각각의 p-타입 구조 사이의 갭(종단 플레이트(112) 및/또는 종단 세그먼트(114) 사이의 n-타입 재료)에 의해 소비되는 총 간격은, 예를 들어, 대략 400 볼트를 지원하는 대략 40μm가 될 것이다. 이 간격은 규칙적일 필요가 없다는 것이 이해될 것이다. p-타입 구조의 폭이 각각 5μm이 되고, 약 50 볼트를 지원한다고 가정하면, 400 볼트를 지원하기 위해 이러한 8개의 세그먼트가 필요하다. 따라서, 설명된 800 볼트 엣지 종단의 타입에 대해, 엣지 종단 폭은 80μm로 좁아질 수 있다. 종래 기술에 따르면, 상업적으로 사용가능한 제품은 약 600 볼트의 엣지 종단에 대해 약 230μm를 필요로 한다.
본 기술의 실시예에 따르면, 종단 플레이트(112) 및 종단 세그먼트(114) 및 세그먼트 사이(intersegment) 간격은, 모든 세그먼트가 대부분 공핍(depleted)되고 엣지 종단의 항복 전압이 코어 영역의 항복 전압보다 약간 더 높도록 전하 균형 조건이 설정되는 방식으로 설계되어야 한다. 이는 디바이스의 UIS(unclamped inductive-switching) 기능을 향상시킬 것이다.
그러나, 엣지 세그먼트가 완전하게 공핍되는 것은 불필요하다. 세그먼트의 공핍 층은 서로 통합되어야하고 (도 1의 도면에서) 수평 및 수직 치수 모두에서 전압을 지원해야한다. 코어 영역을 둘러싼 세그먼트는 코어 플레이트와 상이하게 설계될 수 있어서 엣지의 항복 전압은 코어의 항복 전압보다 약간 더 높고, 예를 들어, 종단 영역이 아닌 코어 영역에 항복을 일으킨다.
본 기술의 실시예에 따르면, 세그먼트 간격 및 폭은 이하의 관계식 1에 따라 설계될 수 있다.
Figure pct00001
여기서 δQn은 종단 세그먼트들 사이의 공간에서의 전하이고, δQp은 코어 플레이트의 폭에 비해 상대적으로 더 큰 폭에 기인한, P 플레이트 세그먼트에서의 추가적인 전하이다.
본 기술의 실시예에 따르면, 초접합 MOSFET은 이점으로 전하 불균형을 갖고, 예를 들어, 종단 영역에서, p-타입 재료의 전하는 n-타입 재료의 전하와 동일하지 않다. 예를 들어, Qp≠Qn이다. 본 기술의 실시예에 따르면, n-타입 재료, 예를 들어, n-타입 에피택셜 층에서 형성된 n-채널 MOSFET에 대해, n-타입 재료의 전하는 p-타입 재료의 전하보다 약간 더 클 수 있고, 예를 들어, Qp＜Qn이다. 이들 두 영역 사이의 상이한 전하 불균형으로, 종단 항복 전압은 코어 항복 전압보다 더 클 것이다.
도 2는 본 기술의 실시예에 따른, 예를 들어, 도 1의 종단 세그먼트(114)에 대응하는, 종단 세그먼트의 예시적인 설계(200)를 도시한다. 도 2는 일정한 비율로 도시되지 않는다. 도 2는 예를 들어, 도 1의 코어 플레이트(122)에 대응하는, 코어 플레이트의 일부(222)를 도시한다. 코어 플레이트(222)는 폭 치수(224)을 갖는다. 코어 플레이트 부분(222)의 전체 수평 길이는 도시되지 않을 수 있다는 것이 이해될 것이다.
도 2는 또한 예를 들어, 도 1의 종단 세그먼트(114)에 대응하는, 복수의 종단 세그먼트(214)를 도시한다. 종단 세그먼트(214)는 코어 플레이트(222)보다 더 넓다. 증가된 폭은 코어 플레이트와 동일한 폭(224)의 종단 세그먼트와 비교하여 증가된 2δQp(220)의 전하를 제공한다. 종단 세그먼트(214)는 서로 간격을 두고 이격되어(210) δQn의 전하를 제공한다(210). 따라서, 관계식 1의 조건이 충족된다.
치수(210 및 220)는 이러한 영역에서 사용가능한 전하의 관점에서 도시되었음이 이해될 것이다. 실제 물리적 치수는 n-타입 및 p-타입 재료 모두의 도펀트 농도 및 코어 플레이트(222)의 폭의 함수이다. 이전에 제시된 바와 같이, 종단 세그먼트(214) 및 이들의 간격(210)의 개수는 종단 영역에서 원하는 항복 전압의 함수이다.
이 신규한 방식에서, 모든 종단 세그먼트(214)가 대부분 공핍되고 엣지 종단의 항복 전압은 코어 영역의 항복 전압보다 약간 더 높도록, 전하 균형 조건이 설정되며, 따라서 디바이스의 UIS(unclamped inductive-switching)를 향상시킬 수 있다.
도 3은 본 기술의 실시예에 따른 초접합 MOSFET(300)의 예시적인 엣지 종단(310)의 평면도를 도시한다. 도 3의 닫힌 형상은 p-타입 재료, 예를 들어, n-타입 에피택셜 층에서의 p-타입 재료를 나타낸다. p-타입 영역들 주변 및 그 사이의 영역은 통상적으로 n-타입 재료임이 이해될 것이다. 도 1과는 반대로, 종단 영역(310)은 모든 세그먼트 영역을 포함하고, 예를 들어, 종단 영역에 플레이트 영역이 존재하지 않는다. 종단 영역(310)은 코어 영역(320)을 둘러싼 복수의 종단 세그먼트(314)를 포함한다. p-타입 종단 세그먼트(314)는 플로팅한다. 일부 실시예에서, 예시적인 세 개의 로우의 종단 세그먼트(314) 보다 많거나 적을 수 있다.
코어 영역(320)은 통상적으로 활성 디바이스, 예를 들어, MOSFET 밑에 있고, 일반적으로 면적이 종단 영역(310) 보다 훨씬 더 크다. 코어 영역(120) 내의 p-타입 코어 플레이트(322)는 통상적으로 소스 전극에 연결되어 있고, 예를 들어, 이들은 소스 전위에 있다. 예를 들어, 이들은 통상적으로 도시된 코어 플레이트(322) 보다 더 많을 것이다.
종단 세그먼트(314)는 요구되는 것은 아니지만, 가급적 예를 들어, 이들의 폭이 길이와 동일한 정사각형이다. 종단 세그먼트(314) 및 코어 플레이트(322)의 폭은 반드시 동일한 것은 아니다. 종단 세그먼트(314) 및/또는 코어 플레이트(322)의 모서리는 항복 전압을 증가시키기 위해 도시된 바와 같이 둥글 수 있다. 이러한 라운딩 처리는 세그먼트 형상을 기둥의 형상으로 감소시킬 만큼 지나친 것은 아님이 이해될 것이다. 예를 들어, 둥근 모서리의 반경은 세그먼트를 가로지르는 대각선 거리의 절반보다 더 작을 것이다. 또한, 일부 실시예에서, 모서리 종단 세그먼트, 예를 들어, 모서리 종단 세그먼트(350)는, 전하 대 전계 분포와 관련된 정전기 고려사항에 의해 요구되는 엣지 셀과 상이하게 설계될 수 있다. 예를 들어, 종단 세그먼트(314)의 어레이가 종단 영역(310)의 모서리에서 점선으로 나타낸 둥근 "모서리"를 포함하도록 모서리 종단 세그먼트(350)가 조정될 수 있다.
도 1 및 2와 관련하여 이전에 제시된 바와 같이, 종단 플레이트(312)의 개수, 이들의 폭 및 이들의 간격은 초접합 MOSFET의 원하는 소스 대 드레인 전위에 의해 결정된다.
이 신규한 방법으로, 복수의 분리된 플로팅 종단 세그먼트는 종단 영역으로부터 벗어나서 코어 초접합 영역에 항복을 일으키도록 구성된다. 따라서, 코어 초접합 영역은 종단 영역 이전에 항복할 것이어서, 원하는 드레인-소스 전압에 대해 효과적인 종단을 제공한다.
본 기술에 따른 실시예는 자기-정렬된(self-aligned) 바디 접촉부를 갖는 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 위한 시스템 및 방법을 제공한다. 또한, 본 기술에 따른 실시예는 바디 접촉부 주입물과 게이트 트렌치 사이에 증가된 분리를 갖는 자기-정렬된 바디 접촉부를 갖는 트렌치 MOSFET을 위한 시스템 및 방법을 제공한다. 또한, 본 기술에 따른 실시예는 더 정교한, 예를 들어, 더 작은 인터게이트 피치(inter-gate pitch) 치수에서 향상된 성능을 갖는 자기-정렬된 바디 접촉부를 갖는 트렌치 MOSFET에 대한 시스템 및 방법을 제공한다. 또한, 본 기술에 따른 실시예는 집적 회로 설계, 제조 및 테스트의 기존 시스템 및 방법과 호환가능하고 보충적인 자기-정렬된 바디 접촉부를 갖는 트렌치 MOSFET을 위한 시스템 및 방법을 제공한다.
이로써 본 기술의 다양한 실시예가 설명되었다. 본 기술은 특정 실시예로 설명되었지만, 본 기술은 이러한 실시예에 의해 제한되는 것으로서 해석되어서는 안되고, 이하의 청구항에 따라 해석되어야한다고 이해될 것이다.
대략적으로, 이 서술은 적어도 초접합 MOSFET을 위한 엣지 종단을 개시한다. 본 기술의 실시예에 따르면, 초접합 금속 산화물 반도체 전계 트랜지스터(MOSFET)는 초접합 MOSFET의 소스 단자에 연결된 복수의 병렬 코어 플레이트를 포함하는 코어 초접합 영역을 포함한다. 초접합 MOSFET은 또한 종단 영역이 아닌 코어 초접합 영역에 항복을 일으키도록 구성된 복수의 분리된 플로팅 종단 세그먼트를 포함하는 코어 초접합 영역을 둘러싼 종단 영역을 포함한다. 각각의 종단 세그먼트는 코어 플레이트의 길이 치수 미만의 길이 치수를 갖는다.
본원에서 설명된 모든 구성요소, 부분 및 단계가 가급적 포함된다. 당업자에게 명백한 바와 같이 이들 구성요소, 부분 및 단계 중 어느 것이 다른 구성요소, 부분 및 단계에 의해 대체될 수 있거나 함께 제거될 수 있음이 이해될 것이다.
개념들(CONCEPTS)
이 서술은 적어도 다음의 개념들을 개시한다.
개념 1. 초접합(super-junction) 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET)로서,
상기 초접합 MOSFET의 소스 단자에 연결된 복수의 평행한 코어 플레이트(parallel core plates)를 포함하는 코어 초접합 영역과,
상기 코어 초접합 영역을 둘러싼 종단 영역(termination region)을 포함하되, 상기 종단 영역은 상기 종단 영역으로부터 벗어나서 상기 코어 초접합 영역에 항복(breakdown)을 일으키도록 구성되는 복수의 분리된 플로팅 종단 세그먼트를 포함하고,
상기 종단 세그먼트의 각각은 상기 코어 플레이트의 길이 치수 미만의 길이 치수를 갖는
초접합 MOSFET.
개념 2. 개념 1에 있어서,
트렌치 게이트를 포함하는
초접합 MOSFET.
개념 3. 개념 1 또는 2에 있어서,
평면 게이트(a planar gate)를 포함하는
초접합 MOSFET.
개념 4. 개념 1 내지 3 중 어느 하나에 있어서,
상기 종단 영역의 전하 균형(a charge balance)은 상기 종단 세그먼트의 캐리어의 타입에서 덜 풍부(rich)한
초접합 MOSFET.
개념 5. 개념 1 내지 4 중 어느 하나에 있어서,
상기 종단 세그먼트는 상기 코어 플레이트 보다 더 넓은
초접합 MOSFET.
개념 6. 개념 5에 있어서,
상기 코어 플레이트의 폭과 비교하여 증가된 상기 종단 세그먼트의 폭에 기인하여 상기 종단 세그먼트의 증가된 전하는 상기 종단 세그먼트들 사이의 물질에서 반대 전하의 크기와 실질적으로 동일한
초접합 MOSFET.
개념 7. 개념 1 내지 6에 있어서,
상기 종단 영역은 80 마이크론의 폭 치수에서 800 볼트의 항복 전압을 달성하는
초접합 MOSFET.
개념 8. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로서,
상기 MOSFET의 활성 영역 아래에서, 제 1 전도성 타입의 기판에 형성되는 코어 영역―상기 코어 영역은, 상기 MOSFET의 소스 단자에 연결된 제 2 전도성 타입의 복수의 병렬 코어 플레이트를 포함하되, 상기 병렬 코어 플레이트의 각각은 플레이트 폭을 갖고, 상기 코어 플레이트는 거의 상기 플레이트 폭의 폭을 갖는 상기 제 1 전도성 타입의 영역과 교대(alternating)함―과,
상기 코어 영역을 둘러싼 종단 영역을 포함하되,
상기 종단 영역은, 상기 제 1 전도성 타입의 영역에 의해 서로 분리되는, 상기 기판에 형성된 상기 제 2 전도성 타입의 복수의 분리된 플로팅 종단 세그먼트를 포함하고,
상기 종단 세그먼트의 각각은 상기 코어 플레이트의 길이 치수 미만의 길이 치수를 갖고,
상기 종단 영역은 상기 코어 영역 보다 높은 항복 전압을 갖도록 구성되는
MOSFET.
개념 9. 개념 8에 있어서,
상기 코어 플레이트는 상기 MOSFET의 게이트의 레벨 미만인
MOSFET.
개념 10. 개념 8 또는 9에 있어서,
상기 코어 플레이트의 수직 깊이 및 수직 넓이는 상기 종단 세그먼트의 수직 깊이 및 수직 넓이와 실질적으로 동일한
MOSFET.
개념 11. 개념 8 내지 10 중 어느 하나에 있어서,
상기 종단 세그먼트는 상기 코어 플레이트 보다 더 넓은
MOSFET.
개념 12. 개념 11에 있어서,
하나의 상기 종단 세그먼트의 전하는 인접한 종단 세그먼트로부터 상기 하나의 종단 세그먼트를 분리시키는 영역에서의 전하의 크기와 거의 동일한
MOSFET.
개념 13. 개념 8 내지 12 중 어느 하나에 있어서,
상기 종단 영역에서 상기 제 1 전도성 타입의 전하는 상기 제 2 전도성 타입의 전하보다 더 큰
MOSFET.
개념 14. 수직 트렌치 MOSFET으로서,
제 1 전도성의 기판과,
상기 기판의 표면 밑으로 내려가는(descending) 복수의 게이트 트렌치―상기 게이트 트렌치의 각각은 상기 MOSFET의 하나 이상의 게이트를 포함함―와,
상기 게이트 트렌치들 사이의 메사(a mesa)에서의 상기 MOSFET의 소스 영역 및 바디 영역과,
상기 게이트 트렌치 아래 및 상기 소스 영역과 상기 바디 영역 아래의 드리프트 영역―상기 드리프트 영역은, 상기 제 1 전도성의 영역과 교대하는 제 2 전도성의 복수의 코어 플레이트를 포함하되, 상기 코어 플레이트는 상기 MOSFET의 소스 영역에 연결됨―과,
상기 드리프트 영역과 거의 동일한 깊이로 상기 드리프트 영역을 둘러싸는 종단 영역을 포함하되, 상기 종단 영역은,
상기 제 1 전도성의 영역에 의해 서로 분리되는, 상기 기판에 형성된 상기 제 2 전도성의 복수의 분리된 플로팅 종단 세그먼트를 포함하고, 상기 종단 영역 위에 상기 MOSFET의 게이트가 존재하지 않고, 상기 종단 세그먼트의 각각은 상기 코어 플레이트의 길이 치수보다 크지 않은 길이 치수를 갖는
수직 트렌치 MOSFET.
개념 15. 개념 14에 있어서,
상기 종단 세그먼트는 상기 코어 플레이트 보다 더 넓은
MOSFET.
개념 16. 개념 14 또는 15에 있어서,
하나의 종단 세그먼트의 전하는 인접한 종단 세그먼트로부터 상기 하나의 종단 세그먼트를 분리시키는 영역에서의 전하의 크기와 거의 동일한
MOSFET.
개념 17. 개념 14 내지 16에 있어서,
상기 종단 영역에서 상기 제 1 전도성 타입의 전하는 상기 제 2 전도성 타입의 전하보다 더 큰
MOSFET.
개념 18. 개념 14 내지 17에 있어서,
상기 종단 세그먼트는 이들의 대각선 치수보다 더 작은 반경의 둥근 모서리를 갖는
MOSFET.
개념 19. 개념 14 내지 18에 있어서,
상기 종단 영역의 모서리에서 종단 세그먼트는 상기 종단 영역의 둥근 모서리 정도로 감소되는
MOSFET.
개념 20. 초접합 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로서,
상기 초접합 MOSFET의 소스 단자에 연결된 복수의 병렬 코어 플레이트를 포함하는 코어 초접합 영역과,
상기 코어 초접합 영역을 둘러싼 종단 영역을 포함하되, 상기 종단 영역은 상기 종단 영역이 아닌 상기 코어 초접합 영역으로 항복을 일으키도록 구성되는 복수의 분리된 플로팅 종단 세그먼트를 포함하고,
상기 종단 세그먼트의 각각은 상기 코어 플레이트의 길이 치수 미만의 길이 치수를 갖는
초접합 MOSFET.

Claims (19)

  1. 초접합(super-junction) 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET)로서,
    상기 초접합 MOSFET의 소스 단자에 연결된 복수의 병렬 코어 플레이트(parallel core plates)를 포함하는 코어 초접합 영역과,
    상기 코어 초접합 영역을 둘러싼 종단 영역(termination region)을 포함하되, 상기 종단 영역은 상기 종단 영역으로부터 벗어나서 상기 코어 초접합 영역에 항복(breakdown)을 일으키도록 구성되는 복수의 분리된 플로팅 종단 세그먼트(separated floating termination segments)를 포함하고,
    상기 종단 세그먼트의 각각은 상기 코어 플레이트의 길이 치수 미만의 길이 치수를 갖는
    초접합 MOSFET.
  2. 제 1 항에 있어서,
    트렌치 게이트를 포함하는
    초접합 MOSFET.
  3. 제 1 항에 있어서,
    평면 게이트(a planar gate)를 포함하는
    초접합 MOSFET.
  4. 제 1 항에 있어서,
    상기 종단 영역의 전하 균형(a charge balance)은 상기 종단 세그먼트의 캐리어의 타입에서 덜 풍부(rich)한
    초접합 MOSFET.
  5. 제 1 항에 있어서,
    상기 종단 세그먼트는 상기 코어 플레이트 보다 더 넓은
    초접합 MOSFET.
  6. 제 5 항에 있어서,
    상기 코어 플레이트의 폭과 비교하여 증가된 상기 종단 세그먼트의 폭에 기인하여 상기 종단 세그먼트의 증가된 전하는 상기 종단 세그먼트들 사이의 물질에서 반대 전하의 크기와 실질적으로 동일한
    초접합 MOSFET.
  7. 제 1 항에 있어서,
    상기 종단 영역은 80 마이크론의 폭 치수에서 800 볼트의 항복 전압을 달성하는
    초접합 MOSFET.
  8. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로서,
    상기 MOSFET의 활성 영역 아래에서, 제 1 전도성 타입의 기판에 형성되는 코어 영역―상기 코어 영역은, 상기 MOSFET의 소스 단자에 연결된 제 2 전도성 타입의 복수의 병렬 코어 플레이트를 포함하되, 상기 병렬 코어 플레이트의 각각은 플레이트 폭을 갖고, 상기 코어 플레이트는 거의 상기 플레이트 폭의 폭을 갖는 상기 제 1 전도성 타입의 영역과 교대(alternating)함―과,
    상기 코어 영역을 둘러싼 종단 영역을 포함하되,
    상기 종단 영역은, 상기 제 1 전도성 타입의 영역에 의해 서로 분리되는, 상기 기판에 형성된 상기 제 2 전도성 타입의 복수의 분리된 플로팅 종단 세그먼트를 포함하고,
    상기 종단 세그먼트의 각각은 상기 코어 플레이트의 길이 치수 미만의 길이 치수를 갖고,
    상기 종단 영역은 상기 코어 영역 보다 높은 항복 전압을 갖도록 구성되는
    MOSFET.
  9. 제 8 항에 있어서,
    상기 코어 플레이트는 상기 MOSFET의 게이트의 레벨 미만인
    MOSFET.
  10. 제 8 항에 있어서,
    상기 코어 플레이트의 수직 깊이 및 수직 넓이는 상기 종단 세그먼트의 수직 깊이 및 수직 넓이와 실질적으로 동일한
    MOSFET.
  11. 제 8 항에 있어서,
    상기 종단 세그먼트는 상기 코어 플레이트 보다 더 넓은
    MOSFET.
  12. 제 11 항에 있어서,
    하나의 상기 종단 세그먼트의 전하는 인접한 종단 세그먼트로부터 상기 하나의 종단 세그먼트를 분리시키는 영역에서의 전하의 크기와 거의 동일한
    MOSFET.
  13. 제 8 항에 있어서,
    상기 종단 영역에서 상기 제 1 전도성 타입의 전하는 상기 제 2 전도성 타입의 전하보다 더 큰
    MOSFET.
  14. 수직 트렌치 MOSFET으로서,
    제 1 전도성의 기판과,
    상기 기판의 표면 밑으로 내려가는(descending) 복수의 게이트 트렌치―상기 게이트 트렌치의 각각은 상기 MOSFET의 하나 이상의 게이트를 포함함―와,
    상기 게이트 트렌치들 사이의 메사(a mesa)에서의 상기 MOSFET의 소스 영역 및 바디 영역과,
    상기 게이트 트렌치 아래 및 상기 소스 영역과 상기 바디 영역 아래의 드리프트 영역―상기 드리프트 영역은, 상기 제 1 전도성의 영역과 교대하는 제 2 전도성의 복수의 코어 플레이트를 포함하되, 상기 코어 플레이트는 상기 MOSFET의 소스 영역에 연결됨―과,
    상기 드리프트 영역과 거의 동일한 깊이로 상기 드리프트 영역을 둘러싸는 종단 영역을 포함하되, 상기 종단 영역은,
    상기 제 1 전도성의 영역에 의해 서로 분리되는, 상기 기판에 형성된 상기 제 2 전도성의 복수의 분리된 플로팅 종단 세그먼트를 포함하고, 상기 종단 영역 위에 상기 MOSFET의 게이트가 존재하지 않고, 상기 종단 세그먼트의 각각은 상기 코어 플레이트의 길이 치수보다 크지 않은 길이 치수를 갖는
    수직 트렌치 MOSFET.
  15. 제 14 항에 있어서,
    상기 종단 세그먼트는 상기 코어 플레이트 보다 더 넓은
    MOSFET.
  16. 제 14 항에 있어서,
    하나의 종단 세그먼트의 전하는 인접한 종단 세그먼트로부터 상기 하나의 종단 세그먼트를 분리시키는 영역에서의 전하의 크기와 거의 동일한
    MOSFET.
  17. 제 14 항에 있어서,
    상기 종단 영역에서 상기 제 1 전도성 타입의 전하는 상기 제 2 전도성 타입의 전하보다 더 큰
    MOSFET.
  18. 제 14 항에 있어서,
    상기 종단 세그먼트는 이들의 대각선 치수보다 더 작은 반경의 둥근 모서리를 갖는
    MOSFET.
  19. 제 14 항에 있어서,
    상기 종단 영역의 모서리에서 종단 세그먼트는 상기 종단 영역의 둥근 모서리 정도로 감소되는
    MOSFET.
KR1020177004282A 2014-08-19 2015-08-19 초접합 금속 산화물 반도체 전계 효과 트랜지스터 KR102098996B1 (ko)

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US201462039346P 2014-08-19 2014-08-19
US62/039,346 2014-08-19
PCT/US2015/045976 WO2016028944A1 (en) 2014-08-19 2015-08-19 Super-junction metal oxide semiconductor field effect transistor

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