KR102190708B1 - 임베딩된 전계판 전계 효과 트랜지스터 - Google Patents

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Abstract

트렌치 N-채널 전계 효과 트랜지스터는 활성 영역과 에지 영역을 갖는다. 평행하게 연장되는 딥 트렌치의 첫번째 쌍은 상기 다이의 측면 에지로 평행하게 연장된다. 평행하게 연장되는 딥 트렌치의 두번째 쌍은 상기 측면 에지에 수직으로, 상기 측면 에지를 향해 연장되어, 두번째 쌍의 트렌치 각각은 상기 첫번째 쌍의 내측 딥 트렌치 안쪽으로 종결된다. 임베딩된 전계판 구조체는 이러한 트렌치 내에 임베딩된다. 복수의 플로팅 P형 웰 영역은 전부가 두번째 쌍의 딥 트렌치들 사이에, 활성 영역과 첫번째 쌍의 내측 딥 트렌치 사이에 배치된다. 이러한 에지 영역 구조체를 사용하면, 상기 에지 영역의 파괴 전압이 플로팅 P형 웰 영역이 없는 동일한 구조와 비교하여 증가되기 때문에, 전체 장치의 파괴 전압(breakdown voltage, BVDSS)은 증가한다.

Description

임베딩된 전계판 전계 효과 트랜지스터{Embedded field plate field effect transistor}
기재된 양태는 전력 전계 효과 트랜지스터 및 관련 방법에 관한 것이다.
트렌치 전력 전계 효과 트랜지스터(전력 트렌치 MOSFET라고도 함)가 처음에 애벌런시 항복(avalanche breakdown)을 겪는 드레인-소스 전압(drain-to-source voltage)을 증가시키기 위해, "매립된 전계판(buried field plate)"을 포함하는 일종의 트렌치 전력 MOSFET가 보급되고 있다. 이러한 유형의 트렌치 전력 MOSFET는 다양한 다른 이름으로 사용된다. 예컨대, 용어 "매립된 소스(buried source)"로도 사용된다. 이러한 유형의 트렌치 전력 MOSFET와 연결하여 용어 "RESURF"가 사용된다. 일반적인 구조체에서, 매립된 전계판 트랜지스터는 특히 딥 트렌치를 갖는 트렌치 MOSFET이다. 게이트와 함께 이러한 딥 트렌치 내에서, 수직으로 배향된 전도성 매립된 전계판이 있다. 이러한 매립된 전계판은 일반적으로 게이트 아래에 배치되어, 딥 트렌치의 가장 깊은 부분의 내측면을 따라 연장된다. 상기 게이트와 같이 매립된 전계판은 절연성 유전체층에 의해 트렌치 측벽의 반도체 재료로부터 분리된다. 그 배치로 인해, 매립형 전계판은 딥 트렌치 바로 바깥에 있는 N-형 반도체 재료의 드리프트 영역에 인접하고, 이 영역을 따라 연장된다. 이러한 드리프트 영역은 트랜지스터의 P형 바디 영역 아래에 배치되는 N-형 반도체 재료로 이루어진 영역이다. 트랜지스터의 소스 전극에 매립된 전계판을 연결함으로써, 매립된 전계판 없는 동일한 기본적인 트렌치 MOSFETs 구조와 비교하여 제공된 RDS(ON) 및 통합 회로 크기에 대해 트랜지스터의 파괴 전압 BVDSS가 증가될 수 있다. 일반적인 트랜지스터 구조체에 대해 다수의 변형이 존재한다.
트렌치 전력 N-채널 전계 효과 트랜지스터 다이의 반도체 부분은 이의 상부측 반도체 표면으로 복수의 딥 트렌치 컷(deep trenches cut)을 갖는다. 이러한 딥 트렌치 중 제1 딥 트렌치는 다이의 측면 에지에 평행한 첫번째 직선(first straight line) 내에서 연장된다. 이러한 딥 트렌치 중 제2 딥 트렌치는 첫번째 직선에 평행한 두번째 직선 내에서 연장되어, 제1 딥 트렌치는 제2 딥 트렌치와 다이의 측면 에지 사이에 배치된다. 이러한 2개의 딥 트렌치는 서로 평행하게 연장되고, 다이의 측면 에지(side edge)에 평행하게 연장된다. 이러한 평행하게 연장된 딥 트렌치가 더욱 존재할 수 있지만, 이들은 적어도 두 개 존재한다. 또한, 제3 딥 트렌치는 다이의 측면 에지에 수직으로 세번째 직선 내에서 연장된다. 이러한 제3 딥 트렌치는 제2 딥 트렌치 안쪽으로 종결된다. 제4 딥 트렌치는 다이의 측면 에지에 수직인 네번째 직선 내에서 연장된다. 또한, 제4 딥 트렌치는 제2 딥 트렌치 안쪽으로 종결된다. 제3 딥 트렌치 및 제4 딥 트렌치는 서로 평행하게 연장되며, 이들 사이에 딥 트렌치는 존재하지 않는다. 또한, 트렌치 전력 N-채널 전계 효과 트랜지스터 다이는 임베딩된 전계판 구조체(embedded field plate structure)를 갖는다. 일 실시예에서, 이러한 임베딩된 전계판 구조체의 제1 부분은 적어도 부분적으로 제1 딥 트렌치 내에 배치되고, 이러한 임베딩된 전계판 구조체의 제2 부분은 적어도 부분적으로 제2 딥 트렌치 내에 배치되고, 이러한 임베딩된 전계판 구조체의 제3 부분은 적어도 부분적으로 제3 딥 트렌치 내에 배치되고, 이러한 임베딩된 전계판 구조체의 제4 부분은 적어도 부분적으로 제4 딥 트렌치 내에 배치된다.
하향식 관점에서 볼 때, 트렌치 전력 N-채널 전계 효과 트랜지스터 다이는 에지 영역(edge area)과 활성 영역을 갖는다. 에지 영역은 다이의 측면 에지 부근에 배치된다. 이러한 에지 영역 내에 게이트 또는 N+형 소스 영역(N+ type source region)은 존재하지 않는다. 반면에, 활성 영역은 게이트 및 N+형 소스 영역을 갖는다. 에지 영역은 다이의 활성 영역과 다이 측면 에지 사이에 배치된다.
측단면도로 볼 때, 다이의 반도체 부분은 하부 N++형 기판층을 포함한다. N++형 기판층 위에 상부측 반도체 표면까지 연장되는 N-형 드리프트층이 배치된다. 이러한 N-형 드리프트층은 저부층 부분과 더욱 높게 도핑된 N-형 상부층 부분을 갖는다. 딥 트렌치는 N-형 상부층 부분으로 커팅되고, N-형 상부층 부분을 통과하여 아래로 연장되어, 이들은 N-형 저부층 부분의 상부를 관통한다.
활성 영역에서, 제3 딥 트렌치와 제4 딥 트렌치 사이에 P형 바디 영역이 있다. 이러한 P형 바디 영역은 상부측 반도체 표면으로부터 N-형 드리프트층 안쪽으로 아래로 연장된다. N+형 소스 영역은 활성 영역 내의 제3 딥 트렌치와 제4 딥 트렌치 사이에 배치된다. 또한, P형 바디 영역은 활성 영역으로부터(게이트 버스 라인(gate bus line) 및 임베딩된 전계판 그라운딩 영역(embedded field plate grounding area)을 통과하여) 에지 영역 안쪽으로 측면으로 연장된다.
트렌치 전력 N-채널 전계 효과 트랜지스터 다이는 상부측 소스 금속 전극 구조체, 상부측 게이트 금속 전극 구조체, 및 하부측 드레인 금속 전극 구조체를 갖는다. 소스 금속 전극 구조체는 N+형 소스 영역 또는 활성 영역의 영역에 연결되고, P형 바디 영역 또는 활성 영역의 영역에 연결된다. 게이트 금속 전극 구조체는 활성 영역의 게이트 또는 게이트들에 연결된다. 드레인 금속 전극 구조체는 다이의 반도체 부분의 저부 위에 배치되어, 저부측 반도체 표면에 연결되고, N++형 기판층과 접촉된다.
또한, 트렌치 전력 N-채널 전계 효과 트랜지스터 다이는 제1 플로팅 P형 웰 영역 및 제2 플로팅 P형 웰 영역을 포함한다. 제1 플로팅 P형 웰 영역은 상부측 반도체 표면으로부터 N-형 드리프트층의 안쪽으로 아래로 연장된다. 제1 플로팅 P형 웰 영역은 전부가 반도체 다이 구조체의 에지 영역 내에 배치되고, 제3 딥 트렌치와 제4 딥 트렌치 사이에 배치된다. 마찬가지로, 제2 플로팅 P형 웰 영역은 상부측 반도체 표면으로부터 N-형 드리프트층의 안쪽으로 아래로 연장된다. 제2 플로팅 P형 웰 영역은 전부가 반도체 다이 구조체의 에지 영역 내에 배치되고, 제3 딥 트렌치와 제4 딥 트렌치 사이에 배치된다.
제1 플로팅 P형 웰 영역 및 제2 플로팅 P형 웰 영역은 이들이 다섯번째 직선을 따라 배치되도록 배치된다. 다섯번째 직선은 반도체 다이 구조체의 측면 에지로부터 수직으로 연장되고, 제1 딥 트렌치 및 제2 딥 트렌치를 통과하여 가로질러 연장되고, 제3 딥 트렌치와 제4 딥 트렌치 사이에서 및 반도체 다이 구조체의 활성 영역의 안쪽으로 연장된다. 이러한 다섯번째 직선은 제3 딥 트렌치의 세번째 직선에 평행하고, 제4 딥 트렌치의 네번째 직선에 평행하다. 제1 플로팅 P형 웰 영역 및 제2 플로팅 P형 웰 영역은 P형 바디 영역과 제2 딥 트렌치 사이의 이러한 다섯번째 직선을 따라 배치된다. 일 실시예에서, 제1 플로팅 P형 웰 영역은 2개 중 바깥쪽이고(다이 측면 에지에 가장 가까운 것), 이러한 제1 플로팅 P형 웰 영역은 제2 딥 트렌치의 내측벽의 일부를 형성한다. 이러한 제1 플로팅 P형 웰 영역 및 제2 플로팅 P형 웰 영역은 이들이 전체 MOSFET 장치의 소스 전극 구조체, 드레인 전극 구조체, 또는 게이트 전극 구조체에 연결되지 않는다는 의미에서 "플로팅(floating)"된다. 소스 전극 구조체에 대한 드레인 전극 구조체의 전압이 큰 경우에, 제1 플로팅 P형 웰 영역 및 제2 플로팅 P형 웰 영역은 에지 영역에서 애벌런시 항복을 억제하는 작용을 한다. 일 실시예에서, 트렌치 전력 N-채널 전계 효과 트랜지스터 다이는 제2 딥 트렌치 부근의 에지 영역에서 에벌런시 항복을 겪을 것이고, 플로팅 P형 웰 영역 세트(제1 플로팅 P형 웰 영역 및 제2 플로팅 P형 웰 영역을 포함함)가 제공되지 않는다. 이러한 플로팅 P형 웰 영역의 세트를 제공함으로써, 전체 트렌치 전력 N-채널 전계 효과 트랜지스터 다이는 에지 영역 내에서 애벌런시 항복을 겪지 않지만, 대신 활성 영역에서 애벌런시 항복을 겪는다. 따라서, 전체 트랜지스터 장치의 드레인-소스 파괴 전압 BVDSS는 증가된다.
추가 설명 및 양태 및 방법은 이하 상세한 설명에 기재된다. 이러한 발명의 내용은 본 발명을 정의하려는 것이 아니다. 본 발명은 청구항으로 정의된다.
유사한 숫자는 유사한 구성 요소를 나타내는 첨부 도면은 본 발명의 양태를 설명한다.
도 1은 하나의 새로운 측면에 따른 반도체 다이 구조체(1)의 하향식 도면이다.
도 2는 도 1의 반도체 다이 구조체의 상부측 반도체 표면 내의 딥 트렌치를 나타내는 단순화된 하향식 도면이다.
도 3은 활성 영역, 게이트 버스 라인 및 임베딩된 전계판 그라운딩 영역, 및 에지 영역을 보여주는 다이 구조체(1)의 상부 오른쪽 코너 부분의 도면이다.
도 4는 도 4가 단면선 C-C'가 취해지는 것을 도시하는 것을 제외하고 도 3과 유사한 도면이다.
도 5는 도 3의 단면선 A-A'를 따라 취해지는 단면도이다.
도 6은 도 5의 단면도에 나타내는 활성 영역의 일부의 투시도이다.
도 7은 도 6의 구조의 투시도이지만, 트렌치 충전 재료 및 상부측 반도체 표면 위의 구조체는 도시되지 않는다.
도 8은 도 3 및 도 4의 에지 영역(12)의 단면선 C-C'를 따라 취해진 단면도이다.
도 9는 도 8의 에지 영역의 투시도이다.
도 10은 도 9의 구조체의 투시도이지만, 바디 금속은 도시되지 않는다.
도 11은 도 10의 구조체의 투시도이지만, 트렌치 충전 재료 및 상부측 반도체 표면(17) 위의 구조체는 도시되지 않는다.
도 12는 도 1의 반도체 다이 구조체(1)의 다양한 특징들 및 구조들의 상대적인 위치를 나타내는 단순화된 하향식 도면이다.
도 13은 도 14의 다른 반도체 다이 구조체에서 단위 격자 반치폭(unit cell half width)에 따라 파괴 전압이 어떻게 변하는지를 보여주는 그래프이다.
도 14는 다양한 에지 영역 구조체를 갖는 다른 반도체 다이 구조체를 나타낸다.
도 15는 도 16의 다른 반도체 다이 구조체에서 단위 격자 반치폭에 따라 파괴 전압이 어떻게 변하는지를 보여주는 그래프이다.
도 16은 도 15의 그래프와 관련되는 새로운 반도체 다이 구조체를 나타낸다.
도 17은 반도체 다이 구조체의 활성 영역 내에 다른 임베딩된 전계판 구조체를 보여주는 단면도이다.
도 18은 반도체 다이 구조체의 에지 영역 내에 다른 임베딩된 전계판 구조체를 보여주는 단면도이다.
첨부된 도면을 참조하여 본 발명의 배경 기술 및 일부 양태를 이하에 상세히 설명할 것이다. 이하의 상세한 설명 및 청구 범위에서, 제1 대상물이 제2 대상물의 "위에(over)" 또는 "상에(on)" 배치되는 것으로 언급될 때, 제1 대상물은 제2 대상물의 바로 위일 수 있거나, 제1 대상물과 제2 대상물 사이에 개재되는 대상이 존재할 수 있다. 마찬가지로, 용어 "왼쪽(left)", "오른쪽(right)", 상부(top)", "상부측(topside)", "위에(up)", "위쪽(upward)", "아래(down)", "아래쪽(downward)", "수직으로(vertically)", "측면의(lateral)", "측면으로(laterally)", "측(side)", "아래(under)", "후측(backside)", "저부(bottom)", 및 "저부측(bottomside)"은 본 명세서에서 기재되는 구조체의 다양한 부분들 사이에서 상대적인 배향을 기재하도록 사용되고, 기재되는 전체 구조체는 사실상 3차원 공간에서 임의의 방법으로 배향될 수 있는 것으로 이해해야 한다. 이하 상세한 설명에서, N형 실리콘은 간단히 N형 실리콘으로 언급할 수 있고, 또는 N++ 형 실리콘, N+ 형 실리콘, N 형 실리콘, 또는 N- 형 실리콘으로 더욱 구체적으로 언급할 수 있다. N++, N+, N 및 N- 지정자(designator)는 러프한 일반적인 개념으로 도펀트 농도의 상대적인 범위를 지정하려는 것이다. 예컨대, N형 실리콘으로 기재되는 실리콘과 N-형 실리콘으로 기재되는 실리콘 사이의 농도 범위는 오버랩될 수 있다. N+형 실리콘 범위의 저부에서 도펀트 농도는 N형 실리콘 범위의 상부에서 도펀트 농도보다 낮을 수 있다. 동일한 방법으로 기재하는 P형 실리콘(더욱 구체적으로 P++형 실리콘, P+형 실리콘, P형 실리콘, 또는 P-형 실리콘이라고도 하는 관점에서)도 본 특허 문서에서 적용된다.
도 1은 하나의 새로운 측면에 따른 반도체 다이 구조체의 하향식 도면이다. 이러한 반도체 다이 구조체(1)는 EFP MOSFET로도 알려진 임베딩된 전계판 N-채널 전계 효과 트랜지스터 다이이다. "EFP"는 "임베딩된 전계판(Embedded Field Plate)"을 의미한다. 반도체 다이 구조체(1)는 다이 구조체를 하향식으로 볼때 4개의 주변 측면 에지(peripheral side edge)(2-5)를 갖는다. 다이 구조체의 상부 위에 소스 금속 전극 구조체(26), 상기 소스 금속 전극 구조체의 일부인 금속 소스 패드(6), 금속 게이트 전극 구조체(25), 상기 게이트 구조체(25)의 일부인 게이트 패드(7), 바디 금속 구조체(27), 및 금속 고갈 스토퍼 고리(metal depletion stopper ring)(도시되지 않음)가 있다. 금속 고갈 스토퍼 고리는 다이 구조체의 주변 측면 에지를 따라 연장되고, 바디 금속 구조체를 둘러싸는 금속의 다른 고리이다.
이러한 레이 아웃에서, 게이트 전극 구조체는 게이트 전극 구조체를 루프로 만들 수 있도록 바디 금속과 소스 전극 사이에 배치된다. 게이트 전극 구조체를 루프 형상으로 함으로써, 게이트 신호의 분배를 보다 균일하게 할 수 있다. 또한, 애벌런시 항복이 에지 영역에서 일어나면, 소스 금속과 바디 금속 사이의 분리는 이러한 전류 경로에서 약간의 저항을 제공할 것인데, 이는 바람직하고 장치의 견고성을 향상시킨다.
도 2는 도 2의 도면에서 상부측 반도체 표면의 수준 위가 도시되지 않는 것을 제외하고 도 1의 반도체 다이 구조체(1)의 단순화된 하향식 도면이다. 도 2에서 백색으로 나타내는 다이 구조체의 부분은 상부측 반도체 표면이다. 셰이딩된 부분은 복수의 딥 트렌치 및 이들 내에서의 임베딩된 전계판과 같은 임의의 구조체이다. 특히, 제1 주변 딥 트렌치(first peripheral deep trench)(6)가 주목된다. 이러한 제1 주변 딥 트렌치(6)는 다이 구조체의 오른쪽 측면 에지(2)와 평행한 도면에서 수직 치수에서 첫번째 직선 내에서 연장된다. 참조 번호 7은 제2 주변 딥 트렌치를 나타낸다. 이러한 제2 주변 딥 트렌치(7)는 다이의 에지 주변으로 연장되지만 제1 주변 딥 트렌치(6)의 내측이다. 이러한 제2 주변 딥 트렌치(7)는 다이 구조체의 오른쪽 측면 에지(2)를 따라 두번째 직선 내에서 연장된다. 참조 번호 8은 제3 딥 트렌치를 나타낸다. 이러한 제3 딥 트렌치(8)는 세번째 직선 내에서 연장된다. 제3 딥 트렌치(8)의 왼쪽 말단은 다이 구조체의 왼쪽에 있는 딥 트렌치(7) 안쪽으로의 위치에서 종결된다. 제3 딥 트렌치(8)의 오른쪽 말단은 다이 구조체의 오른쪽에 있는 딥 트렌치(7) 안쪽으로의 다른 위치에서 종결된다. 마찬가지로, 제4 딥 트렌치(9)는 직선 내에서 연장된다. 제4 딥 트렌치의 왼쪽 말단은 다이 구조체의 왼쪽에 있는 딥 트렌치(7) 안쪽으로의 위치에서 종결된다. 제4 딥 트렌치(9)의 오른쪽 말단은 다이 구조체의 오른쪽에 있는 딥 트렌치(7) 안쪽으로의 다른 위치에서 종결된다. 제3 딥 트렌치(8) 및 제4 딥 트렌치(9)는 도시되는 바와 같이 다이의 중앙부를 가로 질러 서로 평행하게 연장된다. 딥 트렌치(8 및 9)는 3개의 트렌치(7, 8 및 9)가 실제로 서로 통합되어 단일 딥 트렌치 구조체를 형성하지만, 따로 딥 트렌치로서 언급된다. 딥 트렌치는 도면을 명확하게 하기 위해 꽤 넓게 도 2에 도시된다. 실제로, 수평으로 연장되는 딥 트렌치가 더 많이 존재하며, 이들 딥 트렌치는 도시된 트렌치보다 훨씬 좁다. 딥 트렌치는 도 2에 도시된 트렌치보다 훨씬 좁을뿐만 아니라, 딥 트렌치들 중 인접한 트렌치들 사이의 분리가 훨씬 적다. 각각의 딥 트렌치의 중앙에 임베딩된 전계판 구조체가 배치된다. 이러한 임베딩된 전계판 구조체는 도 2에 도시되지 않는다. 또한, 다이 구조체의 활성 영역(10)에서, 도시되지 않는 상부측 반도체 표면(17)까지 연장되는 게이트 구조체 및 다른 구조체가 존재한다. 이러한 다른 구조체들은 도면의 단순화를 위해 도 2에 도시되지 않는다.
도 3은 다이 구조체(1)의 상부쪽 오른쪽 코너의 도면이다. 이 도면에서, 더 많은 딥 트렌치가 도시되고, 도시되는 딥 트렌치는 좁은 간격을 갖는다. 도면은 3개의 영역, 즉 활성 영역(10), 게이트 버스 라인 및 임베딩된 전계판 그라운딩 영역(11), 및 에지 영역(12)을 가리키기 위해 제공된다. 단면선 A-A'는 활성 영역(10)의 왼쪽 측면에서 취해지는 단면선이다. 단면선 B-B'는 에지 영역(12)의 저부측에서 취해지는 단면선이다.
도 4는 도 4가 단면선 C-C'가 취해지도록 도시한 것을 제외하고 도 3과 유사한 도면이다. 단면선 C-C'는 에지 영역(12)의 왼쪽 측면에서 취해진다.
도 5는 도 3의 단면선 A-A'를 따라 취해지는 단면도이다. 왼쪽에 도시되는 딥 트렌치는 제3 딥 트렌치(8)이다. 오른쪽에 도시되는 딥 트렌치는 제4 딥 트렌치(9)이다. 게이트 구조체(13)의 부분(13A)은 왼쪽에서 제3 딥 트렌치(8) 안쪽으로 연장되고, 게이트 구조체(13)의 부분(13B)은 오른쪽에서 제4 딥 트렌치(9) 안쪽으로 연장된다. 게이트 구조체(13)의 이러한 부분(13A 및 13B)은 N+형 폴리실리콘의 특징(features)이다. 전체 게이트 구조체는 참조 번호 13으로 나타낸다. 참조번호 14A 및 14B는 임베딩된 전계판 구조체(14)의 부분을 나타낸다. 다이 위의 어디에서도 딥 트렌치가 상부측 반도체 표면에서 단면으로 보여지는 경우, 도 5의 도면에서 부분(14A 및 14B)에서처럼 나타내는 임베딩된 전계판 구조체(14)의 일부가 존재한다. 임베딩된 전계판 구조체(14)는 N+형 폴리실리콘의 구조체이다. N-형 드리프트층(15)은 N++형 기판층(16) 위에 배치된다. N++형 기판층(16)은 단결정 웨이퍼 물질이지만, N-형 드라이브층(N- type drive layer)은 일반적으로 에피택셜 실리콘(epitaxial silicon)이다.
결국 N-형 드리프트층(15)은 저층 부분(15A) 및 상층 부분(15B)을 포함한다. N-형 드리프트층의 상층 부분(15B)은 N-형 드리프트층의 저층 부분(15A)보다 N형 도펀트의 농도가 더 높다. N-형 드리프트층(15)은 도면의 평면의 외측의 이 표면까지 연장되기 때문에 상부측 반도체 표면(17)까지 완전히 연장되는 것으로 표시된다. 딥 트렌치는 상부측 반도체 표면(17)으로부터 아래로 연장되고, N-형 드리프트층의 상층 부분(15B)을 통과하여 N-형 드리프트층의 저층 부분(15A)의 상부 안쪽으로 연장된다. 참조 번호 32는 딥 트렌치에서 절연성 유전체 물질을 나타낸다. 이러한 절연성 유전체 물질(32)은 일반적으로 열 실리콘 산화물(thermal silicon oxide)이다. 이러한 절연성 유전체 물질(32)은 게이트 구조체(13)의 부분으로부터, 임베딩된 전계판 구조체(14)의 부분으로부터 딥 트렌치의 반도체 측벽을 분리한다. 참조 번호 18은 저부측 반도체 표면을 나타낸다. P형 바디 영역은 도시되는 바와 같이 상부측 반도체 표면(17)으로부터 아래쪽으로 연장된다. 도 5의 오른쪽에서 참조 번호 19는 P형 바디 영역 중 하나를 나타낸다. N+형 소스 영역의 세트는 도시되는 바와 같이 상부측 반도체 표면(17)으로부터 P형 바디 영역의 안쪽으로 아래쪽으로 연장된다. 이러한 N+형 소스 영역 중 하나는 참조 번호 20으로 나타낸다. 이러한 N+형 소스 영역은 하향식으로 볼 때 사다리형을 갖는다. 사다리형은 2개의 평행하게 연장되는 측과 스패닝 가로대(rung)의 세트를 포함한다. 소스 금속 구조체(26)는 이의 가로대 영역에서 이러한 N+형 소스 영역의 상부에 연결된다. 소스 금속 전극(26)과 N+형 소스 영역 사이의 이러한 연결점은 도 5의 특정 단면에 나타내지 않는다. 또한, 소스 금속 전극 구조체(26)는 P+형 바디 접촉 영역으로 P형 바디 영역에 연결된다. 예컨대, 소스 금속 구조체(26)는 P+형 바디 접촉 영역(22)으로 도 5의 오른쪽에서 P형 바디 영역(19)에 연결된다. 절연성 유전체 특징(23A 및 23B)은 게이트 구조체(13)로부터 소스 금속 전극(26)을 분리한다. 다이 구조체의 상부 위의 게이트 버스 라인 및 전극(25) 구조체(도 1 참조)는 도 5의 특정 단면에 나타내지 않지만, 게이트 버스 라인 구조체(25)는 다이 위의 어디에서도 게이트 구조체(13)의 N+형 폴리실리콘에 접속함으로써 연결된다. 드레인 금속 전극 구조체(24)는 저부측 반도체 표면(18) 위에 배치된다.
트랜지스터 장치의 임계 전압(threshold voltage)보다 높은 양 전압이 소스 금속 전극(26)에 대해 게이트 구조체(13) 위에 배치되는 경우, 전도성 채널은 게이트 구조체 부근의 트렌치의 에지에서 형성된다. 이러한 채널은 N+형 소스 영역으로부터, P형 바디 영역을 통과하여, N-형 드리프트층(15)의 아래에 있는 N-형 물질로 아래쪽으로 수직으로 연장된다. 소스-드레인 전압의 영향 하에서, 전자는 N+형 소스 영역으로부터, 이러한 전도성 채널을 통과하여 아래쪽으로 수직으로, 및 N-형 드리프트층(15)으로, N-형 드리프트층(15)을 통과하여, N++형 기판층(16)을 통과하여, 및 드레인 금속 전극(24)으로 흐를 수 있다. 예컨대, N+형 소스 영역(20)의 경우에, 채널은 화살표(28)로 나타낸다.
딥 트렌치를 도 5의 경우와 같이 단면으로 볼 때, 딥 트렌치 내의 임베딩된 전계판은 상부측 반도체 표면(17) 또는 매우 근처의 시작점으로부터 시작하여 아래로 연장되고, N-형 드리프트층(15)의 상부층 부분(15B)의 깊이에 가까운 깊이까지 딥 트렌치의 중앙부를 통과하여 아래쪽으로 연장된다. 딥 트렌치를 도 5의 경우와 같이 단면으로 볼 때, 게이트 구조체는 트렌치의 측면 상의 P형 바디 영역과 딥 트렌치의 측면 에지 사이의 경계를 따라 아래쪽으로 연장되는 제1 하향 연장부(first downward extending portion)를 갖고, 딥 트렌치의 측면 상의 P형 바디 영역과 딥 트렌치의 반대쪽 에지 사이의 경계를 따라 아래쪽으로 연장되는 제2 하향 연장부를 갖는다. 도 5에서, 참조번호 13BA는 딥 트렌치(9)의 게이트 구조체 부분의 하나의 이러한 제1 하향 연장부를 나타내고, 참조 번호 13BB는 딥 트렌치(9)의 게이트 구조체의 하나의 이러한 제2 하향 연장부를 나타낸다. 2개의 하향 연장부(13BA 및 13BB)는 게이트 구조체의 브릿지 부분(13BC)에 의해 상부에서 함께 연결된다. 이러한 브릿지 부분(13BC)은 상부측 반도체 표면(17) 위에 배치되고, 도 5에 도시되는 바와 같이 임베딩된 전계판 부분(14B)의 상부 범위에 걸쳐 브릿징 및 스패닝된다. 2개의 하향 연장부(13BA 및 13BB)는 N+형 폴리실리콘의 동일한 층으로부터 형성된다. 여기서 용어 "층(layer)"은 인접한 양(contiguous amount)의 폴리실리콘을 말하고, 이러한 폴리실리콘은 동일한 폴리실리콘 증착 단계에서 증착되는 폴리실리콘이다. 이러한 의미에서, 부분(13BA, 13BB 및 13BC)은 폴리실리콘 중 하나의 층이다.
도 6은 도 5에서 단면으로 나타내는 활성 영역의 부분의 투시도이다. 사다리형 N+형 소스 영역(20)의 2개의 가로대(20A 및 20B)는 도 16의 구조체에 도시된다. 가로대 부분은 실제로 전체 N+형 소스 영역(20)의 부분이다.
도 7은 도 6의 구조체의 투시도이지만, 트렌치 충전 재료 및 상기 상부측 반도체 표면 위의 구조체가 도시되지 않는다. 사다리형 N+형 소스 영역은 이러한 투시도로부터 도시된다. 사다리형 N+형 소스 영역의 가로대들 사이에 P+형 바디 접촉 영역이 있다.
도 8은 도 3 및 도 4의 에지 영역(12)의 단면선 C-C'을 따라 취해진 단면도이다. 드레인 금속 전극(24), N++형 기판층(16), 및 N-형 드리프트층(15)의 저층 부분(15A), 및 N-형 드리프트층(15)의 상층 부분(15B)은 도 5의 활성 영역(10)의 단면에서와 동일한 구조체이다. 참조 번호 29, 30 및 31은 활성 영역의 P형 바디 영역의 연장부를 나타낸다. 특히, P형 바디 영역 연장부(30)는 P형 바디 영역(50)의 연장부이다. 참조 번호 14는 N+형 폴리실리콘의 임베딩된 전계판층을 나타낸다. 이는 도 5의 임베딩된 전계판 부분(14A 및 14B)을 만드는 동일한 N+형 폴리실리콘층이다. 도 8의 임베딩된 전계판 구조체 및 도 5의 임베딩된 전계판 구조체는 동일한 양의 N+형 폴리실리콘의 모든 다른 부분이다. 도 8의 상부에서 바디 금속(27)은 도 1에 도시되는 동일한 바디 금속(27)이다. 참조 번호 32는 트렌치 충전 절연성 유전체층의 특징을 나타낸다. 이는 도 5에 도시되는 활성 영역에 트렌치 충전 절연성 유전체 특징(23A 및 23B)을 형성하는 트렌치 충전 절연성 유전체와 동일한 층이다. 도 8의 절연성 유전체층(33)은 도 5의 단면에서 참조 번호 23으로 나타내는 동일한 절연성 유전체층이다. 에지 영역(12) 내에 N+형 소스 영역이 존재하지 않는다. 에지 영역 내에 게이트 구조체는 존재하지 않는다. 게이트 구조체(13)는 에지 영역(12)의 안쪽으로 연장되지 않는다.
도 9는 에지 영역(12)의 투시도이다.
도 10은 도 9의 구조체의 투시도이지만, 바디 금속(27)은 도시되지 않는다.
도 11은 도 10의 구조체의 투시도이지만, 트렌치 충전 재료 및 상부측 반도체 표면(17) 위의 구조체는 도시되지 않는다. 이러한 도면은 다수의 분리된 및 플로팅 P형 영역(34-49)을 나타낸다. 각각의 이러한 플로팅 P형 영역은 이들 중 각각으로부터 전체가 분리되어 있다. 각각의 이러한 P형 영역은 플로팅되어 있고, 다이의 소스 전극 구조체에 연결되지 않고, 다이의 드레인 전극 구조체와 연결되지 않고, 다이의 게이트 전극 구조체와 연결되지 않는다. P형 영역(46-49)은 다이 구조체(1)를 하향식으로 볼 때, 실제로 다이 구조체(1)의 주변을 둘러 고리화하는 동심적(concentric) 고리형 구조체이다. P형 영역(44, 41, 38, 35 및 30)은 전부가 제3 딥 트렌치(8)(도 2 참조)와 제4 딥 트렌치(도 2 참조) 사이에 배치된다. P형 영역(44, 41, 38 및 35)은 전부가 다이의 오른쪽 에지(2)(도 1 참조)와 활성 영역(10)(도 1 참조) 사이에 배치된다.
도 12는 도 1의 반도체 다이 구조체(1)의 다양한 특징들 및 구조체들의 상대적인 위치를 나타내는 단순화된 하향식 도면이다. 도면의 배향에서, 딥 트렌치(6)는 다이의 측면 에지(2)와 평행한 첫번째 직선 내에서 연장된다. 딥 트렌치(7)는 첫번째 직선과 평행한 두번째 직선 내에서 연장된다. 딥 트렌치(6 및 7)는 서로에 대해 평행하게, 측면 에지(2)에 평행하게 연장되는 한 쌍의 딥 트렌치이다. 딥 트렌치(8)는 세번째 직선 내에서 연장되는 제3 딥 트렌치이다. 세번째 직선은 측면 에지(2)에 수직이다. 딥 트렌치(9)는 네번째 직선 내에서 연장되는 제4 딥 트렌치이다. 네번째 직선은 세번째 직선에 평행하다. 딥 트렌치(8 및 9)는 서로에 대해 평행하게, 측면 에지(2)에 수직으로 연장되는 한 쌍의 딥 트렌치이다. 제3 딥 트렌치(8)는 제2 딥 트렌치(7) 안쪽으로 종결된다. 마찬가지로, 제4 딥 트렌치(9)는 제2 딥 트렌치(7) 안쪽으로 종결된다. 이러한 딥 트렌치(6, 7, 8 및 9)는 앞서 기재되는 바와 같이, 도 2에 도시되는 바와 같이 동일한 딥 트렌치이다. P형 영역(31, 30 및 29)은 플로팅 되지 않고, 대신 활성 영역에서 소스 금속에 연결된다.
임베딩된 전계판 구조체(14)는 4개의 딥 트렌치(6, 7, 8 및 9) 내에 적어도 부분적으로 배치된다. 임베딩된 전계판 구조체(14)의 첫번째 부분은 제1 딥 트렌치(6) 내에 적어도 부분적으로 배치된다. 임베딩된 전계판 구조체(14)의 두번째 부분은 제2 딥 트렌치(7) 내에 적어도 부분적으로 배치된다. 임베딩된 전계판 구조체(14)의 세번째 부분은 제3 딥 트렌치(8) 내에 적어도 부분적으로 배치된다. 임베딩된 전계판 구조체(14)의 네번째 부분은 제4 딥 트렌치(9) 내에 적어도 부분적으로 배치된다.
P형 바디 영역(50)은 활성 영역(12) 내에 배치되지만, 게이트 버스 라인 및 임베딩된 전계판 그라운딩 영역(11)을 통과하여 측면으로, 에지 영역(12)의 안쪽으로 연장되는 연장부(30)를 갖는다. 또한, P형 바디 영역은 전부가 제3 딥 트렌치(8)와 제4 딥 트렌치(9) 사이에 배치된다. N+형 소스 영역(51)은 전부가 제3 딥 트렌치와 제4 딥 트렌치 사이 및 활성 영역(12) 내에 배치된다. 게이트 구조체(13)의 부분(13A)은 활성 영역(10)의 제3 딥 트렌치(8) 내에 적어도 부분적으로 배치되고, 게이트 구조체의 부분(13B)은 활성 영역(10)의 제4 딥 트렌치(9) 내에 적어도 부분적으로 배치된다. 게이트 구조체(13)의 어느 부분도 다이의 에지 영역(12)의 안쪽으로 연장되지 않는다. 각각의 플로팅 P형 영역(44, 41, 38 및 35)은 전부가 제3 딥 트렌치와 제4 딥 트렌치 사이에, 그리고 전부가 다이의 에지 영역(12) 내에 배치된다. 도 12의 구조체의 구성 부분은 P형 영역(44, 41, 38, 35 및 30)이 다섯번째 직선(52)을 따라 배치되도록 배향된다. 다섯번째 직선(52)은 측면 에지(2)와 수직으로 연장되고, 측면 에지(2)로부터 연장된 후, 제1 딥 트렌치(6)를 통과하여 가로질러 연장된 후, 제2 딥 트렌치(7)를 통과하여 가로질러 연장된 후, 제3 딥 트렌치(8)와 제4 딥 트렌치(9) 사이에서, 그 후 다이의 활성 영역(12) 안쪽으로 연장된다. P형 영역(44, 41, 38, 35 및 30)은 측면 에지(2)와 활성 영역(10) 사이에서 도 12에 도시되는 바와 같이 다섯번째 직선(52)을 따라 배치된다.
도 13 및 도 14는 다양한 에지 영역 구조체를 갖는 다른 반도체 다이를 설명 및 도시한다. 도 12에 도시되는 복수의 새로운 플로팅 P형 영역(44, 41, 38 및 35)을 갖는 것 대신에, 다른 반도체 다이 구조체는 단일 P형 영역(57)을 갖는다. 이러한 단일 P형 영역(57)은 도 3의 A-A' 부분의 위치에서 완전히 제2 딥 트렌치(7)로 바깥쪽으로 연장된다. 다른 측면에서, 다른 반도체 다이 구조체는 도 1의 새로운 반도체 다이 구조체와 동일하다. 도 13의 도면의 수평축은 반도체 다이 구조체의 유닛 셀의 반치폭을 제시한다. 사각형으로 나타내는 선(53)은 활성 영역의 파괴 전압이 유닛 셀 반치폭의 함수로서 어떻게 변하는지를 나타낸다. 원형으로 나타내는 선(54)은 에지 영역의 파괴 전압이 유닛 셀 반치폭의 함수로서 어떻게 변하는지를 나타낸다. 2.0 미크론의 유닛 셀 반치폭에서, 다른 반도체 다이 구조체는 153 volts의 파괴 전압 BVDSS에서 별표(58)로 나타내는 위치에서 애벌런시 항복을 겪도록 시뮬레이팅된다. 따라서, 전체 N-채널 전계 효과 트랜지스터 다이의 파괴 전압 BVDSS는 에지 영역에서 처음으로 파괴되지 않는 장치보다 낮을 수 있다. 전체 N-채널 전계 효과 트랜지스터 다이의 파괴 전압 BVDSS는 2.0 유닛 셀 반치폭의 위치에서 도 13의 2개의 선들 중 낮은 것이다.
도 15 및 16은 새로운 반도체 다이 구조체(1)의 에지 영역(12)의 새로운 구조체의 상대적인 이점을 설명 및 도시한다. 사각형으로 나타내는 선(55)은 유닛 셀 반치폭의 함수로서 활성 영역의 파괴 전압이 어떻게 변하는지를 보여준다. 삼각형으로 나타내는 선(56)은 유닛 셀 반치폭의 함수로서 에지 영역의 파괴 전압이 어떻게 변하는지를 보여준다. 2.0 미크론의 유닛 셀 반치폭에서, 전체 반도체 다이 구조체의 파괴 전압은 활성 영역의 파괴 전압으로 결정되는데, 이는 에지 영역(선(56)으로 나타내는)의 파괴 전압은 활성 영역의 파괴 전압보다 더 크기 때문이다. 2.0 미크론의 유닛 셀 반치폭에서, 선(56)은 선(55)보다 더 높다. 도 16에 도시되는 바와 같이, P형 영역(30) 상의 0 volt 전위와 저부측 드레인 금속 전극(24) 상의 167 volt 전위 사이에서 큰 167 volt 차이가 존재할 수 있지만, P형 영역들(30, 35, 38, 41 및 44) 사이에서의 갭은 플로팅 영역 상의 전위가 서로 달라지게 한다. 따라서, 제일 왼쪽의 P형 영역(30) 위의 0 volt 전위는 이 거리에 스패닝되는 단일 전도성 P형 영역이 존재하기 때문에 제2 딥 트렌치(7)의 왼쪽 에지까지 완전히 오른쪽으로 측면 연장되지 않는다. 대신, 167 volt 차이는 이러한 측면의 거리를 떨어뜨릴 수 있다. P형 영역들(30, 35, 38, 41 및 44) 상의 전압은 각각 0 volts, 6 volts, 12 volts, 18 volts, 및 24 volts이다. 이는, 소스 금속 전극(26)에 대한 드레인 금속 전극(24) 사이의 더 큰 167 volt 차이가 존재하지만, 도 16의 구조체의 경우에 제2 딥 트렌치(7)의 왼쪽 에지에서 상대적인 전압이 오직 143 volts인 것을 의미한다. 전체 반도체 다이 구조체는 167 volts의 파괴 전압 BVDSS을 갖도록 시뮬레이팅된다. 시뮬레이션 소프트웨어의 제한에 기인하여, 선(56)은 실제로 3개의 평면의 측벽들(트렌치(7, 8 및 9)의 측벽)을 갖지 않지만, 대신 반-원통형 반경 측벽 구조체를 갖는 유사한 구조체의 시뮬레이션이다.
특정한 특정 양태가 교시 목적을 위해 상기 설명되었지만, 이 특허 문헌의 교시는 일반적인 적용 가능성을 가지며, 상기 기재된 특정 양태에 한정되지 않는다. 특정 게이트 구조체 및 임베딩된 전계판 구조체가 딥 트렌치 내에 도시되지만, 다른 양태에서, 다른 게이트 구조체 및 다른 임베딩된 전계판 구조체가 사용된다. 활성 영역과 주변 딥 트렌치 사이의 플로팅 P형 웰 영역들(44, 41, 38 및 35)의 이용은 특정 게이트 구조체/임베딩된 전계판 디자인에 한정되지 않는다. 제공된 반도체 장치 내에서, 임베딩된 전계판은 에지 영역 내에 갖는 형태와 비교하여 활성 영역 내에 다른 형태를 가질 수 있다. 예컨대, 도 17의 구조체는 활성 영역 내에 적용될 수 있고, 도 18의 구조체는 에지 영역 내에 적용될 수 있다. 도 17의 단면도에서, 임베딩된 전계판은 전부가 게이트 구조체의 저부측 범위 아래에 배치된다. 게이트 구조체의 저부측 범위는 P형 바디 영역의 저부측 범위에 또는 그 보다 약간 아래에 있다. 플로팅 P형 웰 영역들(44, 41, 38 및 35)은 이러한 유형의 매립된 전계판 구조체들과 함께 적용될 수 있다. 따라서, 기재된 양태의 다양한 변경, 적용, 및 조합이 청구항으로 설명되는 본 발명의 범위를 벗어나지 않고 실시될 수 있다.

Claims (16)

  1. 에지 영역과 활성 영역을 갖는 반도체 다이 구조체로서,
    상기 반도체 다이 구조체는,
    N-형 드리프트층(N- type drift layer)으로, 제1 딥 트렌치가 N-형 드리프트층의 안쪽으로 아래로 연장되고, 상기 제1 딥 트렌치는 상기 반도체 다이 구조체의 측면 에지에 평행한 첫번째 직선 내에서 연장되고, 제2 딥 트렌치는 N-형 드리프트층의 안쪽으로 아래로 연장되고, 상기 제2 딥 트렌치는 상기 제1 딥 트렌치의 첫번째 직선에 평행한 두번째 직선 내에서 연장되고, 제3 딥 트렌치는 N-형 드리프트층의 안쪽으로 아래로 연장되고, 상기 제3 딥 트렌치는 상기 반도체 다이의 측면 에지에 수직인 세번째 직선 내에서 연장되고, 상기 제2 딥 트렌치 안쪽으로 종결되고, 제4 딥 트렌치는 상기 반도체 다이의 측면 에지에 수직인 네번째 직선 내에서 연장되고, 상기 제2 딥 트렌치 안쪽으로 종결되고, 상기 첫번째 직선은 상기 두번째 직선에 평행하고, 상기 세번째 직선은 상기 네번째 직선에 평행한 것인, N-형 드리프트층;
    적어도 부분적으로 상기 제3 딥 트렌치 내에 배치되고, 적어도 부분적으로 상기 제4 딥 트렌치 내에 배치되는 임베딩된 전계판 구조체(embedded field plate structure);
    상기 N-형 드리프트층의 안쪽으로 아래로 연장되는 P형 바디 영역으로, 상기 P형 바디 영역은 상기 제3 딥 트렌치와 제4 딥 트렌치 사이의 반도체 다이 구조체의 활성 영역 내에 배치되고, 상기 P형 바디 영역 중 어느 부분도 상기 반도체 다이 구조체의 에지 영역으로 연장되지 않는 것인, P형 바디 영역(P type body region);
    상기 P형 바디 영역의 안쪽으로 아래로 연장되는 N+형 소스 영역으로, 상기 N+형 소스 영역은 상기 제3 딥 트렌치와 제4 딥 트렌치 사이의 상기 반도체 다이 구조체의 활성 영역 내에 배치되는 것인, N+형 소스 영역(N+ type source region);
    상기 N-형 드리프트층의 안쪽으로 아래로 연장되는 제1 플로팅 P형 웰 영역으로, 상기 제1 플로팅 P형 웰 영역은 전부가 상기 반도체 다이 구조체의 에지 영역 내에 배치되고, 상기 제1 플로팅 P형 웰 영역은 전부가 상기 제3 딥 트렌치와 제4 딥 트렌치 사이에 배치되는 것인, 제1 플로팅 P형 웰 영역(first floating P type well region);
    상기 N-형 드리프트층의 안쪽으로 아래로 연장되는 제2 플로팅 P형 웰 영역으로, 상기 제2 플로팅 P형 웰 영역은 전부가 상기 반도체 다이 구조체의 에지 영역 내에 배치되고, 상기 제2 플로팅 P형 웰 영역은 전부가 상기 제3 딥 트렌치와 제4 딥 트렌치 사이에 배치되고, 상기 제1 딥 트렌치, 제2 딥 트렌치, 제1 플로팅 P형 웰 영역, 제2 플로팅 P형 웰 영역, 및 P형 바디 영역은 이들이 다섯번째 직선을 따라 배치되도록 배치되고, 상기 다섯번째 직선은 상기 반도체 다이 구조체의 측면 에지로부터 수직으로 연장되고, 상기 제1 딥 트렌치 및 제2 딥 트렌치를 통과하여 가로질러 연장되고, 상기 제3 딥 트렌치와 제4 딥 트렌치 사이에서 및 상기 반도체 다이 구조체의 활성 영역의 안쪽으로 연장되고, 상기 제1 플로팅 P형 웰 영역 및 제2 플로팅 P형 웰 영역은 P형 바디 영역과 제2 딥 트렌치 사이에 및 다섯번째 직선을 따라 배치되는 것인, 제2 플로팅 P형 웰 영역(second floating P type well region);
    적어도 부분적으로 상기 제3 딥 트렌치에 배치되고, 적어도 부분적으로 상기 제4 딥 트렌치에 배치되는 게이트 구조체로, 상기 게이트 구조체는 상기 반도체 다이 구조체의 활성 영역 내에 배치되는 것인, 게이트 구조체(gate structure);
    상기 게이트 구조체에 연결되는 게이트 전극(gate electrode);
    드레인 전극(drain electrode); 및
    상기 N+형 소스 영역과 연결되는 소스 전극(source electrode);을 포함하는 것인, 반도체 다이 구조체.
  2. 제1항에 있어서,
    상기 반도체 다이 구조체는 상부측 반도체 표면을 가지며, 상기 N-형 드리프트층은 저층 부분 및 상층 부분을 포함하고, 상기 N-형 드리프트층의 저층 부분은 상기 N-형 드리프트층의 상층 부분보다 N형 도펀트의 농도가 낮고, 상기 N-형 드리프트층의 상층 부분은 상기 N-형 드리프트층의 저층 부분의 위에 배치되고, 상기 상부측 반도체 표면까지 연장되는 것인, 반도체 다이 구조체.
  3. 제2항에 있어서,
    상기 제1 딥 트렌치, 제2 딥 트렌치, 제3 딥 트렌치 및 제4 딥 트렌치는 상기 N-형 드리프트층의 저층 부분의 안쪽으로 연장되는 것인, 반도체 다이 구조체.
  4. 제1항에 있어서,
    상기 게이트 구조체의 어느 부분도 상기 반도체 다이 구조체의 에지 영역의 안쪽으로 연장되지 않는 것인, 반도체 다이 구조체.
  5. 제1항에 있어서,
    상기 소스 전극은 P형 바디 영역과 연결되는 것인, 반도체 다이 구조체.
  6. 제1항에 있어서,
    상기 임베딩된 전계판 구조체의 제1 부분은 상기 제1 딥 트렌치 내에 배치되고, 상기 임베딩된 전계판 구조체의 제2 부분은 상기 제2 딥 트렌치 내에 배치되고, 상기 임베딩된 전계판 구조체의 제3 부분은 상기 제3 딥 트렌치 내에 배치되고, 상기 임베딩된 전계판 구조체의 제4 부분은 상기 제4 딥 트렌치 내에 배치되는 것인, 반도체 다이 구조체.
  7. 제1항에 있어서,
    상기 임베딩된 전계판 구조체는 P형 바디 영역과 전기적으로 연결된 것인, 반도체 다이 구조체.
  8. 제1항에 있어서,
    상기 임베딩된 전계판 구조체는 P형 바디 영역을 통해 상기 소스 전극과 전기적으로 연결되는 것인, 반도체 다이 구조체.
  9. 제1항에 있어서,
    상기 N-형 드리프트층의 안쪽으로 아래로 연장되는 제3 플로팅 P형 웰 영역을 더 포함하고,
    상기 제3 플로팅 P형 웰 영역은 전부가 상기 반도체 다이 구조체의 에지 영역 내에 배치되고, 상기 제3 플로팅 P형 웰 영역은 전부가 상기 제1 딥 트렌치와 제2 딥 트렌치 사이에 배치되는 것인, 반도체 다이 구조체.
  10. 제1항에 있어서,
    상기 N-형 드리프트층의 안쪽으로 아래로 연장되는 제3 플로팅 P형 웰 영역을 더 포함하고,
    상기 제3 플로팅 P형 웰 영역은 전부가 상기 반도체 다이 구조체의 에지 영역 내에 배치되고, 상기 제3 플로팅 P형 웰 영역은 전부가 상기 제1 딥 트렌치와 상기 반도체 다이 구조체의 측면 에지 사이에 배치되는 것인, 반도체 다이 구조체.
  11. 제1항에 있어서,
    상기 제1 플로팅 P형 웰 영역은 상기 제2 딥 트렌치의 측벽의 일부를 형성하는 것인, 반도체 다이 구조체.
  12. 제1항에 있어서,
    상기 에지 영역 내의 상기 임베딩된 전계판 구조체는 N+형 폴리실리콘으로 이루어진 영역(an amount of N+ type polysilicon)이고, 상기 N+형 폴리실리콘으로 이루어진 영역은 상기 제3 딥 트렌치로부터 위로, 상부측 반도체 층 전체에 걸쳐서 위로, 상기 제4 딥 트렌치 안쪽으로 아래로 연장되는 것인, 반도체 다이 구조체.
  13. 제12항에 있어서,
    상기 반도체 다이 구조체는 상기 에지 영역 내에 배치되는 바디 금속층을 더 포함하고,
    상기 바디 금속층의 어느 부분도 상기 반도체 다이 구조체의 활성 영역의 안쪽으로 연장되지 않고, 상기 바디 금속층은 상기 에지 영역 내에 임베딩된 전계판 구조체의 N+형 폴리실리콘으로 이루어진 영역과 전기적으로 연결되는 것인, 반도체 다이 구조체.
  14. 활성 영역(active area) 및 에지 영역(edge area)을 갖는 전계판 전력 N-채널 전계 효과 트랜지스터 다이로서,
    소스 금속 전극(source metal electrode);
    상기 다이의 주변을 둘러 연장되는 주변 딥 트렌치(peripheral deep trench)로, 주변 딥 트렌치 내에 배치되는 게이트가 존재하지 않고, 상기 주변 딥 트렌치는 상기 에지 영역 내에 배치되고, 상기 주변 딥 트렌치의 어느 부분도 상기 활성 영역 내에 배치되지 않는 것인, 주변 딥 트렌치;
    복수의 평행하게 연장되는 딥 트렌치들로, 이러한 평행하게 연장되는 딥 트렌치들 각각은 상기 활성 영역에서 연장되고, 상기 주변 딥 트렌치 안쪽으로 종결되는 것인, 복수의 평행하게 연장되는 딥 트렌치들;
    상기 주변 딥 트렌치 내에 부분적으로 배치되고, 상기 복수의 평행하게 연장되는 딥 트렌치들 내에 부분적으로 배치되는 매립된 전계판 구조체(buried field plate structure);
    상기 활성 영역 내에 배치되는 P형 바디 영역으로, 상기 P형 바디 영역은 상기 소스 금속 전극과 연결되는 것인, P형 바디 영역;
    상기 P형 바디 영역의 안쪽으로 아래로 연장되는 N+형 소스 영역; 및
    복수의 플로팅 P형 웰 영역으로, 상기 플로팅 P형 웰 영역 각각은 전부가 상기 에지 영역 내에 배치되고, 상기 에지 영역에서 상기 활성 영역으로 직선이 연장되고, 상기 복수의 플로팅 P형 웰 영역은 상기 주변 딥 트렌치와 상기 활성 영역 사이의 직선을 따라 배치되는 것인, 복수의 플로팅 P형 웰 영역;을 포함하는, 전계판 전력 N-채널 전계 효과 트랜지스터 다이.
  15. 제14항에 있어서,
    상기 주변 딥 트렌치와 상기 P형 바디 영역 사이의 어느 위치에서 직선을 따라 배치되는 추가적인 P형 바디 영역이 존재하지 않는 것인, 전계판 전력 N-채널 전계 효과 트랜지스터 다이.
  16. 제14항에 있어서,
    상기 전계판 전력 N-채널 전계 효과 트랜지스터 다이는 게이트 구조체를 더 포함하고,
    상기 게이트 구조체는 전부가 상기 활성 영역 내에 배치되고, 상기 게이트 구조체의 어느 부분도 상기 에지 영역의 안쪽으로 연장되지 않는 것인, 전계판 전력 N-채널 전계 효과 트랜지스터 다이.
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