JP2024043638A - 半導体装置およびその製造方法 - Google Patents

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Abstract

Figure 2024043638000001
【課題】寄生容量を低減できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体部と、第１乃至第３電極と、制御電極と、を備える。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記半導体部の前記裏面とは反対側の表面上に設けられる。前記第３電極は、前記第１電極と前記第２電極との間に位置し、前記半導体部の前記表面側から前記半導体部中に延在する。前記第３電極は、前記半導体部と前記第３電極との間の絶縁スペースを介して前記半導体部から電気的に絶縁される。前記制御電極は、前記半導体部の前記表面側から前記半導体部と前記第３電極との間に延在する第１部分と、前記第２電極と前記第３電極との間に設けられ、前記第１部分につながる第２部分と、を有する。前記制御電極の前記第１部分は、前記第３電極を介して、前記絶縁スペースに向き合い、前記第２部分は、前記絶縁スペースと前記第２電極との間に延在する。
【選択図】図１

Description

実施形態は、半導体装置およびその製造方法に関する。
電力制御用半導体装置には、電極間の寄生容量の低減が求められる。
特開２０１７－１６２９０９号公報
実施形態は、寄生容量を低減できる半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、半導体部と、第１乃至第３電極と、制御電極と、を備える。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記半導体部の前記裏面とは反対側の表面上に設けられる。前記第３電極は、前記第１電極と前記第２電極との間に位置し、前記半導体部の前記表面側から前記半導体部中に延在する。前記第３電極は、前記半導体部と前記第３電極との間の絶縁スペースを介して前記半導体部から電気的に絶縁される。前記制御電極は、前記半導体部の前記表面側から前記半導体部と前記第３電極との間に延在する第１部分と、前記第２電極と前記第３電極との間に設けられ、前記第１部分につながる第２部分と、を有する。前記制御電極の前記第１部分は、前記第３電極を介して、前記絶縁スペースに向き合い、前記第２部分は、前記絶縁スペースと前記第２電極との間に延在する。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態の変形例に係る半導体装置を示す模式平面図である。 実施形態の別の変形例に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 図７に続く製造過程を示す模式断面図である。 図８に続く製造過程を示す模式断面図である。 図９に続く製造過程を示す模式断面図である。 実施形態のさらなる別の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、トレンチゲート型ＭＯＳトランジスタである。図１は、トレンチゲートの構造を表している。
図１に示すように、半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、制御電極４０と、第３電極５０と、を備える。
半導体部１０は、例えば、シリコンである。半導体部１０は、第１電極２０と第２電極３０との間に位置する。第１電極２０は、例えば、ドレイン電極である。第２電極３０は、例えば、ソース電極である。第１電極２０は、半導体部１０の裏面１０Ｂ上に設けられる。第２電極３０は、半導体部１０の裏面１０Ｂとは反対側の表面１０Ｆ上に設けられる。半導体部１０は、表面１０Ｆ側に設けられたゲートトレンチＧＴを有する。
制御電極４０および第３電極５０は、第１電極２０と第２電極３０との間に位置する。制御電極４０は、例えば、ゲート電極である。第３電極５０は、所謂、フィールドプレート電極である。第３電極５０は、例えば、終端部（図示しない）において、第２電極３０に電気的に接続される。
制御電極４０は、ゲートトレンチＧＴの内部に位置する第１部分４０Ａと、ゲートトレンチＧＴの開口上に位置する第２部分４０Ｂとを有する。第２部分４０Ｂは、第１部分４０Ａにつながる。
第３電極５０は、ゲートトレンチＧＴの内部において、第１電極２０から第２電極３０に向かう方向に延伸する。制御電極４０の第２部分４０Ｂは、第２電極３０と第３電極５０との間に位置する。制御電極４０の第１部分４０Ａは、半導体部１０と第３電極５０との間に位置する。第１電極２０から第３電極５０に至る第１距離Ｄ１は、第１電極２０から制御電極４０の第１部分４０Ａに至る第２距離Ｄ２よりも短い。
半導体部１０と制御電極４０の第１部分４０Ａとの間には、第１絶縁膜４３が設けられる。第１絶縁膜４３は、例えば、ゲート絶縁膜であり、制御電極４０を半導体部１０から電気的に絶縁する。第１絶縁膜４３は、制御電極４０の第１部分４０Ａの下端を覆い、第１部分４０Ａと第３電極５０との間、および、第２部分４０Ｂと第３電極５０の上端との間に延在する。第１絶縁膜４３は、制御電極４０を第３電極５０から電気的に絶縁する。第１絶縁膜４３は、例えば、シリコン酸化膜である。
第２電極３０と制御電極４０との間には、第２絶縁膜４５が設けられる。第２絶縁膜４５は、制御電極４０を第２電極２０から電気的に絶縁する。第２絶縁膜４５は、例えば、層間絶縁膜である。第２絶縁膜４５は、例えば、シリコン酸化膜である。
第３電極５０は、ゲートトレンチＧＴ内において、絶縁スペースＩＳを介して、半導体部１０に向き合う。絶縁スペースＩＳは、第３電極５０を半導体部１０から電気的に絶縁する。絶縁スペースＩＳは、例えば、第１絶縁膜４３の誘電率よりも低い誘電率を有する。絶縁スペースＩＳは、例えば、ゲートトレンチＧＴ内の空洞、所謂、エアーギャップである。また、絶縁スペースＩＳ内に、低誘電率の絶縁材、例えば、ｌｏｗ‐ｋ材が充填されてもよい。
絶縁スペースＩＳは、制御電極４０の第１部分４０Ａに向き合う第１端ＵＥ１と、第２部分４０Ｂに向き合う第２端ＵＥ２と、を含む。第１端ＵＥ１は、第１絶縁膜４３を介して、制御電極４０の第１部分４０Ａに向き合う。第２端ＵＥ２は、制御電極４０の第２部分４０Ｂに向き合う。第１絶縁膜４３は、制御電極４０の第２部分４０Ｂと絶縁スペースＩＳの第２端ＵＥ２との間に延伸する。
制御電極４０の第１部分４０Ａは、第３電極５０を介して、絶縁スペースＩＳに向き合う。第３電極５０の上端は、例えば、制御電極４０の第１部分４０Ａと絶縁スペースＩＳの第２端ＵＥ２との間に位置する。
制御電極４０の第２部分４０Ｂと半導体部１０との間には、絶縁スペースＩＳに連通する開口ＥＣが設けられる。第２絶縁膜４５は、開口ＥＣを塞ぐように設けられる。言い換えれば、第２部分４０Ｂと半導体部１０との間には、第２絶縁膜４５により閉塞させることが可能な開口ＥＣが設けられる。
図１に示すように、半導体部１０は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層１７と、第１導電形の第５半導体層１９と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明するが、これに限定される訳ではない。
第１半導体層１１は、例えば、ｎ形ドリフト層である。第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。ゲートトレンチＧＴは、半導体部１０の表面１０Ｆ側から第１半導体層１１に至る深さを有する。第１半導体層１１は、絶縁スペースＩＳを介して、第３電極５０に向き合う。
第２半導体層１３は、例えば、ｐ形ボディ層である。第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。第２半導体層１３は、第１絶縁膜４３を介して、制御電極４０の第１部分４０Ａに向き合う。また、絶縁スペースＩＳに向き合う部分も含む。
第３半導体層１５は、例えば、ｎ形ソース層である。第３半導体層１５は、第２半導体層１３と第２電極３０との間において、第２半導体層１３上に部分的に設けられる。第３半導体層１５は、第１絶縁膜４３に接する部分と、絶縁スペースＩＳに向き合う別の部分と、を含む。絶縁スペースＩＳに連通する開口ＥＣは、第３半導体層１５の別の部分と制御電極４０の第２部分４０Ｂとの間に設けられる。第３半導体層１５は、第１電極２０から第２電極３０に向かう方向、例えば、Ｚ方向において、第２部分４０Ｂの端に重なるように設けられる。
第４半導体層１７は、例えば、ｐ形コンタクト層である。第４半導体層１７は、第２半導体層１３と第２電極３０との間において、第２半導体層１３上に部分的に設けられる。第４半導体層１７は、第２半導体層１３の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。第４半導体層１７は、例えば、第３半導体層１５の第１絶縁膜４３に向き合う部分と、絶縁スペースＩＳに向き合う別の部分と、の間に設けられる。
第２電極３０は、第３半導体層１５および第４半導体層１７に接し、且つ、電気的に接続される。第２電極３０は、第４半導体層１７を介して、第２半導体層１３に電気的に接続される。
第５半導体層１９は、例えば、ｎ形ドレイン層である。第５半導体層１９は、第１半導体層１１と第１電極２０との間に設けられる。第５半導体層１９は、第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第１電極２０は、第５半導体層１９に接し、且つ、電気的に接続される。第１電極２０は、第５半導体層１９を介して、第１半導体層１１に電気的に接続される。
半導体装置１では、ゲートトレンチＧＴ内に絶縁スペースＩＳを設けることにより、第１電極２０と第３電極５０との間の寄生容量（ソースドレイン間容量）を小さくすることができる。また、制御電極４０を第３電極５０の片側にだけに配置することにより、制御電極４０と第３電極５０との間、および、第２電極３０と制御電極４０との間の寄生容量、所謂ゲート容量を低減することができる。さらに、第１電極２０と第３電極５０との間の寄生容量を所定の値以下に維持しながら、ゲートトレンチＧＴのＸ方向の幅を狭くすることができる。これにより、半導体部１０の表面１０ＦにおけるゲートトレンチＧＴの密度を高くすることが可能になる。その効果として、実質的なゲート幅を広くすることが可能となり、オン抵抗を低減することができる。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式平面図である。図２（ａ）は、図１中に示すＡ－Ａ断面を表す平面図である。図２（ｂ）は、図１中に示すＢ－Ｂ断面を表す平面図である。なお、図１は、図２（ａ）中に示すＣ－Ｃ線に沿った断面を表している。
図２（ａ）に示すように、制御電極４０の第２部分４０Ｂは、例えば、Ｙ方向に等間隔で延在する。また、同図中に破線で示す制御電極４０の第１部分もＹ方向に延在する。複数の制御電極４０は、Ｘ方向に並ぶ。
図２（ｂ）に示すように、ゲートトレンチＧＴはＹ方向に延在し、絶縁スペースＩＳもＹ方向に延在する。第３電極５０は、制御電極４０の第１部分４０Ａと絶縁スペースＩＳとの間に位置する。
図３（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置１を示す模式平面図である。図３（ａ）は、図１中に示すＡ－Ａ断面を表す平面図である。図３（ｂ）は、図１中に示すＢ－Ｂ断面を表す平面図である。なお、図１は、図３（ａ）中に示すＤ－Ｄ線に沿った断面を表している。
図３（ａ）および（ｂ）に示すように、制御電極４０は、複数の第１部分４０Ａを含む。複数の第１部分４０Ａは、ゲートトレンチＧＴの延在方向、例えば、Ｙ方向に相互に離間して並ぶ。
図３（ａ）に示すように、制御電極４０の第２部分４０Ｂは、Ｙ方向に延在する主部４０ＢＭと、Ｘ方向およびその逆方向に突出する複数の延出部４０ＢＰを含む。主部４０ＢＭは、第３電極５０上に設けられる。
図３（ｂ）に示すように、制御電極４０の第１部分４０Ａは、第３電極５０の両側に並ぶ。また、Ｙ方向において隣り合う第１部分４０Ａの間には、絶縁スペースＩＳが設けられる。複数の第１部分４０Ａは、それぞれ、Ｘ方向もしくはその逆方向において、第３電極５０を介して、絶縁スペースＩＳに向き合うように設けられる。第２部分４０Ｂの延出部４０ＢＰ（図３（ａ）参照）は、Ｙ方向において隣り合う第１部分４０Ａの間の絶縁スペースＩＳを覆う。
図４（ａ）および（ｂ）は、実施形態の別の変形例に係る半導体装置１を示す模式平面図である。図４（ａ）は、図１中に示すＡ－Ａ断面を表す平面図である。図４（ｂ）は、図１中に示すＢ－Ｂ断面を表す平面図である。なお、図１は、図４（ａ）中に示すＥ－Ｅ線に沿った断面を表している。
この例でも、制御電極４０は、複数の第１部分４０Ａを含む。複数の第１部分４０Ａは、ゲートトレンチＧＴの延在方向、例えば、Ｙ方向に相互に離間して並ぶ。
図４（ａ）に示すように、制御電極４０の第２部分４０Ｂは、Ｙ方向に延在する主部４０ＢＭと、Ｘ方向およびその逆方向に突出する複数の延出部４０ＢＰを含む。主部４０ＢＭは、第３電極５０上に設けられる。
図４（ｂ）に示すように、制御電極４０の第１部分４０Ａは、第３電極５０の両側に並ぶ。また、Ｙ方向において隣り合う第１部分４０Ａの間には、絶縁スペースＩＳが設けられる。絶縁スペースＩＳは、Ｘ方向もしくはその逆方向において、第３電極５０を介して、第１部分４０Ａに向き合うように設けられる。第２部分４０Ｂの延出部４０ＢＰ（図４（ａ）参照）は、Ｙ方向において隣り合う第１部分４０Ａの間の絶縁スペースＩＳを覆う。
この例では、制御電極４０の第１部分４０ＡのＹ方向の長さ４０Ｌは、Ｙ方向において隣り合う第１部分４０Ａの間隔４０Ｓよりも長い。これにより、ゲートチャネルの幅を広くすることができる。
次に、図５（ａ）～図１０（ｂ）を参照して、半導体装置１の製造方法を説明する。図５（ａ）～図１０（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。
図５（ａ）に示すように、半導体ウェーハ１００の表面１００Ｆ側にゲートトレンチＧＴを形成する。半導体ウェーハ１００は、例えば、ｎ形シリコンウェーハである。半導体ウェーハ１００は、例えば、第１半導体層１１の第１導電形不純物の濃度と同じ濃度の第２導電形不純物を含む。ゲートトレンチＧＴは、例えば、図示しないエッチングマスクを用いて、異方性ＲＩＥ（Reactive Ion Etching）により半導体ウェーハ１００を選択的にエッチングすることにより形成される。
図５（ｂ）に示すように、ゲートトレンチＧＴの内部に第１スペースＳＰ１を残して、その内面を覆う犠牲膜１０３を形成する。犠牲膜１０３は、例えば、半導体ウェーハ１００の表面１００Ｆを覆う。犠牲膜１０３は、例えば、シリコン窒化膜である。犠牲膜１０３は、例えば、ＣＶＤ（Chemical Vapor Deposition）により形成される。
図５（ｃ）に示すように、ゲートトレンチＧＴ内の第１スペースＳＰ１を埋め込むように、導電膜１０５を形成する。導電膜１０５は、例えば、導電性を有するポリシリコンである。導電膜１０５は、例えば、ＣＶＤを用いて、犠牲膜１０３上に形成される。
図６（ａ）に示すように、ゲートトレンチＧＴの内部に位置する部分を残して、導電膜１０５を除去する。導電膜１０５は、例えば、等方性のドライエッチングにより除去される。ゲートトレンチＧＴの内部に残された導電膜１０５は、第３電極５０となる。
図６（ｂ）に示すように、ゲートトレンチＧＴの内部に形成された部分を残して、半導体ウェーハ１００の表面１００Ｆ上に形成された犠牲膜１０３を除去する。犠牲膜１０３は、例えば、ＣＭＰ（Chemical Mechanical Polishing）により除去される。
図６（ｃ）に示すように、ゲートトレンチＧＴ内の犠牲膜１０３の一部を除去する。犠牲膜１０３は、例えば、エッチングマスクＥＭ１により選択的に除去される。これにより、ゲートトレンチＧＴの開口側に第２スペースＳＰ２が形成される。第２スペースＳＰ２は、第３電極５０の上端の片側に設けられる。第２スペースＳＰ２は、第３電極５０の上端を介して、犠牲膜１０３のエッチングマスクＥＭ１に保護された部分に向き合う。エッチングマスクＥＭ１は、例えば、フォトレジストである。
図７（ａ）に示すように、半導体ウェーハ１００の表面１００Ｆ側を覆うように、第１絶縁膜４３を形成する。第１絶縁膜４３は、ゲートトレンチＧＴ内の第２スペースＳＰ２の内面を覆う。第１絶縁膜４３は、例えば、ＣＶＤを用いて形成される。第１絶縁膜４３は、例えば、半導体ウェーハ１００の露出された表面を熱酸化した初期膜と、その上に堆積されたＣＶＤ膜と、を含む２層構造を有しても良い。
図７（ｂ）に示すように、導電膜１０７を第１絶縁膜４３上に形成する。導電膜１０７は、例えば、導電性を有するポリシリコンである。導電膜１０７は、例えば、ＣＶＤを用いて、第２スペースＳＰ２を埋め込むように形成される。
図７（ｃ）に示すように、導電膜１０７上にエッチングマスクＥＭ２を形成する。エッチングマスクＥＭ２は、制御電極４０の第２部分４０Ｂの平面形状（図２（ａ）、図３（ａ）および図４（ａ）参照）と同じ平面形状を有する。エッチングマスクＥＭ２は、例えば、フォトレジストである。
図８（ａ）に示すように、エッチングマスクＥＭ２を用いて、導電膜１０７を選択的に除去する。導電膜１０７は、例えば、等方性のドライエッチングもしくはウェットエッチングにより除去される。ゲートトレンチＧＴの開口側に残る導電膜１０７は、制御電極４０となる。導電膜１０７の一方の端は、ゲートトレンチＧＴ内に位置し、他方の端は、例えば、半導体ウェーハ１００の表面１００Ｆの上方に位置することが好ましい。
図８（ｂ）に示すように、エッチングマスクＥＭ２を除去した後、第２半導体層１３および第３半導体層１５を順に形成する。第２半導体層１３は、半導体ウェーハ１００の表面１００Ｆ側に第２導電形不純物、例えば、ボロン（Ｂ）をイオン注入することにより形成される。イオン注入された第２導電形不純物は、熱処理により活性化され、所定の深さまで拡散される。第３半導体層１５は、半導体ウェーハ１００の表面１００Ｆ側に第１導電形不純物、例えば、リン（Ｐ）もしくは砒素（Ａｓ）をイオン注入することにより形成される。イオン注入された第１導電形不純物は、熱処理により活性化される。
図８（ｃ）に示すように、エッチングマスクＥＭ３を用いて、第１絶縁膜４３を選択的に除去する。エッチングマスクＥＭ３は、制御電極４０の第１部分４０Ａを覆うように形成される。エッチングマスクＥＭ３は、例えば、フォトレジストである。
第１絶縁膜４３は、例えば、ウェットエッチングにより除去される。第１絶縁膜４３は、エッチングマスクＥＭ３および制御電極４０の第２部分４０Ｂの下においても、サイドエッチングにより部分的に除去される。これにより、第３半導体層１３と制御電極４０の第２部分４０Ｂとの間に、犠牲膜１０３に連通する開口ＥＣが形成される。開口ＥＣにおけるＺ方向の開口幅は、第１絶縁膜４３のＺ方向の膜厚と同じである。開口ＥＣの開口幅は、例えば、５０～１００ｎｍである。
図９（ａ）に示すように、ゲートトレンチＧＴ内部の犠牲膜１０３を除去し、絶縁スペースＩＳを形成する。犠牲膜１０３は、開口ＥＣを介して供給されるエッチング液もしくはエッチングガスにより除去される。ゲートトレンチＧＴ内の第３電極５０は、第１絶縁膜４３を介して、制御電極４０により保持される。ゲートトレンチＧＴの内部には、絶縁スペースＩＳとなる空洞が形成される。
図９（ｂ）に示すように、半導体ウェーハ１００の表面側に、第２絶縁膜４５を形成する。第２絶縁膜４５は、例えば、ＣＶＤを用いて形成される。第２絶縁膜４５は、例えば、シリコン酸化膜である。
この例では、絶縁スペースＩＳに連通する開口ＥＣの開口幅が第１絶縁膜４３の膜厚と同じであるため、第２絶縁膜４５により開口ＥＣを容易に閉塞させることができる。すなわち、絶縁スペースＩＳは、第２絶縁膜４５により密閉される。
図１０（ａ）に示すように、エッチングマスクＥＭ４を用いて、第２絶縁膜４５を選択的に除去することにより、コンタクトホールＣＨを形成する。コンタクトホールＣＨは、第３半導体層１５に連通する。すなわち、コンタクトホールＣＨの底面には、第３半導体層１５が露出される。
図１０（ｂ）に示すように、コンタクトホールＣＨ（図１０（ａ）参照）を介して、半導体ウェーハ１００の表面１００Ｆ側に第２導電形不純物、例えば、ボロン（Ｂ）をイオン注入し、第４半導体層１７を形成する。この際、第３半導体層１５を部分的に第２導電形に反転させるために十分なドーズ量の第２導電形不純物がイオン注入される。
さらに、熱処理によりイオン注入された第２導電形不純物を活性化させ、第４半導体層１７を形成した後、第２絶縁膜４５をエッチングすることにより、コンタクトホールのＸ方向の幅を拡張し、第３半導体層１５を露出させる。
続いて、半導体ウェーハ１００の表面１００Ｆ側に、第２電極３０を形成する。第２電極３０は、例えば、スパッタ法を用いて形成される金属膜である。第２電極３０は、第２絶縁膜４５を介して、制御電極４０を覆う。また、コンタクトホールＣＨの底面において、第３半導体層１５および第４半導体層１７に接し、且つ、電気的に接続される。
さらに、半導体ウェーハ１００の裏面側（図示しない）を、例えば、エッチングもしくは研削することにより、半導体ウェーハ１００を所定の厚さに薄層化した後、第１電極２０（図１参照）を形成する。この際、第５半導体層１９は、例えば、第１導電形不純物を裏面側にイオン注入することにより形成される。また、半導体ウェーハ１００として、例えば、高濃度の第１導電形不純物を含むシリコン基板と、その基板上にエピタキシャル成長された低濃度の第１導電形不純物を含む第１半導体層１１と、を有するエピタキシャルウェーハを用いてもよい。
なお、上記の製造方法において、犠牲膜１０３に代えて、低誘電率膜（Low-k）を用いてもよい。その場合、低終電率膜は最終的に除去されず、絶縁スペースＩＳを充填する絶縁材としてゲートトレンチＧＴの内部に残される。
図１１は、実施形態のさらなる別の変形例に係る半導体装置２を示す模式断面図である。図１１は、図１に示す断面に相当する断面を表している。
図１１に示すように、この例でも、ゲートトレンチＧＴの内部に絶縁スペースＩＳが設けられる。制御電極４０の第１部分４０Ａおよび第３電極５０もゲートトレンチＧＴ内に設けられる。制御電極４０の第２部分は、ゲートトレンチＧＴの開口上に設けられ、第２電極３０と第３電極５０との間に位置する。
半導体装置２は、第３絶縁膜１２および第４絶縁膜５３をさらに有する。第３絶縁膜１２は、ゲートトレンチＧＴの内面を覆うように形成される。第４絶縁膜５３は、第３電極５０を覆うように設けられる。絶縁スペースＩＳは、第３絶縁膜１２と第４絶縁膜５３との間に設けられる。
第３絶縁膜１２および第４絶縁膜５３は、例えば、絶縁スペースＩＳを第２絶縁膜４５により閉塞させる前に、ゲートトレンチＧＴの内面および第３電極５０を熱酸化することにより形成される。第３絶縁膜１２および第４絶縁膜５３は、例えば、シリコン酸化膜である。また、第３絶縁膜１２は、ゲートトレンチＧＴを形成した後、犠牲膜１０３（図５（ｂ）参照）を形成する前に、半導体ウェーハ１００を熱酸化することにより形成してもよい。
第３絶縁膜１２を形成することにより、ゲートトレンチＧＴの内面における表面準位を安定化することができる。また、第４絶縁膜５３を形成することにより、例えば、第３電極３０を構成する導電性ポリシリコンからの不純物の放出を抑制することができる。これにより、半導体装置２の特性を安定化させ、その信頼性を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
（付記１）
半導体部と、
前記半導体部の裏面上に設けられる第１電極と、
前記半導体部の前記裏面とは反対側の表面上に設けられる第２電極と、
前記第１電極と前記第２電極との間に位置し、前記半導体部の前記表面側から前記半導体部中に延在する第３電極であって、前記半導体部と前記第３電極との間の絶縁スペースを介して前記半導体部から電気的に絶縁される、第３電極と、
前記半導体部の前記表面側から前記半導体部と前記第３電極との間に延在する第１部分と、前記第２電極と前記第３電極との間に設けられ、前記第１部分につながる第２部分と、を有する制御電極であって、前記第１部分は、前記第３電極を介して、前記絶縁スペースに向き合い、前記第２部分は、前記絶縁スペースと前記第２電極との間に延在する制御電極と、
を備えた半導体装置。
（付記２）
前記第１電極から前記制御電極に至る第１距離は、前記第１電極から前記第３電極に至る第２距離よりも長い付記１記載の半導体装置。
（付記３）
前記制御電極は、相互に離間した複数の前記第１部分を含む付記１または２記載の半導体装置。
（付記４）
前記半導体部と前記制御電極との間に設けられ、前記半導体部から前記制御電極を電気的に絶縁する第１絶縁膜をさらに備え、
前記絶縁スペースの誘電率は、前記第１絶縁膜の誘電率よりも小さい、付記１乃至３のいずれか１つに記載の半導体装置。
（付記５）
前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含み、
前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第３電極は、前記第１半導体層中に延伸し、前記絶縁スペースを介して、前記第１半導体層に向き合い、
前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して、前記制御電極の前記第１部分に向き合い、
前記第３半導体層は、前記第２半導体層と前記第２電極との間において、前記第１絶縁膜に接するように設けられる付記４記載の半導体装置。
（付記６）
前記第２半導体層は、前記絶縁スペースに向き合う部分を含む付記５記載の半導体装置。
（付記７）
前記第１絶縁膜は、前記制御電極と前記第３電極との間に延在し、前記制御電極を前記第３電極から電気的に絶縁する付記４乃至６のいずれか１つに記載の半導体装置。
（付記８）
前記第２電極と前記制御電極との間に設けられ、前記制御電極を前記第２電極から電気的に絶縁する第２絶縁膜をさらに備える付記１乃至７のいずれか１つに記載の半導体装置。
（付記９）
前記絶縁スペースは、前記半導体部の前記表面側において、前記半導体部と前記第３電極の上端との間に位置する端部を有し、
前記第３電極の上端は、前記制御電極の前記第１部分と前記絶縁スペースの端部との間に位置し、
前記第２絶縁膜は、前記絶縁スペースの前記端部に連通する前記制御電極と前記半導体部との間の開口を塞ぐように設けられる付記８記載の半導体装置。
（付記１０）
前記絶縁スペースは、前記半導体部と前記第３電極との間に設けられる空洞である付記９記載の半導体装置。
（付記１１）
前記第１絶縁膜は、前記制御電極と前記絶縁スペースの前記端部との間に延在する付記９または１０に記載の半導体装置。
（付記１２）
前記絶縁スペースと前記半導体部との間に設けられる第３絶縁膜と、
前記絶縁スペースと前記第３電極との間に設けられる第４絶縁膜と、
をさらに備える付記１乃至１１のいずれか１つに記載の半導体装置。
１、２…半導体装置、 １０…半導体部、 １０Ｂ…裏面、 １０Ｆ、１００Ｆ…表面、 １１…第１半導体層、 １２…第３絶縁膜、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 １９…第５半導体層、 ２０…第１電極、 ３０…第２電極、 ４０…制御電極、 ４０Ａ…第１部分、 ４０Ｂ…第２部分、 ４０ＢＭ…主部、 ４０ＢＰ…延出部、 ４０Ｌ…長さ、 ４０Ｓ…間隔、 ４３…第１絶縁膜、 ４５…第２絶縁膜、 ５０…第３電極、 ５３…第４絶縁膜、 １００…半導体ウェーハ、 １０３…犠牲膜、 １０５…導電膜、 １０７…導電膜、 ＣＨ…コンタクトホール、 Ｄ１…第１距離、 Ｄ２…第２距離、 ＥＣ…開口、 ＥＭ１、ＥＭ２、ＥＭ３、ＥＭ４…エッチングマスク、 ＧＴ…ゲートトレンチ、 ＩＳ…絶縁スペース、 ＳＰ１、ＳＰ２…スペース、 ＵＥ１…第１端、 ＵＥ２…第２端

Claims (16)

  1. 半導体部と、
    前記半導体部の裏面上に設けられる第１電極と、
    前記半導体部の前記裏面とは反対側の表面上に設けられる第２電極と、
    前記第１電極と前記第２電極との間に位置し、前記半導体部の前記表面側から前記半導体部中に延在する第３電極であって、前記半導体部と前記第３電極との間の絶縁スペースを介して前記半導体部から電気的に絶縁される、第３電極と、
    前記半導体部の前記表面側から前記半導体部と前記第３電極との間に延在する第１部分と、前記第２電極と前記第３電極との間に設けられ、前記第１部分につながる第２部分と、を有する制御電極であって、前記第１部分は、前記第３電極を介して、前記絶縁スペースに向き合い、前記第２部分は、前記絶縁スペースと前記第２電極との間に延在する制御電極と、
    を備えた半導体装置。
  2. 前記第１電極から前記制御電極に至る第１距離は、前記第１電極から前記第３電極に至る第２距離よりも長い請求項１記載の半導体装置。
  3. 前記制御電極は、相互に離間した複数の前記第１部分を含む請求項１記載の半導体装置。
  4. 前記半導体部と前記制御電極との間に設けられ、前記半導体部から前記制御電極を電気的に絶縁する第１絶縁膜をさらに備え、
    前記絶縁スペースの誘電率は、前記第１絶縁膜の誘電率よりも小さい、請求項１記載の半導体装置。
  5. 前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含み、
    前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第３電極は、前記第１半導体層中に延伸し、前記絶縁スペースを介して、前記第１半導体層に向き合い、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して、前記制御電極の前記第１部分に向き合い、
    前記第３半導体層は、前記第２半導体層と前記第２電極との間において、前記第１絶縁膜に接するように設けられる請求項４記載の半導体装置。
  6. 前記第２半導体層は、前記絶縁スペースに向き合う部分を含む請求項５記載の半導体装置。
  7. 前記第１絶縁膜は、前記制御電極と前記第３電極との間に延在し、前記制御電極を前記第３電極から電気的に絶縁する請求項４記載の半導体装置。
  8. 前記第２電極と前記制御電極との間に設けられ、前記制御電極を前記第２電極から電気的に絶縁する第２絶縁膜をさらに備える請求項１記載の半導体装置。
  9. 前記絶縁スペースは、前記半導体部の前記表面側において、前記半導体部と前記第３電極の上端との間に位置する端部を有し、
    前記第３電極の上端は、前記制御電極の前記第１部分と前記絶縁スペースの端部との間に位置し、
    前記第２絶縁膜は、前記絶縁スペースの前記端部に連通する前記制御電極と前記半導体部との間の開口を塞ぐように設けられる請求項８記載の半導体装置。
  10. 前記絶縁スペースは、前記半導体部と前記第３電極との間に設けられる空洞である請求項９記載の半導体装置。
  11. 前記第１絶縁膜は、前記制御電極と前記絶縁スペースの前記端部との間に延在する請求項９記載の半導体装置。
  12. 前記絶縁スペースと前記半導体部との間に設けられる第３絶縁膜と、
    前記絶縁スペースと前記第３電極との間に設けられる第４絶縁膜と、
    をさらに備える請求項１乃至１１のいずれか１つに記載の半導体装置。
  13. 半導体部と、
    前記半導体部の裏面上に設けられる第１電極と、
    前記半導体部の前記裏面とは反対側の表面上に設けられる第２電極と、
    前記第１電極と前記第２電極との間に位置し、前記半導体部の前記表面側から前記半導体部中に延在する第３電極であって、前記半導体部と前記第３電極との間の絶縁スペースを介して前記半導体部から電気的に絶縁される、第３電極と、
    前記半導体部の前記表面側から前記半導体部と前記第３電極との間に延在する複数の第１部分と、前記第２電極と前記第３電極との間に設けられ、前記複数の第１部分につながる第２部分と、を有する制御電極であって、前記複数第１部分は、それぞれ、前記第３電極を介して、前記絶縁スペースに向き合い、前記第２部分は、前記絶縁スペースと前記第２電極との間に延在する制御電極と、
    を備え、
    前記制御電極の前記複数の第１部分は、前記半導体部の前記表面に沿った前記第３電極の延在方向に並び、前記制御電極の前記第２部分は、前記複数の第１部分のそれぞれにつながる延出部を有する半導体装置。
  14. 前記制御電極の前記複数の第１部分は、前記第３電極の両側において、前記延在方向に並ぶ請求項１３記載の半導体装置。
  15. 半導体ウェーハの表面側にトレンチを形成し、
    前記トレンチ中に第１のスペースを残して、前記トレンチの内面を覆う犠牲膜を形成し、
    前記トレンチの開口側から前記トレンチ中に延在する電極を、前記第１のスペース中に形成し、
    前記半導体ウェーハと前記電極との間に延在する第１部分と、前記トレンチの開口側に設けられ、前記電極および前記犠牲膜を覆う第２部分と、を有する制御電極であって、前記犠牲膜は、前記制御電極の前記第１部分の下に位置する第１端と、前記制御電極の前記第２部分に向き合う第２端と、を有し、前記電極の上端は、前記制御電極の前記第１部分と前記犠牲膜の前記第２端との間に位置する、制御電極を形成し、
    前記制御電極の前記第２部分と前記半導体ウェーハとの間の開口を介して、前記犠牲膜を選択的に除去する半導体装置の製造方法。
  16. 前記制御電極と前記半導体ウェーハとの間、および、前記制御電極と前記電極との間に設けられ、前記半導体ウェーハおよび前記電極から前記制御電極を電気的に絶縁する第１絶縁膜を形成し、
    前記第１絶縁膜は、前記制御電極の前記第２部分と前記犠牲膜の前記第２端との間、および、前記制御電極の前記第２部分と前記半導体ウェーハとの間にも延在し、
    前記制御電極の前記第２部分と前記半導体ウェーハとの間の開口は、前記第１絶縁膜を選択的に除去することにより形成される請求項１５記載の製造方法。
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US5126807A (en) * 1990-06-13 1992-06-30 Kabushiki Kaisha Toshiba Vertical MOS transistor and its production method
US9263552B2 (en) * 2014-06-05 2016-02-16 Infineon Technologies Ag MOS-transistor with separated electrodes arranged in a trench
US10361276B1 (en) * 2018-03-17 2019-07-23 Littelfuse, Inc. Embedded field plate field effect transistor
JP7417498B2 (ja) * 2020-09-14 2024-01-18 株式会社東芝 半導体装置及びその製造方法

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