CN112510084A - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式提供使栅极阈值电压均匀化的半导体装置以及其制造方法。实施方式的半导体装置具备半导体部、设于所述半导体部上的电极、以及位于所述半导体部与所述电极之间的控制电极以及场电极。所述控制电极配置于在所述半导体部设置的第一沟槽的内部，利用第一绝缘膜而与所述半导体部电绝缘。所述场电极配置于在所述半导体部设置的第二沟槽的内部，利用第二绝缘膜而与所述半导体部电绝缘，并电连接于所述电极。所述控制电极设有多个，分别配置于相互分离的多个第一沟槽的内部。多个所述控制电极以包围所述场电极的方式配置。

Description

半导体装置及其制造方法
相关申请
本申请享受以日本专利申请2019－166906号(申请日：2019年9月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
实施方式涉及半导体装置及其制造方法。
背景技术
具有沟槽栅极构造的半导体装置大多在位于半导体层与栅极电极之间的栅极绝缘膜中使用热氧化膜。然而，热氧化膜依赖于在栅极沟槽的内表面露出的半导体表面的面方位而使厚度变化。因此，栅极电极有时具有局部不同的阈值电压。
发明内容
实施方式提供使栅极阈值电压均匀化的半导体装置以及其制造方法。
实施方式的半导体装置具备半导体部、设于所述半导体部上的电极、以及位于所述半导体部与所述电极之间的控制电极以及场电极。所述控制电极配置于在所述半导体部设置的第一沟槽的内部，利用第一绝缘膜而与所述半导体部电绝缘。所述场电极配置于在所述半导体部设置的第二沟槽的内部，电连接于所述电极，并且利用第二绝缘膜而与所述半导体部电绝缘。所述半导体部包含第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。所述第二半导体层设于所述第一半导体层与所述电极之间，隔着所述第一绝缘膜而与所述控制电极面对，隔着所述第二绝缘膜而与所述场电极面对。所述第三半导体层选择性地设于述第二半导体层与所述电极之间，配置于与所述第一绝缘膜相接的位置，电连接于所述电极。所述控制电极设有多个，分别配置于相互分离的多个第一沟槽的内部。多个所述控制电极以包围所述场电极的方式配置。
附图说明
图1是表示实施方式的半导体装置的示意剖面图。
图2的(a)、(b)是表示实施方式的半导体装置的另一示意图。
图3的(a)～图10的(b)是表示实施方式的半导体装置的制造过程的示意图。
图11是表示实施方式的热氧化膜的特性的曲线图。
具体实施方式
以下，一边参照附图一边对实施方式进行说明。对附图中的同一部分标注同一编号而适当省略其详细说明，对不同的部分进行说明。另外，附图是示意性或者概念性，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。另外，即使在表示相同的部分时，也有根据附图而相互的尺寸、比率表示为不同的情况。
而且，使用各图中所示的X轴、Y轴以及Z轴对各部分的配置以及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有将Z方向作为上方、将其相反方向作为下方进行说明的情况。
图1、图2的(a)以及(b)是表示实施方式的半导体装置1的示意图。图1是表示沿着图2的(a)中所示的B－B线的剖面的示意图。图2的(a)是表示沿着图1中所示的A－A线的剖面的示意图。半导体装置1例如是沟槽栅型MOSFET。
如图1所示，半导体装置1具备半导体部10、漏极电极20、源极电极30、栅极电极40、以及场电极50(以下，FE50)。半导体部10位于漏极电极20与源极电极30之间。场电极50对半导体10中赋予希望的电场分布。
栅极电极40以及FE50位于半导体部10与源极电极30之间。栅极电极40配置于在半导体部10设置的栅极沟槽GT的内部。FE50配置于在半导体部10设置的源极沟槽ST的内部。
栅极电极40利用栅极绝缘膜43而与半导体部10电绝缘。FE50利用场电极绝缘膜(以下为FE绝缘膜53)而与半导体部10电绝缘。
半导体部10例如是硅。半导体部10例如包含n型漂移层11、p型扩散层13、n型源极层15、p型接触层17、以及n型漏极层19。
n型漂移层11例如沿漏极电极20在半导体部10的整体中扩展。n型漂移层11包含低浓度的n型杂质。p型扩散层13位于n型漂移层11与源极电极30之间。p型扩散层13包含比n型漂移层11的n型杂质浓度高的p型杂质。
n型源极层15以及p型接触层17分别选择性地设于p型扩散层13与源极电极30之间。n型源极层15配置于与栅极绝缘膜43相接的位置。p型接触层17例如配置于与FE绝缘膜53相接的位置。n型源极层15包含比n型漂移层11的n型杂质浓度高的n型杂质。p型接触层17包含比p型扩散层13的p型杂质浓度高的p型杂质。
n型漏极层19设于n型漂移层11与漏极电极20之间。n型漏极层19包含比n型漂移层11的n型杂质浓度高的n型杂质。漏极电极20例如与n型漏极层19相接并电连接。
半导体装置1还具备布线层60。布线层60位于半导体部10与源极电极30之间。在半导体部10与布线层60之间设置层间绝缘膜73。另外，在源极电极30与布线层60之间设置层间绝缘膜75。
布线层60包含栅极布线63和源极布线65。栅极布线63电连接于栅极电极40。即，栅极布线63贯穿层间绝缘膜73而连接于栅极电极40。
源极布线65电连接于n型源极层15、p型接触层17以及FE50。源极布线65包含贯穿层间绝缘膜73而连接于n型源极层15以及p型接触层17的部分以及连接于FE50的部分。
源极电极30经由接触部30a而电连接于源极布线65。接触部30a贯穿层间绝缘膜75而连接于源极布线65。
栅极布线63利用层间绝缘膜75而与源极电极30电绝缘。栅极布线63例如与配置于半导体部10的未图示的部分之上的栅极焊盘电连接。
如图2的(a)所示，半导体装置1具备多个FE50。FE50例如设为向半导体部10的内部延伸的柱状。在图2的(a)所示的剖面上，FE50被FE绝缘膜53包围。
半导体装置1具备多个栅极电极40。栅极电极40利用栅极绝缘膜43而与半导体部40电绝缘，p型扩散层13隔着栅极绝缘膜53而与栅极电极40分别面对。多个栅极电极40相互分离地配置，分别配置于邻接的FE50之间。栅极电极40分别配置于多个栅极沟槽GT的内部。栅极电极40例如以包围FE50的各个的方式配置。
图2的(b)是表示在栅极沟槽GT的内表面露出的半导体部10的结晶面的示意图。栅极沟槽GT例如设为沿正六边形的边延伸。多个栅极沟槽GT例如包含栅极沟槽GT1和栅极沟槽GT2。栅极沟槽GT1例如使与(100)面等价的结晶面在其内部露出。另一方面，栅极沟槽GT2例如使与(470)面等价的结晶面在其内部露出。这里，(470)面是比(100)面高次的结晶面。
例如图11是表示硅的热氧化膜的特性的曲线图(由日本金属学会会报第27卷第4号(1988)引用)。横轴是热氧化的时间，纵轴是热氧化膜的膜厚。如图11所示，(111)面以及(110)面中的热氧化膜的膜厚比(100)面中的热氧化膜的膜厚厚。即，硅的热氧化速度在高次的结晶面上变得更快。因此，在同时实施了热氧化的情况下，在高次的结晶面上形成更厚的硅氧化膜。
在将多个栅极沟槽GT如图2的(a)所示那样配置的情况下，形成于栅极沟槽GT2的内部的热氧化膜比形成于栅极沟槽GT1的内部的热氧化膜厚。其结果，配置于栅极沟槽GT2的栅极电极40的阈值电压比配置于栅极沟槽GT1的栅极电极40的阈值电压高。
在本实施方式的半导体装置1中，通过以下所述的制造方法，使分别形成于栅极沟槽GT1以及GT2的栅极绝缘膜的厚度均匀。由此，能够实现抑制了栅极阈值电压的偏差的半导体装置1。
图3的(a)～图10的(b)是表示实施方式的半导体装置1的制造过程的示意图。图3的(a)～图10的(b)中的除了图4的(b)、图6的(b)以及图9的(b)以外的其他的图是半导体晶片100的剖面图。图4的(b)、图6的(b)以及图9的(b)是表示半导体晶片100的表面的俯视图。
如图3的(a)所示，在将源极沟槽ST形成于半导体晶片100之后，形成覆盖半导体晶片100的表面以及源极沟槽ST的内表面的FE绝缘膜53。半导体晶片例如是n型硅晶片。
源极沟槽ST例如通过使用各向异性RIE(Reactive Ion Etching)选择性地去除半导体晶片而形成。FE绝缘膜53例如通过将半导体晶片100热氧化而形成。FE绝缘膜53例如是硅氧化膜。FE绝缘膜53形成为在源极沟槽ST的内部残留空间。
如图3的(b)所示，将FE50形成于源极沟槽ST的内部。FE50例如是具有导电性的多晶硅。FE50例如通过使用CVD(Chemical Vapor Deposition)在半导体晶片100之上堆积多晶硅层之后、残留将源极沟槽ST的内部填埋的部分而将多晶硅层蚀刻从而形成。
如图3的(c)所示，以在源极沟槽ST的内部封入FE50的方式形成绝缘膜55。绝缘膜55例如是使用CVD形成的硅氧化膜。
如图4的(a)所示，以残留形成于源极沟槽ST的开口部的部分的方式将绝缘膜55蚀刻之后，例如形成抗蚀剂掩模103。抗蚀剂掩模103包含开口103S。
如图4的(b)所示，抗蚀剂掩模103的开口103S位于形成栅极沟槽GT1的区域之上(参照图2的(a))。抗蚀剂掩模103以覆盖包含FE50的源极沟槽ST的方式形成。
如图5的(a)所示，使用抗蚀剂掩模103，形成栅极沟槽GT1。栅极沟槽GT1例如通过使用各向异性RIE将FE绝缘膜53的一部分以及半导体晶片100选择性地蚀刻而形成。栅极沟槽GT1形成为比源极沟槽ST浅。
如图5的(b)所示，以覆盖栅极沟槽GT1的内表面的方式形成栅极绝缘膜43a。栅极绝缘膜43a通过在去除抗蚀剂掩模103之后例如将半导体晶片100热氧化而形成。栅极绝缘膜43a例如是硅氧化膜。
如图6的(a)所示，在栅极沟槽GT1的内部形成栅极绝缘膜43a之后，形成抗蚀剂掩模105。抗蚀剂掩模105包含开口105S。
如图6的(b)所示，抗蚀剂掩模105的开口105S位于形成栅极沟槽GT2的区域之上(参照图2的(a))。抗蚀剂掩模105以覆盖包含FE50的源极沟槽ST以及栅极沟槽GT1的方式形成。
如图7的(a)所示，使用抗蚀剂掩模105，形成栅极沟槽GT2。栅极沟槽GT2例如通过使用各向异性RIE选择性地蚀刻FE绝缘膜53的一部分以及半导体晶片100而形成。栅极沟槽GT2形成为比源极沟槽ST浅。
如图7的(b)所示，以覆盖栅极沟槽GT2的内表面的方式形成栅极绝缘膜43b。栅极绝缘膜43b例如是硅氧化膜。栅极绝缘膜43b通过在去除抗蚀剂掩模105之后例如将半导体晶片100热氧化而形成。此时，在栅极沟槽GT1的内部也进行半导体晶片100的热氧化，栅极绝缘膜43a的膜厚变厚。
例如在栅极沟槽GT1的内部使半导体晶片100的(100)面露出，在栅极沟槽GT2的内部使(470)面露出(参照图2的(b))。如果使半导体晶片100热氧化的时间相同，则形成于(470)面上的热氧化膜的厚度比形成于(100)面上的热氧化膜变厚。
在本实施方式中，通过第二次的热氧化使通过最初的热氧化形成于栅极沟槽GT1的内部的栅极绝缘膜43a加厚。即，通过加长沟槽栅极GT1中的热氧化时间，能够使栅极绝缘膜43a的膜厚为与形成于栅极沟槽GT2的内部的栅极绝缘膜43b的膜厚相同的厚度。
例如通过第二次的热氧化，在栅极沟槽GT2的内部形成规定的厚度的栅极绝缘膜43b。另一方面，在栅极沟槽GT1的内部，通过最初的热氧化与第二次的热氧化，将栅极绝缘膜43a的膜厚形成为规定的厚度。即，预先调整最初的热氧化的条件(例如时间)，以使栅极绝缘膜43a的膜厚与栅极绝缘膜43b的膜厚相同。由此，能够抑制形成于栅极沟槽GT1以及GT2的内部的栅极绝缘膜43a以及43b的膜厚之差，能够使栅极电极40的阈值电压均匀化。
如图8的(a)所示，在栅极沟槽GT的内部形成栅极电极40。栅极电极40例如使用CVD形成。栅极电极40通过以埋入栅极沟槽GT的内部的方式堆积了导电性的多晶硅层之后、残留埋入栅极沟槽GT的内部的部分并对多晶硅膜进行蚀刻而形成。
如图8的(b)所示，在半导体晶片100的表面侧，形成p型扩散层13、n型源极层15以及p型接触层17。
p型扩散层13例如通过将作为p型杂质的硼(B)向半导体晶片100离子注入、之后通过热处理使硼活性化以及扩散而形成。p型扩散层13被形成为，其底面位于与栅极电极40的下端相比靠近半导体晶片100的表面的程度(level)的位置。
n型源极层15以及p型接触层17例如通过将作为n型杂质的砷(As)以及硼(B)向半导体晶片100离子注入而形成。形成n型源极层15以及p型接触层17的杂质以比p型扩散层13的p型杂质的热处理时间短的时间被热处理并被活性化。n型源极层15以及p型接触层17通过抑制其杂质的扩散而形成为比p型扩散层13浅。
如图8的(c)所示，以覆盖栅极电极40的方式形成层间绝缘膜73。层间绝缘膜73例如是使用CVD堆积的硅氧化膜。层间绝缘膜73以覆盖半导体晶片100的表面整体的方式形成。
如图9的(a)所示，在半导体晶片100的表面侧形成布线层60。布线层60例如包含栅极布线63和源极布线65。布线层60例如包含钨(W)以及铝(Al)。布线层60在形成了从层间绝缘膜73的上表面连通到n型源极层15、p型接触层17、栅极电极40以及FE50的接触孔之后，例如利用通过CVD堆积的钨(W)等的金属层来填埋接触孔。之后，使用溅射法堆积铝层并图案化而形成。
栅极布线63经由向层间绝缘膜73中延伸的接触部63a而电连接于栅极电极40。源极布线65电连接于n型源极层15、p型接触层17以及FE50。源极布线65包含连接于n型源极层15以及p型接触层17的接触部65a和连接于FE50的接触部65b。
如图9的(b)所示，源极布线65设有多个，栅极布线63以包围源极布线65的方式设置。栅极布线63例如一体地形成，电连接于未图示的栅极焊盘。
如图10的(a)所示，以覆盖布线层60的方式形成层间绝缘膜75。层间绝缘膜75例如是使用CVD形成的硅氧化膜。
如图10的(b)所示，在将连通于源极布线65的接触孔形成于层间绝缘膜75之后，以覆盖层间绝缘膜75的方式形成源极电极30。源极电极30例如是包含铝的金属层，使用CVD而形成。
栅极布线63利用层间绝缘膜75而与源极电极30电绝缘。源极布线65经由接触部30a电连接于源极电极30。
接着，对半导体晶片100的背面进行磨削或研磨从而薄层化。进而，向半导体晶片100的背面侧例如离子注入n型杂质，形成n型漏极层19，并且在p型扩散层13与n型漏极层19之间形成n型漂移层11(参照图1)。进而，形成与n型漏极层19相接的漏极电极20，完成半导体装置1。
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明和与其等效的范围内。

Claims (8)

1.一种半导体装置，其中，具备：
半导体部；
电极，设于所述半导体部上；
控制电极，位于所述半导体部与所述电极之间，配置于在所述半导体部设置的第一沟槽的内部，利用第一绝缘膜而与所述半导体部电绝缘；以及
场电极，位于所述半导体部与所述电极之间，配置于在所述半导体部设置的第二沟槽的内部，利用第二绝缘膜而与所述半导体部电绝缘，电连接于所述电极，
所述半导体部包含第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层，
所述第二半导体层设于所述第一半导体层与所述电极之间，隔着所述第一绝缘膜而与所述控制电极面对，隔着所述第二绝缘膜而与所述场电极面对，
所述第三半导体层选择性地设于所述第二半导体层与所述电极之间，配置于与所述第一绝缘膜相接的位置，电连接于所述电极，
所述控制电极设有多个，分别配置于相互分离的多个第一沟槽的内部，多个所述控制电极以包围所述场电极的方式配置。
2.根据权利要求1所述的半导体装置，其中，
还具有控制布线，该控制布线位于所述电极与所述控制电极之间，隔着第三绝缘膜而与所述电极电绝缘，
所述控制电极电连接于所述控制布线。
3.根据权利要求1所述的半导体装置，其中，
所述第一以及场电极具有位于所述第一半导体层中的下端，
所述场电极的所述下端在从所述第三半导体层朝向所述第一半导体层的方向上位于比所述控制电极的所述下端深的程度的位置。
4.根据权利要求2所述的半导体装置，其中，
所述第一以及场电极具有位于所述第一半导体层中的下端，
所述场电极的所述下端在从所述第三半导体层朝向所述第一半导体层的方向上位于比所述控制电极的所述下端深的程度的位置。
5.一种半导体装置的制造方法，制造权利要求1～4中任一项所述的半导体装置，其中，具备如下工序：
形成使所述半导体部的第一结晶面露出的第一沟槽；
通过对使所述第一结晶面露出的所述第一沟槽的内表面进行热氧化，在所述第一结晶面上形成第一氧化膜；
在所述半导体部形成使面方位不同于所述第一结晶面的第二结晶面露出的其他第一沟槽；以及
通过对使所述第一结晶面以及所述第二结晶面露出的第一沟槽的内表面进行氧化，对所述第一氧化膜进行厚膜化，并且在所述第二结晶面上形成第二氧化膜。
6.根据权利要求5所述的半导体装置的制造方法，其中，
所述第一氧化膜具有与所述第二氧化膜相同的厚度。
7.根据权利要求5所述的半导体装置的制造方法，其中，
所述第二结晶面是比所述第一结晶面高次的结晶面。
8.根据权利要求5所述的半导体装置的制造方法，其中，
所述第二结晶面中的热氧化速度比所述第一结晶面中的热氧化速度快。
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