WO2015040854A1 - 半導体装置及びそれを用いた半導体リレー - Google Patents

半導体装置及びそれを用いた半導体リレー Download PDF

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小西　保司
優 分木
保至 浅井
沙知子 麦生田
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    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors

Definitions

  • the present invention generally relates to a semiconductor device, and more particularly to a semiconductor device that electrically insulates between input and output and a semiconductor relay using the same.
  • a semiconductor relay that electrically insulates between input and output using a capacitor is known, and is disclosed in, for example, Document 1 (Japanese Patent Application Publication No. 2012-124807).
  • the semiconductor relay described in Document 1 oscillates in response to an input signal, generates an signal, a booster circuit that receives a signal from the oscillator circuit and generates a voltage, and charges the voltage generated by the booster circuit.
  • a charging / discharging circuit for discharging and an output circuit connected to the charging / discharging circuit are provided.
  • an oscillation circuit, a booster circuit, and a charge / discharge circuit are integrated on a chip made of a single dielectric separation substrate. Each circuit is separated by a dielectric isolation region, and an electrical connection between the circuits is made by a wiring layer or a diffusion region.
  • the present invention has been made in view of the above points, and an object thereof is to provide a semiconductor device capable of reducing the size of a semiconductor substrate and a semiconductor relay using the same.
  • a semiconductor device includes an input circuit, an output circuit, an insulating circuit, and a semiconductor substrate.
  • the isolation circuit includes at least one capacitor that electrically isolates the input circuit and the output circuit.
  • the semiconductor substrate is formed with the input circuit, the output circuit, and the insulating circuit.
  • the capacitor is configured such that one of two electrodes is electrically connected to the input circuit and the other electrode is electrically connected to the output circuit.
  • the semiconductor device further includes an insulating film formed between the capacitor and the semiconductor substrate in the thickness direction of the semiconductor substrate and made of a dielectric.
  • a semiconductor relay includes the above semiconductor device and a switching element.
  • the semiconductor device is configured to output a drive signal from the output circuit in accordance with an input signal input to the input circuit.
  • the switching element is configured to be turned on / off according to the drive signal.
  • FIG. 1A is a schematic front view illustrating a semiconductor device according to the embodiment
  • FIG. 1B is a schematic cross-sectional view illustrating the semiconductor device according to the embodiment.
  • It is a circuit schematic diagram of a semiconductor relay concerning an embodiment.
  • 1 is an overall schematic diagram of a semiconductor relay according to an embodiment.
  • FIG. 4A is a schematic front view illustrating a comparative example of a semiconductor device
  • FIG. 4B is a schematic cross-sectional view illustrating a comparative example of the semiconductor device.
  • the semiconductor relay 2 includes a first input terminal 30 and a second input terminal 31, an oscillation circuit 20, a booster circuit 21, a charge / discharge circuit 22, a first MOSFET 23, a second MOSFET 24, 1 output terminal 32 and 2nd output terminal 33 are provided.
  • the first MOSFET 23 and the second MOSFET 24 are each configured on a single semiconductor substrate.
  • the semiconductor device 1 is configured by a semiconductor integrated circuit in which an oscillation circuit 20, a booster circuit 21, and a charge / discharge circuit 22 are integrated on a single semiconductor substrate 7. .
  • the semiconductor relay 2 has the semiconductor device 1 and the MOSFETs 23 and 24 mounted on die pads 34, 35, and 36, respectively, and the die pads 34, 35, and 36 are made of ceramic or mold resin. It is configured by sealing with a package 6. That is, the semiconductor relay 2 includes the semiconductor device 1 and the MOSFETs 23 and 24.
  • MOSFET is an abbreviation for “Metal-Oxide-Semiconductor Field-Effect Transistor”.
  • the oscillation circuit 20 is composed of, for example, an RC oscillation circuit. As shown in FIG. 2, the oscillation circuit 20 starts oscillation when a voltage is applied between the first input terminal 30 and the second input terminal 31 (that is, an input signal is input). The oscillation circuit 20 generates an alternating voltage (pulse) by starting oscillation. The oscillation circuit 20 stops oscillation when no voltage is applied between the first input terminal 30 and the second input terminal 31 (that is, no input signal is input). The oscillation circuit 20 stops generating the AC voltage by stopping the oscillation.
  • the booster circuit 21 includes a first capacitor 210, a second capacitor 211, a first diode 212, a second diode 213, and a third diode 214.
  • the third diode 214 has a cathode electrically connected to one end on the output side of the first capacitor 210 and an anode electrically connected to one end on the output side of the second capacitor 211.
  • the anode of the first diode 212 is electrically connected to one end on the output side of the first capacitor 210 and the cathode of the third diode 214.
  • the cathode of the second diode 213 is electrically connected to one end on the output side of the second capacitor 211 and the anode of the third diode 214.
  • the pulse from the oscillation circuit 20 is input to the first capacitor 210. Further, the pulse is input to the second capacitor 211 through the inverter included in the oscillation circuit 20. Accordingly, the pulse input to the first capacitor 210 and the pulse input to the second capacitor 211 are in opposite phases.
  • the first capacitor 210 transmits only the AC component of the input pulse to the output side and blocks the DC component.
  • the second capacitor 211 transmits only the AC component of the input antiphase pulse to the output side, and blocks the DC component.
  • the booster circuit 21 boosts and outputs the pulses when the pulses having opposite phases to each other are input from the oscillation circuit 20 to the first capacitor 210 and the second capacitor 211, respectively.
  • the booster circuit 21 is composed of a Dixon type charge pump circuit.
  • the charge / discharge circuit 22 includes a resistor 220 and a depletion type MOSFET (hereinafter referred to as “D type MOSFET”) 221.
  • the resistor 220 is electrically connected between the gate and source of the D-type MOSFET 221.
  • the gate and drain of the D-type MOSFET 221 are electrically connected to the two output terminals of the booster circuit 21, respectively.
  • the drain of the D-type MOSFET 221 is electrically connected to the gates of the first MOSFET 23 and the second MOSFET 24.
  • the source of the D-type MOSFET 221 is electrically connected to the sources of the first MOSFET 23 and the second MOSFET 24.
  • the current from the booster circuit 21 flows through the D-type MOSFET 221 and the resistor 220. Then, a potential difference occurs between both ends of the resistor 220, and the D-type MOSFET 221 is switched off by this potential difference. Then, a high impedance state is established between the drain and source of the D-type MOSFET 221. Therefore, when a voltage is applied from the booster circuit 21, the charge / discharge circuit 22 charges the gate capacitances of the first MOSFET 23 and the second MOSFET 24.
  • the “gate capacitance” means a capacitor (generally referred to as “gate input capacitance”) existing between the gate and the source of the MOSFET and a capacitor (generally “gate gate”) existing between the gate and the drain. Output capacity ”).
  • the first MOSFET 23 and the second MOSFET 24 are electrically connected in series by electrically connecting their sources.
  • the drain of the first MOSFET 23 is electrically connected to the die pad 35.
  • a part of the die pad 35 is exposed to the outside of the package 6 and is used as the first output terminal 32 (see FIG. 3).
  • the gate of the first MOSFET 23 is electrically connected to the first gate pad 45.
  • the source of the first MOSFET 23 is electrically connected to the first source pad 46.
  • the drain of the second MOSFET 24 is electrically connected to the die pad 36. A part of this die pad 36 is exposed to the outside of the package 6 and used as the second output terminal 33 (see FIG. 3).
  • the gate of the second MOSFET 24 is electrically connected to the second gate pad 47 as shown in FIG.
  • the source of the second MOSFET 24 is electrically connected to the second source pad 48 as shown in FIG.
  • the oscillation circuit 20 starts oscillating and generates a pulse.
  • the booster circuit 21 boosts and outputs the pulse from the oscillation circuit 20.
  • the charge / discharge circuit 22 charges the gate capacitances of the MOSFETs 23 and 24. Then, the MOSFETs 23 and 24 are turned on, and the first output terminal 32 and the second output terminal 33 are electrically connected. That is, the semiconductor relay 2 is switched on.
  • the oscillation of the oscillation circuit 20 stops, and no voltage is output from the booster circuit 21.
  • the charges accumulated in the gate capacitances of the MOSFETs 23 and 24 are discharged through the charge / discharge circuit 22.
  • the MOSFETs 23 and 24 are turned off, and the first output terminal 32 and the second output terminal 33 are disconnected. That is, the semiconductor relay 2 is switched off.
  • the semiconductor device 1 is configured by forming an oscillation circuit 20, a booster circuit 21, and a charge / discharge circuit 22 on the surface of a semiconductor substrate 7. Each circuit is electrically connected to each other by a wiring layer or a diffusion region.
  • the semiconductor substrate 7 is a so-called SOI (Silicon On Insulator) substrate, and includes a support substrate 70, an active layer 71, and an insulating layer (buried oxide film) 72 as shown in FIG. 1B.
  • the support substrate 70 is a silicon substrate (Si substrate) formed of single crystal silicon.
  • An insulating layer 72 made of a silicon oxide film is formed on one surface in the thickness direction of the support substrate 70.
  • An active layer 71 made of single crystal silicon is formed on one surface of the insulating layer 72 in the thickness direction.
  • the support substrate 70 and the active layer 71 are electrically insulated by an insulating layer 72.
  • the semiconductor device 1 is configured by forming a first pad 40 and a second pad 41 electrically connected to an input terminal of the oscillation circuit 20 on the surface of the semiconductor substrate 7.
  • the semiconductor device 1 is configured by forming, on the surface of the semiconductor substrate 7, a third pad 42, a fourth pad 43, and a fifth pad 44 that are electrically connected to the output terminal of the charge / discharge circuit 22. Yes.
  • the first pad 40 and the first input terminal 30 and the second pad 41 and the second input terminal 31 are electrically connected via bonding wires 5, respectively.
  • the third pad 42 and the first gate pad 45 and the fifth pad 44 and the second gate pad 47 are electrically connected through the bonding wires 5, respectively.
  • the fourth pad 43 is electrically connected to the die pad 34 via the bonding wire 5.
  • the die pad 34 and the first source pad 46, and the die pad 34 and the second source pad 48 are electrically connected via the bonding wires 5, respectively.
  • the diodes 212 to 214 of the booster circuit 21 are formed on the surface of the semiconductor substrate 7 together with the charge / discharge circuit 22 as shown in FIG. 1A.
  • the capacitors 210 and 211 of the booster circuit 21 are formed in a region between the oscillation circuit 20 and the diodes 212 to 214 and the charge / discharge circuit 22 on the surface of the semiconductor substrate 7.
  • the first capacitor 210 includes a first electrode 80 electrically connected to the input circuit, and a second electrode 81 electrically connected to the output circuit.
  • the second capacitor 211 includes a first electrode 82 that is electrically connected to the input circuit, and a second electrode 83 that is electrically connected to the output circuit.
  • one of the two electrodes is electrically connected to the input circuit, and the other second electrode 81 and 83 is electrically connected to the output circuit.
  • Each of the electrodes 80 to 83 is made of, for example, aluminum or polysilicon (high purity polycrystalline silicon).
  • a dielectric layer 84 is formed between the first electrodes 80 and 82 and the second electrodes 81 and 83.
  • the dielectric layer 84 is formed of a dielectric material such as silicon dioxide (silica) or silicon nitride (silicon nitride).
  • a dielectric isolation region 73 that electrically insulates the oscillation circuit 20 from the surrounding region is formed around the oscillation circuit 20 in the semiconductor substrate 7.
  • a trench is formed by digging the semiconductor substrate 7 in the thickness direction, a silicon oxide film is formed on the inner wall of the trench, and polycrystalline silicon is embedded in a space surrounded by the silicon oxide film. Formed with.
  • the trench has a depth reaching from the surface of the semiconductor substrate 7 to the insulating layer 72 (see FIG. 4B).
  • the dielectric isolation region 73 is also formed around each of the diodes 212 to 214 and the charge / discharge circuit 22.
  • the dielectric isolation region 73 is also formed around each of the pads 40-44.
  • the semiconductor relay 2 needs to be electrically insulated between the input and output.
  • the withstand voltage of the capacitors 210 and 211 of the booster circuit 21 is not less than the withstand voltage required between the input and output of the semiconductor relay 2. It is necessary to design the semiconductor device 1. That is, each of the capacitors 210 and 211 functions as at least a part of the insulating circuit 25 that electrically insulates between the input circuit and the output circuit.
  • the semiconductor device 1 is configured by forming an oscillation circuit 20, a booster circuit 21, and a charge / discharge circuit 22 on the surface of a single semiconductor substrate 7. For this reason, the withstand voltage between the input circuit (oscillation circuit 20) and the output circuit (diodes 212 to 214 and charging / discharging circuit 22) not passing through the capacitors 210 and 211 is also required between the input and output of the semiconductor relay 2. It is necessary to design the semiconductor device 1 so as to be higher than the withstand voltage.
  • FIGS. 4A and 4B A semiconductor device 100 designed to satisfy the above conditions is shown in FIGS. 4A and 4B as a comparative example of the semiconductor device 1 of the present embodiment.
  • a dielectric isolation region 73 is formed in order to electrically insulate between the first electrodes 800 and 820 and the input circuit and between the first electrodes 800 and 820 and the output circuit.
  • the first electrodes 800 and 820 of the capacitors 210 and 211 are formed by doping the active layer 71 with high-concentration impurities.
  • the second electrodes 810 and 830 are made of, for example, aluminum or polysilicon.
  • the dielectric isolation region 73 is formed around each of the capacitors 210 and 211, the area where the capacitors 210 and 211 can be formed on the semiconductor substrate 7 is limited. There is.
  • the insulating film 9 is formed between the semiconductor substrate 7 and the capacitors 210 and 211 in the thickness direction of the semiconductor substrate 7.
  • the insulating film 9 is formed of a dielectric such as silicon dioxide (silica) or silicon nitride (silicon nitride).
  • the insulating film 9 functions to electrically insulate between the input circuit and the output circuit.
  • the insulating film 9 is formed between the semiconductor substrate 7 and the capacitors 210 and 211, so that an input circuit and an output circuit that do not pass through the capacitors 210 and 211 are provided. Withstand voltage between the two can be ensured. Therefore, in the semiconductor device 1 of this embodiment, it is not necessary to form the dielectric isolation region 73 around the capacitors 210 and 211 unlike the semiconductor device 100. Therefore, in the semiconductor device 1 of the present embodiment, the area where the capacitors 210 and 211 can be formed on the semiconductor substrate 7 can be made larger than that of the semiconductor device 100, and thus the semiconductor substrate 7 can be downsized. . In addition, since the semiconductor device 1 of the present embodiment can reduce the size of the semiconductor substrate 7, the cost required for the semiconductor substrate 7 can also be reduced.
  • the insulating film 9 is formed on the entire surface of the semiconductor substrate 7, but the insulating film 9 is at least in the region where the capacitors 210 and 211 are formed in the semiconductor substrate 7. It only has to be formed.
  • the insulating film 9 may be configured such that its withstand voltage is equal to or higher than the withstand voltages of the capacitors 210 and 211. In this configuration, the withstand voltage required between the input circuit and the output circuit can be ensured only by the insulating film 9. For example, assume that the withstand voltage required between the input circuit and the output circuit is 600V. In this case, the insulating film 9 should just be comprised, for example with silicon dioxide, and the film thickness (thickness of the insulating film 9) may be set to 1 micrometer or more.
  • the semiconductor device 1 electrically connects between a region where the input circuit and the output circuit are formed on the semiconductor substrate 7 and a region where the capacitors 210 and 211 are formed on the semiconductor substrate 7.
  • the structure further provided with the insulation part to insulate may be sufficient.
  • the dielectric isolation region 73 surrounding the periphery of the oscillation circuit 20 and the like corresponds to the insulating portion.
  • the withstand voltage required between the input circuit and the output circuit without passing through the capacitors 210 and 211 may be exceeded. That's fine. Therefore, in this configuration, the thickness of the insulating film 9 can be reduced as compared with the configuration in which the withstand voltage is ensured only by the insulating film 9.
  • the insulating film 9 may have a structure in which the film thickness is determined based on a withstand voltage required between the input circuit and the output circuit.
  • the semiconductor relay 2 of this embodiment is provided with the semiconductor device 1 and each MOSFET23,24 (switching element) as already stated.
  • the semiconductor device 1 receives a voltage (drive signal) from each of the diodes 212 to 214 and the charge / discharge circuit 22 (output circuit) of the booster circuit 21 in accordance with a voltage (input signal) input to the oscillation circuit 20 (input circuit). It is configured to output.
  • the switching element is configured to be turned on / off according to the drive signal.
  • the semiconductor relay 2 of this embodiment since the semiconductor device 1 that can reduce the size and cost of the semiconductor substrate 7 is provided, the size and cost of the relay can be reduced.
  • the first electrodes 80 and 82 of the capacitors 210 and 211 are electrically connected to the input circuit, and the second electrodes 81 and 83 are electrically connected to the output circuit.
  • the reverse configuration is also possible. That is, the first electrodes 80 and 82 may be electrically connected to the output circuit, and the second electrodes 81 and 83 may be electrically connected to the input circuit.
  • an n-type substrate is used as the semiconductor substrate 7, but a p-type substrate may be used.
  • a MOSFET is used as a switching element.
  • other switching elements such as IGBT (Insulated Gate Bipolar Transistor) may be used.
  • the semiconductor device 1 of the present embodiment has the following first feature.
  • the semiconductor device 1 includes an input circuit (oscillation circuit 20), an output circuit (each of the diodes 212 to 214 and the charge / discharge circuit 22), an insulation circuit 25, and a semiconductor substrate 7.
  • the insulation circuit 25 has at least one capacitor (first capacitor 210, second capacitor 211) that electrically insulates between the input circuit and the output circuit.
  • An input circuit, an output circuit, and an insulating circuit 25 are formed on the semiconductor substrate 7.
  • one of the two electrodes (first electrodes 80 and 82) is electrically connected to the input circuit, and the other electrode (second electrodes 81 and 83) is electrically connected to the output circuit.
  • the semiconductor device 1 further includes an insulating film 9 formed between the capacitor and the semiconductor substrate 7 in the thickness direction of the semiconductor substrate 7 and made of a dielectric.
  • the semiconductor device 1 of the present embodiment may have the following second feature.
  • the insulating film 9 is configured such that its withstand voltage is equal to or higher than the withstand voltage of the capacitor.
  • the semiconductor device 1 of the present embodiment may have the following third feature in addition to the first or second feature.
  • the semiconductor device 1 further includes an insulating portion (dielectric isolation region 73).
  • the insulating part electrically insulates between a region where the input circuit and the output circuit are formed in the semiconductor substrate 7 and a region where the capacitor is formed in the semiconductor substrate 7.
  • the semiconductor device 1 of the present embodiment may have the following fourth feature in addition to any of the first to third features.
  • the thickness of the insulating film 9 is determined based on the withstand voltage required between the input circuit and the output circuit.
  • the semiconductor relay 2 of the present embodiment has the following fifth feature.
  • the semiconductor relay 2 includes the semiconductor device 1 having any one of the first to fourth features and a switching element (first MOSFET 23, second MOSFET 24).
  • the semiconductor device 1 is configured to output a drive signal from an output circuit in accordance with an input signal input to the input circuit.
  • the switching element is configured to be turned on / off according to the drive signal.
  • an insulating film 9 is formed between the semiconductor substrate 7 and the capacitor, thereby ensuring a withstand voltage between the input circuit and the output circuit that do not pass through the capacitor. Can do. For this reason, the semiconductor device 1 and the semiconductor relay 2 of this embodiment do not need to form a dielectric isolation region around the capacitor as in the prior art. Therefore, since the semiconductor device 1 and the semiconductor relay 2 of the present embodiment can have a larger area where capacitors can be formed in the semiconductor substrate 7 than in the prior art, the semiconductor substrate 7 can be downsized.

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Abstract

　半導体基板の小型化を図ることのできる半導体装置及びそれを用いた半導体リレーを提供する。半導体装置（１）は、入力回路（発振回路（２０））と、出力回路（各ダイオード（２１２～２１４）及び充放電回路（２２））と、絶縁回路（２５）と、半導体基板（７）とを備える。絶縁回路（２５）は、入力回路と出力回路との間を電気的に絶縁するキャパシタ（２１０，２１１）を少なくとも１つ有する。キャパシタ（２１０，２１１）は、２つの電極のうち一方の第１電極（８０，８２）が入力回路に電気的に接続され、他方の第２電極（８１，８３）が出力回路に電気的に接続されるように構成される。半導体装置（１）は、半導体基板（７）の厚み方向においてキャパシタ（２１０，２１１）と半導体基板（７）との間に形成され且つ誘電体で構成される絶縁膜（９）をさらに備える。

Description

半導体装置及びそれを用いた半導体リレー
　本発明は一般に、半導体装置、より詳細には入出力間を電気的に絶縁する半導体装置及びそれを用いた半導体リレーに関する。
　従来、キャパシタを用いて入出力間を電気的に絶縁する半導体リレーが知られており、例えば文献１（日本国特許出願公開番号２０１２－１２４８０７）に開示されている。文献１に記載の半導体リレーは、入力信号に応答して発振し、信号を生成する発振回路と、発振回路の信号を受信して電圧を発生する昇圧回路と、昇圧回路によって発生した電圧を充放電する充放電回路と、充放電回路に接続された出力回路とを具備する。そして、文献１に記載の半導体リレーでは、発振回路と、昇圧回路と、充放電回路とを１枚の誘電体分離基板から成るチップに集積化している。各回路間は、誘電体分離領域で分離され、配線層あるいは拡散領域によって各回路間の電気的接続がなされている。
　文献１に記載の半導体リレーでは、昇圧回路中のキャパシタとして高絶縁耐圧キャパシタを用いる点と、各回路を形成したシリコン基板領域間を分離する誘電体分離基板を用いる点とにより、半導体リレーの入出力間の電気的な絶縁を図っている。
　しかしながら、上記従来例では、各回路間の絶縁耐圧（耐電圧）を確保するために、誘電体分離基板（半導体基板）におけるキャパシタが形成されている領域が誘電体分離領域に囲まれている。このため、上記従来例では、半導体基板におけるキャパシタを形成可能な面積が制限される。したがって、上記従来例では、入出力間の耐電圧を確保できるようにキャパシタを設計するには、半導体基板を大きく設計しなければならず、半導体基板の小型化を図り難いという問題があった。
　本発明は、上記の点に鑑みて為されており、半導体基板の小型化を図ることのできる半導体装置及びそれを用いた半導体リレーを提供することを目的とする。
　本発明の一態様に係る半導体装置は、入力回路と、出力回路と、絶縁回路と、半導体基板とを備える。前記絶縁回路は、前記入力回路と前記出力回路との間を電気的に絶縁するキャパシタを少なくとも１つ有する。前記半導体基板は、前記入力回路及び前記出力回路及び前記絶縁回路が形成される。前記キャパシタは、２つの電極のうち一方の電極が前記入力回路に電気的に接続され、他方の電極が前記出力回路に電気的に接続されるように構成される。前記半導体装置は、前記半導体基板の厚み方向において前記キャパシタと前記半導体基板との間に形成され且つ誘電体で構成される絶縁膜をさらに備える。
　また、本発明の一態様に係る半導体リレーは、上記の半導体装置と、スイッチング素子とを備える。前記半導体装置は、前記入力回路に入力される入力信号に応じて前記出力回路から駆動信号を出力するように構成される。前記スイッチング素子は、前記駆動信号に応じて入／切するように構成されている。
図１Ａは、実施形態に係る半導体装置を示す概略正面図で、図１Ｂは、実施形態に係る半導体装置を示す概略断面図である。 実施形態に係る半導体リレーの回路概略図である。 実施形態に係る半導体リレーの全体概略図である。 図４Ａは、半導体装置の比較例を示す概略正面図で、図４Ｂは、半導体装置の比較例を示す概略断面図である。
　以下、本発明の実施形態に係る半導体装置１と、本発明の実施形態に係る半導体リレー２とについて図面を用いて具体的に説明する。半導体リレー２は、図２に示すように、第１入力端子３０及び第２入力端子３１と、発振回路２０と、昇圧回路２１と、充放電回路２２と、第１ＭＯＳＦＥＴ２３と、第２ＭＯＳＦＥＴ２４と、第１出力端子３２及び第２出力端子３３とを備える。第１ＭＯＳＦＥＴ２３と、第２ＭＯＳＦＥＴ２４とは、それぞれ１枚の半導体基板上に構成されている。また、半導体装置１は、図１Ａ，図１Ｂに示すように、発振回路２０と、昇圧回路２１と、充放電回路２２とを１枚の半導体基板７に集積した半導体集積回路で構成されている。そして、半導体リレー２は、図３に示すように、半導体装置１と、各ＭＯＳＦＥＴ２３，２４とをそれぞれダイパッド３４，３５，３６に実装し、ダイパッド３４，３５，３６をセラミック製やモールド樹脂製のパッケージ６で封止することで構成される。すなわち、半導体リレー２は、半導体装置１と、各ＭＯＳＦＥＴ２３，２４とを備えている。なお、「ＭＯＳＦＥＴ」は、“Metal-Oxide-Semiconductor Field-Effect Transistor”の略語である。
　先ず、本実施形態の半導体リレー２を構成する各回路について説明する。
　発振回路２０は、例えばＲＣ発振回路で構成される。発振回路２０は、図２に示すように、第１入力端子３０と第２入力端子３１との間に電圧が印加される（すなわち、入力信号が入力される）と、発振を開始する。そして、発振回路２０は、発振を開始することにより交流電圧（パルス）を発生する。また、発振回路２０は、第１入力端子３０と第２入力端子３１との間に電圧が印加されなくなる（すなわち、入力信号が入力されなくなる）と、発振を停止する。そして、発振回路２０は、発振を停止することにより交流電圧の発生を停止する。
　昇圧回路２１は、図２に示すように、第１キャパシタ２１０と、第２キャパシタ２１１と、第１ダイオード２１２と、第２ダイオード２１３と、第３ダイオード２１４とを備えている。第３ダイオード２１４は、そのカソードが第１キャパシタ２１０の出力側の一端に電気的に接続され、アノードが第２キャパシタ２１１の出力側の一端に電気的に接続されている。第１ダイオード２１２は、そのアノードが、第１キャパシタ２１０の出力側の一端及び第３ダイオード２１４のカソードに電気的に接続されている。第２ダイオード２１３は、そのカソードが、第２キャパシタ２１１の出力側の一端及び第３ダイオード２１４のアノードに電気的に接続されている。
　ここで、発振回路２０からのパルスは、第１キャパシタ２１０に入力される。また、パルスは、発振回路２０の有するインバータを通して、第２キャパシタ２１１に入力される。したがって、第１キャパシタ２１０に入力されるパルスと、第２キャパシタ２１１に入力されるパルスとは、互いに逆位相となる。第１キャパシタ２１０は、入力されたパルスの交流成分のみを出力側へ伝え、直流成分を遮断する。第２キャパシタ２１１は、入力された逆位相のパルスの交流成分のみを出力側へ伝え、直流成分を遮断する。そして、昇圧回路２１は、第１キャパシタ２１０及び第２キャパシタ２１１に、それぞれ発振回路２０から互いに逆位相のパルスが入力されることで、パルスを昇圧して出力する。本実施形態の半導体リレー２では、昇圧回路２１は、ディクソン型のチャージポンプ回路で構成されている。
　充放電回路２２は、図２に示すように、抵抗２２０と、デプレッション型ＭＯＳＦＥＴ（以下、「Ｄ型ＭＯＳＦＥＴ」と呼ぶ）２２１とで構成されている。抵抗２２０は、Ｄ型ＭＯＳＦＥＴ２２１のゲートとソースとの間に電気的に接続されている。また、Ｄ型ＭＯＳＦＥＴ２２１のゲート及びドレインは、昇圧回路２１の２つの出力端子にそれぞれ電気的に接続されている。Ｄ型ＭＯＳＦＥＴ２２１のドレインは、第１ＭＯＳＦＥＴ２３及び第２ＭＯＳＦＥＴ２４のそれぞれのゲートに電気的に接続されている。また、Ｄ型ＭＯＳＦＥＴ２２１のソースは、第１ＭＯＳＦＥＴ２３及び第２ＭＯＳＦＥＴ２４のそれぞれのソースに電気的に接続されている。
　昇圧回路２１から電圧が印加されると、昇圧回路２１からの電流がＤ型ＭＯＳＦＥＴ２２１及び抵抗２２０を流れる。そして、抵抗２２０の両端に電位差が生じ、この電位差によりＤ型ＭＯＳＦＥＴ２２１はオフに切り替わる。すると、Ｄ型ＭＯＳＦＥＴ２２１のドレイン－ソース間が高インピーダンス状態となる。したがって、充放電回路２２は、昇圧回路２１から電圧が印加されると、第１ＭＯＳＦＥＴ２３及び第２ＭＯＳＦＥＴ２４のそれぞれのゲート容量を充電する。
　昇圧回路２１から電圧が印加されなくなると、昇圧回路２１からＤ型ＭＯＳＦＥＴ２２１及び抵抗２２０に電流が流れなくなる。そして、抵抗２２０の両端に電位差が生じなくなるため、Ｄ型ＭＯＳＦＥＴ２２１はオンに切り替わる。すると、Ｄ型ＭＯＳＦＥＴ２２１のドレイン－ソース間が低インピーダンス状態となる。したがって、充放電回路２２は、昇圧回路２１から電圧が印加されなくなると、第１ＭＯＳＦＥＴ２３及び第２ＭＯＳＦＥＴ２４のそれぞれのゲート容量に蓄積されている電荷を放電する。なお、「ゲート容量」とは、ＭＯＳＦＥＴのゲートとソースとの間に存在するキャパシタ（一般的に「ゲート入力容量」という。）及びゲートとドレインとの間に存在するキャパシタ（一般的に「ゲート出力容量」という。）である。
　第１ＭＯＳＦＥＴ２３及び第２ＭＯＳＦＥＴ２４は、それぞれのソース同士を電気的に接続することで直列に電気的に接続されている。第１ＭＯＳＦＥＴ２３のドレインは、ダイパッド３５と電気的に接続されている。このダイパッド３５の一部はパッケージ６の外部に露出しており、第１出力端子３２として用いられている（図３参照）。第１ＭＯＳＦＥＴ２３のゲートは、図３に示すように、第１ゲート用パッド４５と電気的に接続されている。第１ＭＯＳＦＥＴ２３のソースは、図３に示すように、第１ソース用パッド４６と電気的に接続されている。
　第２ＭＯＳＦＥＴ２４のドレインは、ダイパッド３６と電気的に接続されている。このダイパッド３６の一部はパッケージ６の外部に露出しており、第２出力端子３３として用いられる（図３参照）。第２ＭＯＳＦＥＴ２４のゲートは、図３に示すように、第２ゲート用パッド４７と電気的に接続されている。第２ＭＯＳＦＥＴ２４のソースは、図３に示すように、第２ソース用パッド４８と電気的に接続されている。
　以下、半導体リレー２の動作について説明する。第１入力端子３０と第２入力端子３１との間に電圧が印加されると、発振回路２０が発振を開始してパルスを生成する。昇圧回路２１は、発振回路２０からのパルスを昇圧して出力する。この昇圧回路２１の出力電圧が、充放電回路２２に印加されると、充放電回路２２は、各ＭＯＳＦＥＴ２３，２４のそれぞれのゲート容量を充電する。すると、各ＭＯＳＦＥＴ２３，２４がオンに切り替わり、第１出力端子３２と第２出力端子３３との間が導通する。すなわち、半導体リレー２がオンに切り替わる。
　第１入力端子３０と第２入力端子３１との間に電圧が印加されなくなると、発振回路２０の発振が停止し、昇圧回路２１から電圧が出力されなくなる。このとき、各ＭＯＳＦＥＴ２３，２４のゲート容量に蓄積されていた電荷が充放電回路２２を通して放電される。すると、各ＭＯＳＦＥＴ２３，２４がオフに切り替わり、第１出力端子３２と第２出力端子３３との間が遮断される。すなわち、半導体リレー２がオフに切り替わる。
　次に、本実施形態の半導体装置１の構成について説明する。以下の説明では、半導体基板７の厚み方向（図１Ｂにおける上下方向）における一面であって、発振回路２０等が形成されている面を「表面」とする。半導体装置１は、図１Ａに示すように、発振回路２０と、昇圧回路２１と、充放電回路２２とを半導体基板７の表面に形成して構成されている。各回路は、配線層や拡散領域により、互いに電気的に接続されている。
　半導体基板７は、所謂ＳＯＩ（Silicon On Insulator）基板であり、図１Ｂに示すように、支持基板７０と、活性層７１と、絶縁層（埋込酸化膜）７２とで構成されている。支持基板７０は、単結晶シリコンで形成されるシリコン基板（Si基板）である。この支持基板７０の厚み方向における一面上に、シリコン酸化膜から成る絶縁層７２が形成されている。そして、この絶縁層７２の厚み方向における一面上に、単結晶シリコンから成る活性層７１が形成されている。支持基板７０と活性層７１との間は、絶縁層７２により電気的に絶縁されている。
　半導体装置１は、発振回路２０の入力端子に電気的に接続される第１パッド４０及び第２パッド４１を、半導体基板７の表面に形成して構成されている。また、半導体装置１は、充放電回路２２の出力端子に電気的に接続される第３パッド４２及び第４パッド４３、並びに第５パッド４４を、半導体基板７の表面に形成して構成されている。
　図３に示すように、第１パッド４０と第１入力端子３０との間、第２パッド４１と第２入力端子３１との間は、それぞれボンディングワイヤ５を介して電気的に接続されている。また、第３パッド４２と第１ゲート用パッド４５との間、第５パッド４４と第２ゲート用パッド４７との間は、それぞれボンディングワイヤ５を介して電気的に接続されている。更に、第４パッド４３は、ダイパッド３４とボンディングワイヤ５を介して電気的に接続されている。そして、ダイパッド３４と第１ソース用パッド４６との間、ダイパッド３４と第２ソース用パッド４８との間は、それぞれボンディングワイヤ５を介して電気的に接続されている。
　昇圧回路２１の各ダイオード２１２～２１４は、図１Ａに示すように、充放電回路２２と纏めて半導体基板７の表面に形成されている。そして、昇圧回路２１の各キャパシタ２１０，２１１は、半導体基板７の表面において、発振回路２０と、各ダイオード２１２～２１４及び充放電回路２２との間の領域に形成されている。
　第１キャパシタ２１０は、図１Ｂに示すように、入力回路と電気的に接続される第１電極８０と、出力回路と電気的に接続される第２電極８１とを備える。また、第２キャパシタ２１１は、図１Ｂに示すように、入力回路と電気的に接続される第１電極８２と、出力回路と電気的に接続される第２電極８３とを備える。換言すれば、各キャパシタ２１０，２１１は、２つの電極のうち一方の第１電極８０，８２が入力回路に電気的に接続され、他方の第２電極８１，８３が出力回路に電気的に接続されている。各電極８０～８３は、例えばアルミニウムやポリシリコン（高純度の多結晶シリコン）で形成されている。また、第１電極８０，８２と第２電極８１，８３との間には、誘電体層８４が形成されている。誘電体層８４は、例えば二酸化ケイ素（シリカ：silica）や窒化ケイ素（シリコンナイトライド：silicon nitride）等の誘電体で形成される。
　半導体基板７における発振回路２０の周囲には、図１Ａに示すように、発振回路２０を周囲の領域と電気的に絶縁する誘電体分離領域７３が形成されている。誘電体分離領域７３は、例えば半導体基板７を厚み方向に掘ってトレンチ（trench）を形成し、トレンチの内壁にシリコン酸化膜を形成し、このシリコン酸化膜で囲まれる空間に多結晶シリコンを埋め込んで形成される。トレンチは、半導体基板７の表面から絶縁層７２まで達する深さを有する（図４Ｂ参照）。誘電体分離領域７３は、各ダイオード２１２～２１４及び充放電回路２２の周囲にも形成されている。その他、誘電体分離領域７３は、各パッド４０～４４の周囲にも形成されている。
　ここで、半導体リレー２は、入出力間を電気的に絶縁する必要がある。そして、半導体リレー２の入出力間を電気的に絶縁するためには、昇圧回路２１の各キャパシタ２１０，２１１の耐電圧が、半導体リレー２の入出力間に必要な耐電圧以上となるように半導体装置１を設計する必要がある。すなわち、各キャパシタ２１０，２１１は、入力回路と出力回路との間を電気的に絶縁する絶縁回路２５の少なくとも一部として機能する。
　また、半導体装置１は、発振回路２０と、昇圧回路２１と、充放電回路２２とを１枚の半導体基板７の表面に形成して構成されている。このため、各キャパシタ２１０，２１１を介さない入力回路（発振回路２０）と出力回路（ダイオード２１２～２１４及び充放電回路２２）との間の耐電圧も、半導体リレー２の入出力間に必要な耐電圧以上となるように半導体装置１を設計する必要がある。
　上記の条件を満たすように設計された半導体装置１００を、本実施形態の半導体装置１の比較例として図４Ａ，図４Ｂに示す。この半導体装置１００では、第１電極８００，８２０と入力回路との間、及び第１電極８００，８２０と出力回路との間を電気的に絶縁するために、誘電体分離領域７３を形成している。なお、半導体装置１００では、各キャパシタ２１０，２１１の第１電極８００，８２０は、活性層７１に高濃度の不純物をドープすることで形成されている。また、第２電極８１０，８３０は、例えばアルミニウムやポリシリコンで形成されている。このように、半導体装置１００では、各キャパシタ２１０，２１１の周囲に誘電体分離領域７３を形成しているため、半導体基板７における各キャパシタ２１０，２１１の形成可能な面積が制限されてしまうという問題がある。
　そこで、本実施形態の半導体装置１では、図１Ｂに示すように、半導体基板７の厚み方向における半導体基板７と各キャパシタ２１０，２１１との間に絶縁膜９が形成されている。絶縁膜９は、例えば二酸化ケイ素（シリカ：silica）や窒化ケイ素（シリコンナイトライド：silicon nitride）等の誘電体で形成されている。この絶縁膜９は、入力回路と出力回路との間を電気的に絶縁するように機能する。
　上述のように、本実施形態の半導体装置１では、半導体基板７と各キャパシタ２１０，２１１との間に絶縁膜９を形成することで、各キャパシタ２１０，２１１を介さない入力回路と出力回路との間の耐電圧を確保することができる。このため、本実施形態の半導体装置１では、半導体装置１００のように各キャパシタ２１０，２１１の周囲に誘電体分離領域７３を形成する必要がない。したがって、本実施形態の半導体装置１は、半導体基板７における各キャパシタ２１０，２１１の形成可能な面積を、半導体装置１００よりも大きくとることができるので、半導体基板７の小型化を図ることができる。また、本実施形態の半導体装置１は、半導体基板７の小型化を図ることができることから、半導体基板７に必要なコストの低減も図ることができる。
　なお、本実施形態の半導体装置１では、半導体基板７の表面の全体に絶縁膜９が形成されているが、少なくとも半導体基板７における各キャパシタ２１０，２１１が形成されている領域に絶縁膜９が形成されていればよい。
　また、絶縁膜９は、その耐電圧が各キャパシタ２１０，２１１の耐電圧以上となるように構成されていてもよい。この構成では、絶縁膜９だけで入力回路と出力回路との間で必要とされる耐電圧を確保することができる。例えば、入力回路と出力回路との間で必要とされる耐電圧が６００Ｖであると仮定する。この場合、絶縁膜９は、例えば二酸化ケイ素で形成され、且つその膜厚（絶縁膜９の厚さ）が１μｍ以上となるように構成されていればよい。
　また、本実施形態の半導体装置１は、半導体基板７における入力回路及び出力回路が形成されている領域と、半導体基板７における各キャパシタ２１０，２１１が形成されている領域との間を電気的に絶縁する絶縁部をさらに備える構成であってもよい。本実施形態の半導体装置１では、図１Ａに示すように、発振回路２０等の周囲を囲む誘電体分離領域７３が絶縁部に相当する。この構成では、絶縁部の耐電圧と絶縁膜９の耐電圧との絶縁効果によって、各キャパシタ２１０，２１１を介さない入力回路と出力回路との間で必要とされる耐電圧以上となっていればよい。したがって、この構成では、絶縁膜９のみで耐電圧を確保する構成と比較して、絶縁膜９の膜厚を薄くすることができる。
　なお、絶縁膜９は、入力回路と出力回路との間で必要とされる耐電圧に基づいて膜厚が決定される構成であってもよい。
　そして、本実施形態の半導体リレー２は、既に述べたように、半導体装置１と、各ＭＯＳＦＥＴ２３，２４（スイッチング素子）とを備えている。半導体装置１は、発振回路２０（入力回路）に入力される電圧（入力信号）に応じて、昇圧回路２１の各ダイオード２１２～２１４及び充放電回路２２（出力回路）から電圧（駆動信号）を出力するように構成されている。そして、スイッチング素子は、駆動信号に応じて入／切するように構成されている。本実施形態の半導体リレー２では、半導体基板７の小型化及び低コスト化を図ることのできる半導体装置１を備えているので、リレーの小型化及び低コスト化を図ることができる。
　なお、本実施形態の半導体装置１では、各キャパシタ２１０，２１１の第１電極８０，８２を入力回路に電気的に接続し、第２電極８１，８３を出力回路に電気的に接続する構成となっているが、その逆の構成であってもよい。すなわち、第１電極８０，８２を出力回路に電気的に接続し、第２電極８１，８３を入力回路に電気的に接続する構成であってもよい。また、本実施形態の半導体装置１では、半導体基板７としてｎ型基板を用いているが、ｐ型基板を用いてもよい。また、本実施形態の半導体リレー２では、スイッチング素子としてＭＯＳＦＥＴを用いているが、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）等の他のスイッチング素子を用いてもよい。
　以上述べたように、本実施形態の半導体装置１は、以下の第１の特徴を有する。
　第１の特徴では、半導体装置１は、入力回路（発振回路２０）と、出力回路（各ダイオード２１２～２１４及び充放電回路２２）と、絶縁回路２５と、半導体基板７とを備える。絶縁回路２５は、入力回路と出力回路との間を電気的に絶縁するキャパシタ（第１キャパシタ２１０、第２キャパシタ２１１）を少なくとも１つ有する。半導体基板７は、入力回路及び出力回路及び絶縁回路２５が形成される。キャパシタは、２つの電極のうち一方の電極（第１電極８０，８２）が入力回路に電気的に接続され、他方の電極（第２電極８１，８３）が出力回路に電気的に接続されるように構成される。そして、半導体装置１は、半導体基板７の厚み方向においてキャパシタと半導体基板７との間に形成され且つ誘電体で構成される絶縁膜９をさらに備える。
　また、本実施形態の半導体装置１は、第１の特徴に加えて、以下の第２の特徴を有していてもよい。
　第２の特徴では、絶縁膜９は、その耐電圧がキャパシタの耐電圧以上となるように構成されている。
　また、本実施形態の半導体装置１は、第１又は第２の特徴に加えて、以下の第３の特徴を有していてもよい。
　第３の特徴では、半導体装置１は、絶縁部（誘電体分離領域７３）をさらに備える。絶縁部は、半導体基板７における入力回路及び出力回路が形成されている領域と、半導体基板７におけるキャパシタが形成されている領域との間を電気的に絶縁する。
　また、本実施形態の半導体装置１は、第１～第３の何れかの特徴に加えて、以下の第４の特徴を有していてもよい。
　第４の特徴では、絶縁膜９は、入力回路と出力回路との間で必要とされる耐電圧に基づいて膜厚が決定される。
　また、本実施形態の半導体リレー２は、以下の第５の特徴を有する。
　第５の特徴では、半導体リレー２は、第１～第４の何れかの特徴を有する半導体装置１と、スイッチング素子（第１ＭＯＳＦＥＴ２３、第２ＭＯＳＦＥＴ２４）とを備える。半導体装置１は、入力回路に入力される入力信号に応じて出力回路から駆動信号を出力するように構成される。スイッチング素子は、駆動信号に応じて入／切するように構成されている。
　本実施形態の半導体装置１及び半導体リレー２は、半導体基板７とキャパシタとの間に絶縁膜９を形成することで、キャパシタを介さない入力回路と出力回路との間の耐電圧を確保することができる。このため、本実施形態の半導体装置１及び半導体リレー２は、従来のようにキャパシタの周囲に誘電体分離領域を形成する必要がない。したがって、本実施形態の半導体装置１及び半導体リレー２は、半導体基板７におけるキャパシタの形成可能な面積を従来よりも大きくとることができるので、半導体基板７の小型化を図ることができる。

Claims (5)

  1. 　入力回路と、
    　出力回路と、
    　前記入力回路と前記出力回路との間を電気的に絶縁するキャパシタを少なくとも１つ有する絶縁回路と、
    　前記入力回路及び前記出力回路及び前記絶縁回路が形成される半導体基板とを備え、
    　前記キャパシタは、２つの電極のうち一方の電極が前記入力回路に電気的に接続され、他方の電極が前記出力回路に電気的に接続されるように構成され、
    　前記半導体基板の厚み方向において前記キャパシタと前記半導体基板との間に形成され且つ誘電体で構成される絶縁膜をさらに備えることを特徴とする半導体装置。
  2. 　前記絶縁膜は、その耐電圧が前記キャパシタの耐電圧以上となるように構成されていることを特徴とする請求項１記載の半導体装置。
  3. 　前記半導体基板における前記入力回路及び前記出力回路が形成されている領域と、前記半導体基板における前記キャパシタが形成されている領域との間を電気的に絶縁する絶縁部をさらに備えることを特徴とする請求項１又は２記載の半導体装置。
  4. 　前記絶縁膜は、前記入力回路と前記出力回路との間で必要とされる耐電圧に基づいて膜厚が決定されることを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
  5. 　請求項１乃至４の何れか１項に記載の前記半導体装置と、スイッチング素子とを備え、
    　前記半導体装置は、前記入力回路に入力される入力信号に応じて前記出力回路から駆動信号を出力するように構成され、
    　前記スイッチング素子は、前記駆動信号に応じて入／切するように構成されていることを特徴とする半導体リレー。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016170724A1 (en) * 2015-04-21 2016-10-27 Panasonic Intellectual Property Management Co., Ltd. Solid state relay
GB2546386A (en) * 2015-12-03 2017-07-19 Ford Global Tech Llc Vehicle power distribution having relay with integrated voltage converter

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6859668B2 (ja) * 2016-11-11 2021-04-14 富士電機株式会社 負荷駆動回路
JP7128715B2 (ja) * 2018-10-19 2022-08-31 新電元工業株式会社 半導体リレー素子及び半導体リレーモジュール
JP2020202494A (ja) * 2019-06-11 2020-12-17 パナソニックＩｐマネジメント株式会社 半導体リレー

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057295A (ja) * 2000-08-14 2002-02-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2012124807A (ja) * 2010-12-10 2012-06-28 Panasonic Corp 半導体リレー
JP2013187488A (ja) * 2012-03-09 2013-09-19 Panasonic Corp 半導体リレー装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4014708B2 (ja) * 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
JP5935672B2 (ja) * 2012-01-31 2016-06-15 アイシン・エィ・ダブリュ株式会社 スイッチング素子ユニット

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057295A (ja) * 2000-08-14 2002-02-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2012124807A (ja) * 2010-12-10 2012-06-28 Panasonic Corp 半導体リレー
JP2013187488A (ja) * 2012-03-09 2013-09-19 Panasonic Corp 半導体リレー装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016170724A1 (en) * 2015-04-21 2016-10-27 Panasonic Intellectual Property Management Co., Ltd. Solid state relay
GB2546386A (en) * 2015-12-03 2017-07-19 Ford Global Tech Llc Vehicle power distribution having relay with integrated voltage converter
US10118495B2 (en) 2015-12-03 2018-11-06 Ford Global Technologies, Llc Vehicle power distribution having relay with integrated voltage converter

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