JP2002057295A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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貴之 岩崎
Yusuke Takeuchi
勇介 武内
Yoshiaki Yuyama
芳章 湯山
Shinichi Tanabe
慎一 田辺
Koki Sakai
弘毅 酒井
Minehiro Nemoto
峰弘 根本
Masatake Nametake
正剛 行武
Yasuyuki Kojima
康行 小嶋
Tokuo Watanabe
篤雄 渡辺
Mitsuaki Horiuchi
光明 堀内
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Abstract

(57)【要約】 【課題】 いわゆるＳＯＩ基板上に形成された半導体集
積回路装置の耐電圧を上昇させる技術を提供する。 【解決手段】 ＳＯＩ基板主表面の回路領域２と絶縁分
離トレンチ４ａおよび４ｂで区画される分離領域９ｂと
を配線抵抗もしくはＳＯＩ基板中の拡散抵抗１１ａで接
続し、分離領域９ｂと中間領域９とを配線抵抗もしくは
ＳＯＩ基板中の拡散抵抗１１ｂで接続し、また、ＳＯＩ
基板主表面の回路領域３と絶縁分離トレンチ４ｃおよび
４ｄで区画される分離領域９ｃとを配線抵抗もしくはＳ
ＯＩ基板中の拡散抵抗１１ｄで接続し、分離領域９ｃと
中間領域９とを配線抵抗もしくはＳＯＩ基板中の拡散抵
抗１１ｃで接続する。その結果、配線抵抗もしくは拡散
抵抗１１ａ〜１１ｃにより回路領域２と３との間に印加
される電圧が分担されるため、半導体集積回路装置の耐
電圧を上昇させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＳＯＩ（Silicon
On Insulator）基板上に形成される高耐電圧ＬＳＩ（La
rge Scale Integrated Circuit）に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】ＳＯＩ基板とは、絶縁膜上に形成された
シリコン膜を有する基板をいい、通信用ＬＳＩ等の高耐
電圧ＬＳＩは、このＳＯＩ基板上に形成された複数の半
導体素子から成る。
【０００３】また、これら複数の半導体素子は、絶縁膜
が埋め込まれたトレンチ溝によって分離された島領域上
に形成され、高耐電圧性を維持している。
【０００４】例えば、特開平１１−３１７４４５号公報
には、回路領域をトレンチ絶縁膜で幾重にも囲み、高耐
圧性を得た半導体装置が記載されている。
【０００５】
【発明が解決しようとする課題】このように耐電圧を大
きくするには、前記島領域をトレンチ溝で、多重に覆う
ことにより対応することが可能である。
【０００６】しかしながら、追って詳細に説明するよう
に、本発明者らは、かかる方法では耐電圧を上げること
に限界があることを認識した。
【０００７】本発明の目的は、半導体集積回路装置およ
びその製造方法に関し、高耐電圧の半導体集積回路装置
およびその製造方法を提供することにある。
【０００８】また、本発明の他の目的は、高耐電圧の半
導体集積回路装置およびその製造方法を提供することに
より半導体集積回路装置の信頼性を高めることにある。
【０００９】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】本発明の半導体集積回路装置は、ＳＯＩ基
板の主表面に第１および第２の回路領域を有し、前記第
１の回路領域を囲む第１の絶縁分離トレンチと、この第
１の絶縁分離トレンチを囲む第２の絶縁分離トレンチ
と、前記第２の回路領域を囲む第３の絶縁分離トレンチ
と、この第３の絶縁分離トレンチを囲む第４の絶縁分離
トレンチとを有し、第１の回路領域と前記第１と第２の
絶縁分離トレンチとで区画される第１の分離領域とを配
線抵抗もしくはＳＯＩ基板中の拡散抵抗で接続するもの
である。また、前記第１の分離領域と前記第２と第４の
絶縁分離トレンチとの間に延在する中間領域とを配線抵
抗もしくはＳＯＩ基板中の拡散抵抗で接続するものであ
る。また、前記第２の回路領域と前記第３と第４の絶縁
分離トレンチとで区画される第２の分離領域とを配線抵
抗もしくはＳＯＩ基板中の拡散抵抗で接続し、第２の分
離領域と中間領域とを配線抵抗もしくはＳＯＩ基板中の
拡散抵抗で接続するものである。
【００１２】上記手段によれば、配線抵抗もしくは拡散
抵抗により電圧が分担されるため、絶縁分離トレンチに
印加される電圧を均一化でき、回路領域２、３の耐電圧
を上げることができる。
【００１３】また、前記第１および第２の回路領域を幅
広の絶縁分離トレンチで囲めば、回路領域２、３の耐電
圧を上げることができる。
【００１４】また、前記第１および第２の回路領域を容
量素子を介して接続すれば、第１の回路領域と第２の回
路領域との絶縁状態を保ちながら電気信号のみを伝送す
ることができる。
【００１５】また、本発明の半導体集積回路装置の製造
方法は、ＳＯＩ基板を構成する半導体領域を前記絶縁層
が露出するまでエッチングすることにより、半導体領域
上の第１の回路領域を囲む第１の分離溝および前記第１
の分離溝を囲む第２の分離溝と、第２の回路領域を囲む
第３の分離溝および前記第３の分離溝を囲む第４の分離
溝とを形成する工程と、前記第１から第４の分離溝内を
含む前記半導体領域上に酸化シリコン膜を堆積する工程
と、前記第１から第４の分離溝外部の酸化シリコン膜を
除去することにより、前記第１から第４の分離溝内に埋
め込まれた酸化シリコン膜よりなる第１から第４の絶縁
分離トレンチを形成する工程と、第１から第４の絶縁分
離トレンチ上に第1から第４の配線抵抗を形成する工程
と、第1から第４の配線抵抗を介し、前記第１の回路領
域もしくは第２の回路領域と前記第２と第４の絶縁分離
トレンチとの間の中間領域とを接続する配線を形成する
工程とを有する。
【００１６】また、本発明の半導体集積回路装置の製造
方法は、前記分離溝上の酸化シリコン膜上にストッパ膜
を形成する工程を有する。
【００１７】上記手段によれば、高耐電圧の半導体集積
回路装置を形成することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１９】（実施の形態１）図１は、本発明の実施の
形態１である半導体集積回路装置の要部平面図であり、
図２は、図１のＡ−Ｂ断面図である。なお、図１中に
は、各部位に対応する等価回路も記載されている（以
下、図４、図５、図１２、図１４、図１６、図１７およ
び図１９において同じ）。
【００２０】図１および図２に示すように、ＳＯＩ基板
１上の主表面には回路領域２（第１の回路領域）、３
（第２の回路領域）が形成されている。このＳＯＩ基板
は、多結晶シリコン等からなる支持層１ａ、絶縁層１ｂ
および単結晶シリコン等の半導体領域１ｃよりなる。こ
の支持層１ａの厚さは、例えば５００μｍ、また、絶縁
層１ｂの厚さは例えば３μｍである。
【００２１】回路領域２、３は、それぞれ絶縁層１ｂま
で到達する絶縁分離トレンチ４ａ（第１の絶縁分離トレ
ンチ）、４ｄ（第３の絶縁分離トレンチ）により囲ま
れ、島領域となっている。さらに、回路領域２、３は、
絶縁分離トレンチ４ａ、４ｄの外側を、絶縁層１ｂまで
到達する絶縁分離トレンチ４ｂ（第２の絶縁分離トレン
チ）、４ｃ（第４の絶縁分離トレンチ）により囲まれ、
他の領域（９、９ｂ、９ｃ）と電気的に分離されてい
る。この絶縁分離トレンチ４ａ〜４ｄは、回路領域２、
３の耐電圧を上げるために形成する。また、この絶縁分
離トレンチ４ａ〜４ｄの幅は、例えば０．４μｍ、深さ
は２μｍ程度である。
【００２２】ここで、回路領域２、３を囲む最外の絶縁
分離トレンチ（この場合４ｂ、４ｃ）間を、中間領域９
と呼ぶ。また、絶縁分離トレンチ４ａと４ｂとの間を分
離領域９ｂ（第１の分離領域）、絶縁分離トレンチ４ｃ
と４ｄとの間を分離領域９ｃ（第２の分離領域）と呼
ぶ。なお、中間領域９は、回路領域２を囲む最外の絶縁
分離トレンチ（この場合４ｂ）の外側および回路領域３
を囲む最外の絶縁分離トレンチ（この場合４ｃ）の外側
も含む。
【００２３】また、回路領域２と分離領域９ｂとの間に
は、抵抗１１ａが接続され、分離領域９ｂと中間領域９
との間には、抵抗１１ｂが接続されている。また、回路
領域３と分離領域９ｃとの間には、抵抗１１ｄが接続さ
れ、分離領域９ｃと中間領域９との間には、抵抗１１ｃ
が接続されている。即ち、回路領域２と中間領域９との
間には、絶縁分離トレンチ４ａ、４ｂと並列に抵抗１１
ａ、１１ｂが接続され、また、回路領域３と中間領域９
との間には、絶縁分離トレンチ４ｃ、４ｄと並列に抵抗
１１ｃ、１１ｄが接続されている。
【００２４】このように、本実施の形態においては、絶
縁分離トレンチ４ａ〜４ｃの内外間に、それぞれ抵抗１
１ａ〜１１ｄを形成したので、回路領域２、３の耐電圧
を上げることができる。また、回路領域２と分離領域９
ｂとの間、分離領域９ｂと中間領域９との間、中間領域
９と分離領域９ｃとの間および分離領域９ｃと回路領域
３の間が、それぞれ抵抗１１ａ〜１１ｄを介して接続さ
れるため、これらの領域が、フローティング状態となる
ことがなく、これらの領域（回路領域２、分離領域９
ｂ、中間領域９、分離領域９ｃおよび回路領域３）に、
サージ等の電荷が蓄積することを防止することができ
る。
【００２５】次に、前述の抵抗１１ａ〜１１ｄにより耐
電圧が上昇する理由を図３〜図７を用いて説明する。図
３は、抵抗１１ａ〜１１ｄを形成していない、ＳＯＩ基
板を示す平面図である。図４は、図３のＡ−Ｂ断面図で
ある。
【００２６】前述した通り、絶縁分離トレンチ４ａ〜４
ｄは、回路領域２、３の耐電圧を上げるために形成され
る。この絶縁分離トレンチ４ａ〜４ｄ１本当りの定格電
圧を１００Ｖとすると、図３の場合、回路領域２と３と
の間には、４本の絶縁分離トレンチ（４ａ〜４ｄ）が形
成されているため、４００Ｖの耐電圧が得られると考え
られる。また、さらに耐電圧を上げるため、例えば、回
路領域２と３との間に、６本の絶縁分離トレンチを形成
した場合には、６００Ｖの耐電圧が得られると考えられ
る。即ち、図４に示すように、回路領域２と３との間に
は、絶縁分離トレンチ４ａ〜４ｄが直列に接続され、こ
の絶縁分離トレンチの直列数に比例して、回路領域２と
３との間の耐電圧が増加すると考えられる（図７（ａ）
参照）。
【００２７】ところが、この絶縁分離トレンチの直列数
と回路領域２と３との間の耐電圧との関係を本発明者ら
が検討した結果、次のような結論に達した。
【００２８】前述の図４の場合には、回路領域２と３と
の間には、絶縁分離トレンチ４ａ〜４ｄが直列に接続さ
れているが、これら絶縁分離トレンチ４ａ〜４ｄは、Ｓ
ＯＩ基板１を構成する絶縁層１ｂと接しているため、現
実の等価回路図は、図５に示すように、絶縁分離トレン
チ４ａ〜４ｄによる容量の一端と、支持層１ａとの間
に、絶縁層１ｂによる容量が付加されると考えられる。
このような場合に、例えば、Ａ−Ｂ間に４００Ｖの電圧
が印加された場合、Ａ−Ｂ間の中間部である中間領域９
の電位は２００Ｖとなり、また、支持層１ａの中間部も
２００Ｖとなる。従って、Ｂ端においては、２００Ｖ
（４００−２００）の電位差が生じ、また、Ａ端におい
ても、２００Ｖ（２００−０）の電位差が生じることに
なる。従って、Ａ端およびＢ端近傍の絶縁分離トレンチ
（４ａ、４ｂ）および絶縁層１ｂに１００Ｖ以上の過電
圧が印加されることとなり、絶縁分離トレンチ（４ａ、
４ｂ）および絶縁層１ｂの耐電圧が低下する。
【００２９】具体的なシュミレーションの結果、図６に
示すように、例えば、Ａ−Ｂ間に４００Ｖの電圧が印加
された場合、絶縁分離トレンチ４ａ〜４ｄに印加される
電圧は、１００Ｖで均一（ｂ）とならず、絶縁分離トレ
ンチ４ａ、４ｂに印加される電圧は約１３０Ｖ、一方、
絶縁分離トレンチ４ｃ、４ｄに印加される電圧は約７０
Ｖとなった（ａ）。なお、計算を容易にするために絶縁
分離トレンチ４ａ〜４ｂおよびＳＯＩ基板の絶縁層１ｂ
の容量を同一として検討した。
【００３０】このように、最外の絶縁分離トレンチ（４
ａ、４ｄ）には、１００Ｖ以上の電圧（過電圧）が印加
され、これらの絶縁分離トレンチが壊れやすくなる。
【００３１】また、最外の絶縁分離トレンチ（４ａ、４
ｄ）が壊れた後は、実質的に絶縁分離トレンチ４ｂ、４
ｃが最外となるため、これらの絶縁分離トレンチが壊れ
やすくなる。この場合は、有効な絶縁分離トレンチの本
数も少なくなるため、過電圧がさらに大きくなる。この
ように最外の絶縁分離トレンチが壊れた後は、順次内側
の絶縁分離トレンチが加速的に壊れるおそれがある。従
って、絶縁分離トレンチの本数を増やすことにより耐電
圧の向上を図ることには限界があり、図７（ｂ）に示す
ように、絶縁分離トレンチの本数を増加させても耐電圧
は、絶縁分離トレンチの本数に比例して増加しない。
【００３２】しかしながら、前述した本実施の形態にお
いては、絶縁分離トレンチ４ａ〜４ｃ間に、抵抗１１ａ
〜１１ｄを形成したので、回路領域２、３の耐電圧を上
げることができる。即ち、図７のグラフ（ａ）に示すよ
うに、絶縁分離トレンチの直列数に比例して、回路領域
２と３との間の耐電圧を増加させることができる。
【００３３】これは、抵抗により電圧が分担されるた
め、絶縁分離トレンチに印加される電圧を均一化できる
ことによるものである。
【００３４】次に、抵抗の大きさについての検討結果に
ついて説明する。図８は、絶縁分離トレンチ４本（４ａ
〜４ｄ）が直列に接続されている場合（図２）におい
て、回路領域２と３との間に４００Ｖ、周波数１ｋＨｚ
の交流電圧を印加した場合の最外の絶縁分離トレンチに
印加される電圧の最大値（Ｖ）と抵抗値（Ω）との関係
を示したグラフである。図８に示すように、抵抗値が大
きい（例えば、１×１０ 9Ω）場合には、容量（４ａ〜
４ｄ、１ｂ）よりによる電圧分担が支配的となり、結
局、最大電圧が１３０Ｖ以上となってしまう。逆に、抵
抗値が小さい（例えば、１×１０6Ω）場合には、抵抗
（１１ａ〜１１ｄ）による電圧分担が支配的となり、最
大電圧を１００Ｖに抑えることができる。
【００３５】従って、最大電圧を１１０Ｖ以下とするた
めには、抵抗値を４×１０7Ω以下とする必要がある。
【００３６】しかしながら、抵抗値があまり小さすぎる
と回路領域２と３との間のリーク電流が大きくなるとい
う問題が生じる。図９は、絶縁分離トレンチ４本（４ａ
〜４ｄ）が直列に接続されている場合（図２）におい
て、回路領域２と３との間に４００Ｖの直流電圧を印加
した場合の回路領域２と３との間のリーク電流（Ａ）と
抵抗値（Ω）との関係を示したグラフである。図９に示
すように、抵抗値が小さくなるに従って、リーク電流が
大きくなる。
【００３７】従って、例えば、リーク電流を１×１０-4
以下とするためには、抵抗値を４×１０6Ω以上とする
必要がある。
【００３８】（実施の形態２）図１０は、本発明の実施
の形態２である半導体集積回路装置の要部断面図であ
る。本実施の形態は、図２の直列に接続された絶縁分離
トレンチ４ａ〜４ｃの内外間の抵抗１１ａ〜１１ｄを配
線抵抗（第１から第４の配線抵抗、抵抗素子）により実
現するものである。
【００３９】即ち、図１０に示すように、絶縁分離トレ
ンチ４ｂ上には、ポリシリコン等からなる配線抵抗１３
ｂ、１３ｃが形成され、この配線抵抗１３ｃと分離領域
９ｂとの間は、アルミニウム等からなる第１層配線１５
により接続されている。また、この配線抵抗１３ｃと中
間領域９との間も、第１層配線１５により接続されてい
る。また、同様に、配線抵抗１３ｂと分離領域９ｂとの
間は、アルミニウム等からなる第１層配線１５により接
続されている。また、この配線抵抗１３ｂと中間領域９
との間も、第１層配線１５により接続されている。
【００４０】なお、符号１２は、フィールド酸化膜、符
号１４は、酸化シリコン膜等より成る層間絶縁膜を示
す。このフィールド酸化膜１２は、回路領域内に形成さ
れる素子の分離に用いられる。絶縁分離トレンチ４ａ〜
４ｃ上には、このフィールド酸化膜１２を形成せず、分
離領域９ｂ、絶縁分離トレンチ４ｂおよび中間領域９上
に、配線抵抗１３ｂを直接形成してもよい。また、分離
領域９ｃ、絶縁分離トレンチ４ｃおよび中間領域９上
に、配線抵抗１３ｃを直接形成してもよい。
【００４１】このように本実施の形態によれば、直列に
接続された絶縁分離トレンチ内外間の抵抗を配線抵抗に
より実現したので、高性能の抵抗を形成することができ
る。
【００４２】（実施の形態３）図１１は、本発明の実施
の形態３である半導体集積回路装置の要部平面図であ
る。図１２は、図１１のＡ−Ｂ断面図である。
【００４３】図１１および図１２においては、直列に接
続された絶縁分離トレンチ（４ａ〜４ｈ）内外間の抵抗
を半導体領域１ｃ中の拡散抵抗１７ａ〜１７ｄ（抵抗素
子）により実現している。
【００４４】図１１および図１２に示すように、例え
ば、絶縁分離トレンチ４ｆと４ｇ間の分離領域９ｆと、
絶縁分離トレンチ４ｇと４ｈ間の分離領域９ｇとの間
は、アルミニウム等からなる第１層配線１５により接続
されている。また、絶縁分離トレンチ４ｇと４ｈ間の分
離領域９ｇと、回路領域３との間は、アルミニウム等か
らなる第１層配線１５により接続されている。即ち、第
１層配線１５間は、分離領域９ｇ（拡散抵抗１７ｄ）を
介して接続されることとなる。この拡散抵抗１７ｄの大
きさは、分離領域９ｇ（半導体領域１ｃ）の不純物濃
度、分離領域９ｇの幅および長さ、第１層配線１５と分
離領域９ｇとのコンタクト間の距離により制御すること
ができる。
【００４５】なお、他の拡散抵抗１７ａ〜１７ｃも、拡
散抵抗１７ｄと同様の構成である。
【００４６】また、符号１２は、フィールド酸化膜、符
号１４は、酸化シリコン膜等より成る層間絶縁膜であ
る。このフィールド酸化膜１２は、回路領域内に形成さ
れる素子の分離に用いられる。絶縁分離トレンチ４ｇ、
４ｈ上には、このフィールド酸化膜１２を形成せず、分
離領域９ｂ、絶縁分離トレンチ４ｇおよび分離領域９上
に、拡散抵抗１７ｄを接続する配線１５を直接形成して
もよい。また、分離領域９ｇ、絶縁分離トレンチ４ｈお
よび回路領域３上に、拡散抵抗１７ｄを接続する配線１
５を直接形成してもよい。
【００４７】このように本実施の形態によれば、直列に
接続された絶縁分離トレンチ内外間の抵抗を半導体領域
１ｃの拡散抵抗により実現したので、高耐電圧の半導体
集積回路を簡易な構成とすることができる。
【００４８】（実施の形態４）図１３は、本発明の実施
の形態４である半導体集積回路装置の要部斜視図であ
る。図１４は、図１３のＡ−Ｂ断面図である。なお、図
１４中の抵抗１１ａ〜１１ｄは省略されている。
【００４９】本実施の形態においては、図２に示した半
導体集積回路装置の中間領域９と、ＳＯＩ基板１を搭載
するダイパッド２１との間をボンディングワイヤ２３を
用いて接続している（図１３、図１４）。
【００５０】このダイパッド２１は、銅等からなり、ダ
イパッド上のボンディングパッド部２２ｂを介してダイ
パッド２１とボンディングワイヤ２３とが接続される。
また、中間領域９上のボンディングパッド部２２ａを介
して中間領域９とボンディングワイヤ２３とが接続され
る。
【００５１】このように本実施の形態においては、中間
領域９（半導体領域１ｃ）とＳＯＩ基板１を搭載するダ
イパッド２１との間をボンディングワイヤ２３を用いて
接続したので、中間領域９とダイパッド２１と接触して
いるＳＯＩ基板１の支持層１ａとが同電位となる。
【００５２】従って、回路領域２、分離領域９ｂ、中間
領域９、分離領域９ｃおよび回路領域３の他、支持層１
ａも、フローティング状態となることがなく、支持層１
ａに、サージ等の電荷が蓄積することを防止することが
できる。
【００５３】（実施の形態５）図１５は、本発明の実施
の形態５である半導体集積回路装置の要部平面図であ
る。図１６は、図１５のＡ−Ｂ断面図である。図１７
は、図１５のＣ−Ｄ断面図である。
【００５４】本実施の形態においては、図１に示した半
導体集積回路装置の回路領域２と３との間に、容量素子
Ｃが形成されている（図１５）。
【００５５】図１５〜図１７に示すように、この容量素
子Ｃは、層間絶縁膜１４上に形成された下部電極３１
と、この下部電極３１上に形成された酸化シリコン膜等
よりなる容量絶縁膜１６と、容量絶縁膜１６上に形成さ
れた上部電極３２とからなる。
【００５６】また、この容量素子Ｃの下部電極３１と回
路領域２とは、配線３１ａにより接続されている。ま
た、この容量素子Ｃの上部電極３２と回路領域３とは、
配線３２ａにより接続されている。
【００５７】ここで、下部電極３１と配線３１ａとは、
例えば、図１０に示した第１層配線１５等と同じ層で形
成することができる。また、上部電極３２と配線３２ａ
とは、例えば、第１層配線上に層間絶縁膜を介して形成
される第２層配線と同じ層で形成することができる。こ
の場合、層間絶縁膜を容量絶縁膜１６とすることができ
る。
【００５８】この容量素子Ｃを介して、回路領域２上の
素子に伝達された信号が、回路領域３上に形成された素
子に伝送される。また、回路領域３上の素子に伝達され
た信号が、回路領域２上に形成された素子に伝送され
る。このような容量素子Ｃは、容量絶縁膜１６を介して
いるため、上部電極３２と下部電極３１の絶縁状態を保
ちながら電気信号のみを伝送することからアイソレータ
と呼ばれる。
【００５９】なお、この場合、耐電圧は、直列に接続さ
れた絶縁分離トレンチ（４ａ〜４ｈ）および層間絶縁膜
１４のみならず、この容量素子Ｃにも関係する。即ち、
直列に接続された絶縁分離トレンチ（４ａ〜４ｈ）およ
び層間絶縁膜１４による容量と、容量素子Ｃの容量のう
ち低い方の容量で耐電圧が決定される。従って、容量素
子Ｃの設計に際しては、かかる点を考慮しなければなら
ない。
【００６０】このように、本実施の形態おいては、回路
領域２と３との間に容量素子Ｃを形成したので、上部電
極３２と下部電極３１の絶縁状態を保ちながら電気信号
のみを伝送することができる。さらに、本実施の形態に
おいては容量素子Ｃを、ＳＯＩ基板１上に容易に形成す
ることができ、アイソレータと、回路領域２、３上に形
成される回路素子とをワンチップ化することができる。
従って、これら素子を小型化することができる。また、
アイソレータを別部品とする必要がなく、低コスト化を
図ることができる。
【００６１】（実施の形態６）図１８は、本発明の実施
の形態６である半導体集積回路装置の要部平面図であ
る。図１９は、図１８のＡ−Ｂ断面図である。
【００６２】図１８においては、図１６に示した容量素
子Ｃを、半導体領域３３と、半導体領域１ｃ上に形成さ
れたフィールド酸化膜１２、層間絶縁膜１４および酸化
シリコン膜１６からなる容量絶縁膜と、酸化シリコン膜
１６上に形成された上部電極３４とで構成している（図
１９）。ここで、半導体領域３３とは、半導体領域１ｃ
であって絶縁分離トレンチ１８で囲まれた領域をいう。
なお、容量絶縁膜をフィールド酸化膜１２および層間絶
縁膜１４で構成し、層間絶縁膜１４上に上部電極３４お
よび配線３４ａを形成してもよい。
【００６３】この容量素子Ｃの下部電極となる半導体領
域３３と回路領域２とは、配線３３ａにより接続されて
いる。また、この容量素子Ｃの上部電極３４と回路領域
３とは、配線３４ａより接続されている。
【００６４】ここで、下部電極となる半導体領域３３と
接続する配線３３ａは、例えば、図１０に示した第１層
配線１５等と同じ層で形成することができる。また、上
部電極３４と配線３４ａとは、例えば、第１層配線上に
層間絶縁膜を介して形成される第２層配線と同じ層で形
成することができる。
【００６５】この容量素子Ｃを介して、実施の形態５の
場合と同様に、回路領域２上の素子に伝達された信号
が、回路領域３上に形成された素子に伝送される。ま
た、回路領域３上の素子に伝達された信号が、回路領域
２上に形成された素子に伝送される。前記絶縁分離トレ
ンチ１８は、この電気信号が、他の領域や素子へ漏洩す
るのを防止する役割を果たす。
【００６６】（実施の形態７）図２０は、本発明の半導
体集積回路装置の使用態様を示すブロック図である。図
２０に示すように、本発明の半導体集積回路装置７６
は、局側装置７１から伝達される信号を受け、パソコン
等の機器に伝達する。この信号は、局側装置７１から線
路７２を経て、サージ吸収回路７３および平衡回路７４
を経由し、半導体集積回路装置７６に伝送される。な
お、平衡回路７４と半導体集積回路７６との間にはコン
デンサ７５ａおよび電源回路７５が接続されている。
【００６７】例えば、前記線路７２等には、雷サージも
しくは誘導電圧等が印加され、線路電圧が上昇する。
【００６８】ここで、雷サージとは、落雷による電圧上
昇をいい、誘導電圧とは、電話回線と並列に敷設された
電力ケーブル等との電磁気的結合による電圧上昇をい
う。
【００６９】雷サージによる電圧波形は、インパルス状
であり、サージ吸収回路７３等により吸収される。ま
た、誘導電圧の周波数は、５０Ｈｚ／６０Ｈｚの商用周
波数であるため、前記サージ吸収回路７３で吸収するこ
とはできず、半導体集積回路装置７６に印加される恐れ
がある。
【００７０】従って、半導体集積回路装置７６には、前
記誘導電圧に絶え得る耐電圧が要求される。
【００７１】この誘導電圧に絶え得るため、耐電圧規格
が交流１５００Ｖの場合を考える。この場合、耐電圧の
マージン（３００Ｖ程度）を考慮し、さらに、交流電圧
の尖塔値の変動を考慮に入れて、耐電圧の目標を交流３
０００Ｖとする。
【００７２】前述した絶縁分離トレンチの一本当りの耐
電圧を１００Ｖとすると、３０００Ｖの耐電圧を満たす
ためには、絶縁分離トレンチが３０本程度必要となる。
【００７３】図２１は、本発明の実施の形態７である半
導体集積回路装置の要部平面図であり、図２２は、図２
１のＡ−Ｂ断面図である。本実施の形態の半導体集積回
路装置は、回路領域２および３が、それぞれ１７本の絶
縁分離トレンチ４で囲まれている。従って、回路領域２
と３との間は、合計３４本の絶縁分離トレンチ４で分離
される。なお、図２１中には、回路領域２および３をそ
れぞれ囲む６本の絶縁分離トレンチのみを記載し、残り
の絶縁分離トレンチを省略している。
【００７４】また、本実施の形態においては、それぞれ
容量素子Ｃが４個設けられ。これらの容量素子Ｃは、回
路領域２および３上にそれぞれ形成された容量部Ｃａ、
Ｃｂからなる。この容量部Ｃａは、半導体領域３３Ａ
と、半導体領域３３Ａ上に形成されたフィールド酸化膜
１２、層間絶縁膜１４および酸化シリコン膜１６からな
る容量絶縁膜と、酸化シリコン膜１６上に形成された上
部電極３４Ａとからなる。また容量部Ｃｂは、半導体領
域３３Ｂと、半導体領域３３Ｂ上に形成されたフィール
ド酸化膜１２、層間絶縁膜１４および酸化シリコン膜１
６からなる容量絶縁膜と、酸化シリコン膜１６上に形成
された上部電極３４Ｂとからなる。ここで、半導体領域
３３Ａ、３３Ｂとは、半導体領域１ｃであって絶縁分離
トレンチ１８Ａ、１８Ｂでそれぞれ囲まれた領域をい
う。また、上部電極３２Ａと３２Ｂとは、配線部３５で
接続されている。
【００７５】ここで、上部電極３４Ａ、３４Ｂと配線部
３５は、例えば、第１層配線上に層間絶縁膜を介して形
成される第２層配線と同じ層で形成することができる。
【００７６】この容量素子Ｃを介して、実施の形態５の
場合と同様に、回路領域２上の素子に伝達された信号
が、回路領域３上に形成された素子に伝送される。ま
た、回路領域３上の素子に伝達された信号が、回路領域
２上に形成された素子に伝送される。本実施の形態にお
いては、容量素子Ｃは４個形成され、回路領域２から回
路領域３への信号伝送用の容量素子Ｃが２個、回路領域
３から回路領域２への信号伝送用の容量素子Ｃが２個と
なる。回路領域２から回路領域３への信号伝送用の容量
素子Ｃと回路領域３から回路領域２への信号伝送用の容
量素子Ｃとで、１チャンネルを構成するため、本実施の
形態の場合は２チャンネルとなる。
【００７７】また、回路領域２および３の周辺には、ボ
ンディングパッド部２２が形成されている（図２１）。
【００７８】このように、本実施の形態においては、回
路領域２と３との間の絶縁分離トレンチ４を３０本以上
としたので高い耐電圧を得ることができる。また、容量
素子Ｃを回路領域２および３上にそれぞれ形成された容
量部ＣａとＣｂとで構成し、これらの容量部を配線部３
５で接続したので、容量素子Ｃの耐電圧を大きくするこ
とができる。また、本実施の形態においては、耐電圧を
確保するためＳＯＩ基板を構成する絶縁層１ｂも３μｍ
と厚くしている。
【００７９】しかしながら、前述した通り、絶縁分離ト
レンチ４の数を多くしても、絶縁分離トレンチに印加さ
れる電圧に不均一が生じるため、絶縁分離トレンチ数×
１００Ｖ（本実施の形態の場合３４００Ｖ）の耐電圧を
確保できない。
【００８０】実際、本実施の形態の場合の耐電圧は２０
００Ｖ程度となり、１５００Ｖの耐電圧規格は満たすも
のの、目標とする３０００Ｖの耐電圧を得るまでには至
っていない。
【００８１】（実施の形態８）図２３は、本発明の実施
の形態８である半導体集積回路装置の要部平面図であ
る。
【００８２】本実施の形態の半導体集積回路装置は、回
路領域２および３が、それぞれ１７本の絶縁分離トレン
チ４で囲まれている。従って、回路領域２と３との間
は、合計３４本の絶縁分離トレンチ４で分離される。な
お、図２３中には、回路領域２および３をそれぞれ囲む
内側の３本の絶縁分離トレンチのみを記載し、残りの絶
縁分離トレンチを省略している。
【００８３】また、本実施の形態の半導体集積回路装置
は、回路領域２と中間領域９ｂとの間を第１層配線１５
ａおよび配線抵抗１３ａを介して接続している。また、
この配線抵抗１３ａは、絶縁分離トレンチ４ａに沿って
形成されている。ここで、図中の黒丸部２０は、回路領
域２、３、分離領域９ｂ等および中間領域９と第１層配
線１５ａ〜１５ｆもしくは配線抵抗１３ａ〜１３ｆとの
接続部を示す。また、分離領域９ｂと分離領域９ｃとも
同様に配線抵抗１３ｂを介して接続されている。さら
に、分離領域９ｃと分離領域９とも同様に配線抵抗１３
ｃを介して接続されている。
【００８４】また、本実施の形態の半導体集積回路装置
は、回路領域３と分離領域９ｅとの間を第１層配線１５
ａおよび配線抵抗１３ｄを介して接続している。また、
この配線抵抗は、絶縁分離トレンチ４ｄに沿って形成さ
れている。また、分離領域９ｅと分離領域９ｆとも同様
に配線抵抗１３ｅにより接続されている。さらに、分離
領域９ｆと中間領域９とも同様に配線抵抗１３ｆにより
接続されている。
【００８５】なお、他の構成については、実施の形態７
の場合と同様であるためその説明を省略する。
【００８６】このように、本実施の形態によれば、実施
の形態１において詳細に説明した通り、配線抵抗１３ａ
〜１３ｆ等により電圧が分担されるため、絶縁分離トレ
ンチ４ａ〜４ｆ等に印加される電圧を均一化でき、耐電
圧を上昇させることができる。また、本実施の形態にお
いては、回路領域２および３をそれぞれ１７本の絶縁分
離トレンチ４ａ〜４ｆ等で囲み、回路領域２と３との間
を３０本以上（合計３４本）の絶縁分離トレンチ４で分
離したので、３０００Ｖの耐電圧を得ることができる。
【００８７】（実施の形態９）図２４は、本発明の実施
の形態９である半導体集積回路装置の要部平面図であ
る。
【００８８】本実施の形態の半導体集積回路装置は、回
路領域２と３との間が、幅広の絶縁分離トレンチ４で囲
まれている。なお、図２３中には、回路領域２および３
をそれぞれ１本の幅広の絶縁分離トレンチ４で囲んでい
るが、複数本の幅広の絶縁分離トレンチ４で囲んでもよ
い。
【００８９】また、本実施の形態の半導体集積回路装置
は、回路領域２と中間領域９との間を第１層配線１５お
よび配線抵抗１３により接続している。また、この配線
抵抗１３は、絶縁分離トレンチ４に沿って形成されてい
る。ここで、図中の黒丸部２０は、回路領域２、３およ
び中間領域９と第１層配線１５もしくは配線抵抗１３と
の接続部を示す。
【００９０】また、同様に、回路領域３と分離領域９ｂ
との間を配線抵抗１３により接続している。また、この
配線抵抗１３は、絶縁分離トレンチ４に沿って形成され
ている。
【００９１】なお、他の構成については、実施の形態７
の場合と同様であるためその説明を省略する。
【００９２】このように、本実施の形態によれば、回路
領域２と中間領域９との間および回路領域３と中間領域
９との間を配線抵抗１３を介して接続したので、実施の
形態１において詳細に説明した通り、配線抵抗１３によ
り電圧が分担されるため、絶縁分離トレンチに印加され
る電圧を均一化でき、耐電圧を上昇させることができ
る。また、本実施の形態においては、回路領域２および
３を幅広の絶縁分離トレンチ４で囲んだので、耐電圧を
上昇させることができる。さらに、回路領域２および３
を幅広の絶縁分離トレンチ４で囲んだので、中間領域９
が小さくなり、結果として、フローティング状態となり
得る領域が少なくなるため、絶縁分離トレンチに加わる
電圧の均一化が容易になる。
【００９３】（実施の形態１０）図２５は、本発明の実
施の形態１０である半導体集積回路装置の要部平面図で
ある。
【００９４】本実施の形態の半導体集積回路装置は、回
路領域２と３との間が、それぞれ３本の絶縁分離トレン
チ４ａ〜４ｃ、４ｄ〜４ｆで囲まれている。なお、回路
領域２および３を囲む絶縁分離トレンチ４は３本以上で
あってもかまわない。また、前述した通り、１７本の絶
縁分離トレンチで囲んだ場合には、３０００Ｖ以上の耐
電圧を得ることができる。
【００９５】また、本実施の形態の半導体集積回路装置
は、回路領域２と分離領域９ｂとの間を拡散抵抗（抵抗
素子）により接続している。即ち、中間領域９と分離領
域９ｃとの間、分離領域９ｃと分離領域９ｂとの間、分
離領域９ｂと回路領域２との間は、それぞれ第１層配線
１５ｃ、１５ｂ、１５ａにより接続されている。また、
中間領域９と分離領域９ｆとの間、分離領域９ｆと分離
領域９ｅとの間、分離領域９ｅと回路領域３との間は、
それぞれ第１層配線１５ｆ、１５ｅ、１５ｄにより接続
されている。図中の黒丸部２０は、回路領域２、３、分
離領域９ｂ等および中間領域９と第１層配線１５ａ〜１
５ｆとの接続部を示す。
【００９６】また、第１層配線１５ｃ、１５ａは、ＳＯ
Ｉ基板１（略矩形状の回路領域２）の左上コーナー部に
あるのに対し、第１層配線１５ｂは、左下コーナー部に
存在する。従って、略矩形状の回路領域２のほぼ一辺に
対応する長さの分離領域９ｃ、９ｄを拡散抵抗として利
用できる。また、同様に、回路領域３のほぼ一辺に対応
する長さの分離領域９ｆ、９ｅを拡散抵抗として利用で
きる。なお、他の構成については、実施の形態７の場合
と同様であるためその説明を省略する。
【００９７】このように、本実施の形態によれば、回路
領域２と中間領域９との間および回路領域３と中間領域
９との間を拡散抵抗により接続したので、実施の形態１
において詳細に説明した通り、拡散抵抗により電圧が分
担されるため、絶縁分離トレンチに印加される電圧を均
一化でき、耐電圧を上昇させることができる。また、容
易な工程で、拡散抵抗を形成することができる。
【００９８】（実施の形態１１）図２６は、本発明の実
施の形態１１である半導体集積回路装置の要部平面図で
ある。
【００９９】本実施の形態の半導体集積回路装置は、実
施の形態１０の場合と同様、回路領域２と３との間が、
３本の絶縁分離トレンチ４で囲まれている。が、これら
絶縁分離トレンチは、回路領域２もしくは３の外周全域
に渡って形成されておらず、図２６に示すように、ショ
ート領域（接続部）２５ａ〜２５ｆが形成されている。
なお、回路領域２および３を囲む絶縁分離トレンチは３
本以上であってもかまわない。また、前述した通り、１
７本の絶縁分離トレンチで囲んだ場合には、３０００Ｖ
以上の耐電圧を得ることができる。
【０１００】従って、本実施の形態の半導体集積回路装
置は、回路領域２と中間領域９との間を拡散抵抗により
接続することとなる。即ち、中間領域９と分離領域９ｃ
との間、分離領域９ｃと分離領域９ｂとの間、分離領域
９ｂと回路領域２との間は、それぞれショート領域２５
ｃ、２５ｂ、２５ａを介して接続されている。また、中
間領域９と分離領域９ｆとの間、分離領域９ｆと分離領
域９ｅとの間、分離領域９ｅと回路領域３との間は、そ
れぞれショート領域２５ｆ、２５ｅ、２５ｄを介して接
続されている。
【０１０１】また、ショート領域２５ｃ、２５ａは、略
矩形状の回路領域２の短辺中央（図中下部）にあるのに
対し、ショート領域２５ｂは、前記短辺に対向する辺の
中央（図中上部）に存在する。また、ショート領域２５
ｄ、２５ｆは、略矩形状の回路領域３の短辺中央（図中
下部）にあるのに対し、ショート領域２５ｅは、前記短
辺に対向する辺の中央（図中上部）に存在する。
【０１０２】従って、略矩形状の回路領域２の全周のほ
ぼ半分の長さの分離領域９ｃ、９ｄを拡散抵抗として利
用できる。また、回路領域３の全周のほぼ半分の長さの
分離領域９ｅ、９ｆを拡散抵抗として利用できる。な
お、他の構成については、実施の形態７の場合と同様で
あるためその説明を省略する。
【０１０３】このように、本実施の形態によれば、回路
領域２と中間領域９との間および回路領域３と中間領域
９との間を拡散抵抗により接続したので、実施の形態２
において詳細に説明した通り、拡散抵抗により電圧が分
担されるため、絶縁分離トレンチに印加される電圧を均
一化でき、耐電圧を上昇させることができる。また、配
線や、接続部の形成は不要となるため、容易な工程で、
拡散抵抗１７を形成することができる。また、素子の高
集積化およびチップ面積の低減を図ることができる。
【０１０４】（実施の形態１２）図２７は、本発明の実
施の形態１２である半導体集積回路装置の要部平面図で
ある。
【０１０５】本実施の形態の半導体集積回路装置は、回
路領域２、３が、それぞれスパイラル状の絶縁分離トレ
ンチ４で囲まれている。図２７においては、回路領域
２、３のほぼ２．５周分の絶縁分離トレンチがスパイラ
ル状に形成されている。なお、回路領域２および３は
２．５周分以上の絶縁分離トレンチで囲まれていてもか
まわない。また、前述した通り、１７周相当のスパイラ
ル状の絶縁分離トレンチで囲んだ場合には、３０００Ｖ
以上の耐電圧を得ることができる。
【０１０６】従って、本実施の形態の半導体集積回路装
置は、回路領域２と中間領域９との間がスパイラル状の
拡散抵抗（９ｂ）により接続される。
【０１０７】また、回路領域３と中間領域９との間がス
パイラル状の拡散抵抗（９ｃ）により接続される。
【０１０８】従って、略矩形状の回路領域２の全周の２
倍弱の分離領域９ｂを拡散抵抗として利用できる。ま
た、略矩形状の回路領域２の全周の２倍弱の分離領域９
ｃを拡散抵抗として利用できる。なお、他の構成につい
ては、実施の形態７の場合と同様であるためその説明を
省略する。
【０１０９】このように、本実施の形態によれば、回路
領域２と中間領域９との間および回路領域３と中間領域
９との間を拡散抵抗により接続したので、実施の形態２
において詳細に説明した通り、拡散抵抗により電圧が分
担されるため、絶縁分離トレンチに印加される電圧を均
一化でき、耐電圧を上昇させることができる。また、配
線や、接続部の形成は不要となるため、容易な工程で、
拡散抵抗を形成することができ、また、素子の高集積化
およびチップ面積の低減を図ることができる。さらに、
拡散抵抗をスパイラル状としたので、拡散抵抗を容易に
大きくすることができる。
【０１１０】（実施の形態１３）図２８は、本発明の実
施の形態１３である半導体集積回路装置の要部平面図で
ある。
【０１１１】本実施の形態の半導体集積回路装置は、実
施の形態１２の場合と同様に、回路領域２と３との間
が、スパイラル状の絶縁分離トレンチ４で囲まれてお
り、さらに、中間領域９上にボンディングパッド部２２
ｂが形成されている。このボンディングパッド部２２ｂ
は、実施の形態４の場合と同様に、ＳＯＩ基板１が搭載
されるダイパッドと接続される。なお、他の構成につい
ては、実施の形態７の場合と同様であるためその説明を
省略する。
【０１１２】このように、本実施の形態によれば、実施
の形態１２で説明した効果に加え、中間領域９とダイパ
ッドとが接続されるため、実施の形態４の場合と同様
に、回路領域２、分離領域９ｂ、中間領域９、分離領域
９ｃおよび回路領域３の他、ＳＯＩ基板１中の支持層１
ａも、フローティング状態となることがなく、支持層１
ａに、サージ等の電荷が蓄積することを防止することが
できる。
【０１１３】（実施の形態１４）実施の形態１〜１３
を、例えば、通信回線と端末装置との間に接続されるモ
デム回路に用いれば、通信回線と端末装置との間を絶縁
分離しながら、信号の伝送をすることができる。このモ
デム回路は、通信回線と端末装置との間で伝送される信
号を変復調する。また、実施の形態１〜１３を、医療用
の計測機器に用いれば、機器中のセンサ部と信号処理部
との間を絶縁分離しながら、信号の伝送をすることがで
きる。
【０１１４】図２９は、実施の形態１〜１３の半導体集
積回路装置をモデム用アナログフロントエンド（Analog
Front End）ＬＳＩに適用した場合の半導体集積回路装
置の要部平面図である。
【０１１５】この場合、電話回線に接続される回路領域
２には、フィルタ回路やアンプ回路を有するフィルタア
ンプ回路４１ａ、４１ｂ、Ａ／Ｄ（Digital to Analo
g）コンバータ回路４２およびＤ／Ａ（Analog to Digit
al）コンバータ回路４３が形成されている。
【０１１６】また、パソコン等の端末回路に接続される
回路領域３には、デジタルフィルタ回路やＤＳＰ（Digi
tal Signal Processor）回路４４が形成されている。
【０１１７】また、回路領域２と３との間には、アイソ
レータ４５ａ〜４５ｄが形成されている。これらのアイ
ソレータ４５ａ〜４５ｄは、容量素子と送信アンプおよ
び受信アンプとで構成される。このような構成のアイソ
レータは、製造が容易で、低コスト化を図ることができ
る。
【０１１８】なお、回路領域２および３は、絶縁分離ト
レンチ４ａ〜４ｄで囲まれており、これら絶縁分離トレ
ンチの構成について実施の形態１〜１３を適用すること
が可能である。
【０１１９】このように本実施の形態においては、回路
領域２および３上に、Ａ／Ｄコンバータ回路４２、Ｄ／
Ａコンバータ回路４３およびＤＳＰ（Digital Signal P
rocessor）回路４４等の信号の伝送に必要な回路を形成
したので、通信装置の小型化（ワンチップ化）を図るこ
とができる。
【０１２０】なお、本実施の形態においては、本発明を
モデム用のＬＳＩに適用したが、パーソナルコンピュー
タなどの端末装置内に適用することもできる。この場
合、論理演算回路などの端末装置内の内部回路と通信回
線との間を絶縁分離しつつ信号を伝送することができ
る。
【０１２１】（実施の形態１５）実施の形態１４におい
ては、ＳＯＩ基板１上に、Ａ／Ｄコンバータ回路４２、
Ｄ／Ａコンバータ回路４３およびＤＳＰ回路４４等の信
号の伝送に必要な回路を形成したが、図３０に示すよう
に、アイソレータ４５ａ〜４５ｄのみを形成してもよ
い。
【０１２２】このように本実施の形態においては、複数
のアイソレータ４５ａ〜４５ｄを同一のＳＯＩ基板１上
に形成することができるので、例えば、フォトダイオー
ド等を用いたアイソレータのようにアイソレータを別部
品として形成する場合と比較して、高集積化や低コスト
化を図ることができる。また、装置の部品点数の削減お
よび装置の小型化を図ることができる。
【０１２３】（実施の形態１６）次に、実施の形態１〜
１３までの半導体集積回路装置の製造方法について説明
する。なお、これらの製造方法は、類似しているため、
図１０（実施の形態２）および図２４（実施の形態９）
で示した半導体集積回路装置の製造方法について説明
し、その他の半導体集積回路装置の製造方法については
その説明を省略する。
【０１２４】図３１および図３２は、実施の形態２で説
明した図１０の半導体集積回路装置の製造方法を示す基
板の要部断面図である。
【０１２５】図３１（ａ）に示すように、支持層１ａ、
絶縁層１ｂおよび単結晶シリコン等の半導体領域１ｃよ
りなるＳＯＩ基板１上に窒化シリコン膜（図示せず）を
堆積し、この窒化シリコン膜をパターニングする。その
後、この窒化シリコン膜をマスクに、半導体領域１ｃを
熱酸化することによりフィールド酸化膜１２を形成す
る。
【０１２６】次いで、図３１（ｂ）に示すように、フィ
ールド酸化膜１２上に形成されたレジスト膜（図示せ
ず）をマスクにフィールド酸化膜１２および半導体領域
１ｃを異方的にエッチングすることにより、絶縁層１ｂ
まで到達する分離溝５１を形成する。
【０１２７】次いで、図３１（ｃ）に示すように、分離
溝内５１を含む半導体領域１ｃ上に酸化シリコン膜４を
堆積する。この際、酸化シリコン膜４が分離溝内に充分
充填される程度の膜厚の酸化シリコン膜を堆積する。そ
の後、酸化シリコン膜４の表面をフィールド酸化膜１２
の表面が露出するまで機械化学的研磨法（ＣＭＰ： Che
mical Mechanical Polishing）等により研磨もしくは、
エッチングする。
【０１２８】これまでの工程で、分離溝内に酸化シリコ
ン膜が埋め込まれ、絶縁分離トレンチ４ｂ、４ｃが完成
する。
【０１２９】次いで、図３２（ａ）に示すように、ＳＯ
Ｉ基板１上に多結晶シリコン等の半導体膜を堆積した
後、パターニングすることにより、絶縁分離トレンチ４
ｂ、４ｃ上に配線抵抗１３ｂ、１３ｃを形成する。次
に、酸化シリコン膜等の絶縁膜を堆積することによって
層間絶縁膜１４を形成する。
【０１３０】次いで、図３２（ｂ）に示すように、配線
抵抗１３ｂ、１３ｃ、分離領域９ｂ、９ｃおよび中間領
域上にコンタクトホールを形成する。次に、ＳＯＩ基板
１上にアルミニウム等の導電性膜を堆積し、パターニン
グすることによって、配線抵抗１３ｂ、１３ｃと分離領
域９ｂ、９ｃとを接続する第１層配線１５および配線抵
抗１３ｂ、１３ｃと中間領域９とを接続する第１層配線
１５を形成する。
【０１３１】次に、図２４（実施の形態９）に示した幅
広の絶縁分離トレンチを有する半導体集積回路装置の製
造について説明する。
【０１３２】図３３および図３４は、実施の形態９で説
明した図２４の半導体集積回路装置の製造方法を示す基
板の要部断面図である。図３３および図３４は、図２４
のＡ−ＢおよびＣ−Ｄ断面図と対応する。
【０１３３】図３３（ａ）に示すように、支持層１ａ、
絶縁層１ｂおよび単結晶シリコン等の半導体領域１ｃよ
りなるＳＯＩ基板１上に形成されたレジスト膜（図示せ
ず）を半導体領域１ｃを異方的にエッチングすることに
より、絶縁層１ｂまで到達する幅広分離溝６１を形成す
る。
【０１３４】次いで、図３３（ｂ）に示すように、幅広
分離溝６１内を含む半導体領域１ｃ上に酸化シリコン膜
６２を堆積する。この際、酸化シリコン膜６２が幅広分
離溝６１内に充分充填されるよう酸化シリコン膜６２を
堆積する。その後、幅広分離溝６１上にのみＣＭＰスト
ッパ膜６３を形成する。このＣＭＰストッパ膜６３は、
幅広分離溝６１内の酸化シリコン膜６２が、ＳＯＩ基板
１表面より深く研磨されるのを防止する役割を果たす。
【０１３５】次いで、図３３（ｃ）に示すように、酸化
シリコン膜６２を、ＳＯＩ基板１表面が露出するまでＣ
ＭＰ法により研磨した後、ＣＭＰストッパ膜６３を除去
する。
【０１３６】次いで、図３４（ａ）に示すように、ＳＯ
Ｉ基板１上に多結晶シリコン等の半導体膜を堆積した
後、パターニングすることにより、幅広絶縁分離トレン
チ４上に配線抵抗１３を形成する。
【０１３７】次いで、図３４（ｂ）に示すように、酸化
シリコン膜等の絶縁膜を堆積することによって層間絶縁
膜１４を形成する。次いで、配線抵抗１３、回路領域
２、３および中間領域９上にコンタクトホールを形成す
る。次に、ＳＯＩ基板１上にアルミニウム等の導電性膜
を堆積し、パターニングすることによって、配線抵抗１
３と回路領域２、３とを接続する第１層配線１５および
配線抵抗１３と中間領域９とを接続する第１層配線１５
を形成する。
【０１３８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１３９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１４０】本発明の半導体集積回路装置においては、
ＳＯＩ基板主表面の第１の回路領域と前記第１および第
２の絶縁分離トレンチとで区画される第１の分離領域と
を配線抵抗もしくはＳＯＩ基板中の拡散抵抗で接続し、
第１の分離領域と前記第２および第４の絶縁分離トレン
チとの間に延在する中間領域とを配線抵抗もしくはＳＯ
Ｉ基板中の拡散抵抗で接続し、また、ＳＯＩ基板主表面
の第２の回路領域と前記第３および第４の絶縁分離トレ
ンチとで区画される第２の分離領域とを配線抵抗もしく
はＳＯＩ基板中の拡散抵抗で接続し、第２の分離領域と
中間領域とを配線抵抗もしくはＳＯＩ基板中の拡散抵抗
で接続したので、配線抵抗もしくは拡散抵抗により電圧
が分担されるため、絶縁分離トレンチに印加される電圧
を均一化でき、回路領域２、３の耐電圧を上げることが
できる。
【０１４１】また、前記第１および第２の回路領域を幅
広の絶縁分離トレンチで囲んだので回路領域２、３の耐
電圧を上げることができる。
【０１４２】また、前記第１および第２の回路領域を容
量素子Ｃを介して接続したので、第１の回路領域と第２
の回路領域との絶縁状態を保ちながら電気信号のみを伝
送することができる。
【０１４３】また、本発明の半導体集積回路装置の製造
方法においては、ＳＯＩ基板を構成する半導体領域を絶
縁層が露出するまでエッチングすることにより、半導体
領域上の第１および第２の回路領域を囲む分離溝を形成
し、この分離溝内に酸化シリコン膜埋め込むことにより
絶縁分離トレンチを形成し、絶縁分離トレンチ上に配線
抵抗を形成し、さらに、この配線抵抗を介し、第１の回
路領域および第２の回路領域を接続する配線を形成した
ので、高耐電圧の半導体集積回路装置を形成することが
できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置を示す基板の要部平面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置を示す基板の要部断面図である。
【図３】本発明の効果を示すための基板の要部平面図で
ある。
【図４】本発明の効果を示すための基板の要部断面図で
ある。
【図５】本発明の効果を示すための基板の要部断面図で
ある。
【図６】絶縁分離トレンチに印加される電圧を示すグラ
フである。
【図７】本発明の効果を示すための絶縁分離トレンチ数
と耐電圧との関係を示すグラフである。
【図８】本発明の抵抗と絶縁分離トレンチに印加される
最大電圧との関係を示すグラフである。
【図９】本発明の抵抗とリーク電流との関係を示すグラ
フである。
【図１０】本発明の実施の形態２である半導体集積回路
装置を示す基板の要部断面図である。
【図１１】本発明の実施の形態３である半導体集積回路
装置を示す基板の要部平面図である。
【図１２】本発明の実施の形態３である半導体集積回路
装置を示す基板の要部断面図である。
【図１３】本発明の実施の形態４である半導体集積回路
装置の斜視図である。
【図１４】本発明の実施の形態４である半導体集積回路
装置を示す基板の要部断面図である。
【図１５】本発明の実施の形態５である半導体集積回路
装置を示す基板の要部平面図である。
【図１６】本発明の実施の形態５である半導体集積回路
装置を示す基板の要部断面図である。
【図１７】本発明の実施の形態５である半導体集積回路
装置を示す基板の要部断面図である。
【図１８】本発明の実施の形態６である半導体集積回路
装置を示す基板の要部平面図である。
【図１９】本発明の実施の形態６である半導体集積回路
装置を示す基板の要部断面図である。
【図２０】本発明の半導体集積回路装置の使用態様を示
すブロック図である。
【図２１】本発明の実施の形態７である半導体集積回路
装置を示す基板の要部平面図である。
【図２２】本発明の実施の形態７である半導体集積回路
装置を示す基板の要部断面図である。
【図２３】本発明の実施の形態８である半導体集積回路
装置を示す基板の要部平面図である。
【図２４】本発明の実施の形態９である半導体集積回路
装置を示す基板の要部平面図である。
【図２５】本発明の実施の形態１０である半導体集積回
路装置を示す基板の要部平面図である。
【図２６】本発明の実施の形態１１である半導体集積回
路装置を示す基板の要部平面図である。
【図２７】本発明の実施の形態１２である半導体集積回
路装置を示す基板の要部平面図である。
【図２８】本発明の実施の形態１３である半導体集積回
路装置を示す基板の要部平面図である。
【図２９】本発明の実施の形態１４である半導体集積回
路装置を示す基板の要部平面図である。
【図３０】本発明の実施の形態１５である半導体集積回
路装置を示す基板の要部平面図である。
【図３１】本発明の半導体集積回路装置の製造方法を示
す基板の要部断面図である。
【図３２】本発明の半導体集積回路装置の製造方法を示
す基板の要部断面図である。
【図３３】本発明の半導体集積回路装置の製造方法を示
す基板の要部断面図である。
【図３４】本発明の半導体集積回路装置の製造方法を示
す基板の要部断面図である。
【符号の説明】
１ ＳＯＩ基板 １ａ 支持層 １ｂ 絶縁層 １ｃ 半導体領域 ２ 回路領域 ３ 回路領域 ４、４ａ〜４ｈ 絶縁分離トレンチ ９ 中間領域 ９ｂ〜９ｄ、９ｅ〜９ｇ 分離領域 １１ａ〜１１ｄ 抵抗 １２ フィールド酸化膜 １３、１３ａ〜１３ｆ 配線抵抗 １４ 層間絶縁膜 １５、１５ａ〜１５ｆ 第１層配線 １６ 酸化シリコン膜 １７、１７ａ〜１７ｄ 拡散抵抗 １８、１８Ａ、１８Ｂ 絶縁分離トレンチ ２０ 接続部 ２１ ダイパッド ２２、２２ａ、２２ｂ ボンディングパッド部 ２３ ボンディングワイヤ ２５ａ〜２５ｆ ショート領域 ３１ 下部電極 ３１ａ 配線 ３２ 上部電極 ３２Ａ、３２Ｂ 上部電極 ３２ａ 配線 ３３、３３Ａ、３３Ｂ 半導体領域 ３３ａ 配線 ３４、３４Ａ、３４Ｂ 上部電極 ３４ａ 配線 ３５ 配線部 ４１ａ、４１ｂ フィルタアンプ回路 ４２ Ａ／Ｄコンバータ回路 ４３ Ｄ／Ａコンバータ回路 ４４ デジタルフィルタ回路およびＤＳＰ回路 ４５ａ〜４５ｄ アイソレータ ５１ 分離溝 ６１ 幅広分離溝 ６２ 酸化シリコン膜 ６３ ＣＭＰストッパ膜 ７１ 局側装置 ７２ 線路 ７３ サージ吸収回路 ７４ 平衡回路 ７５ 電源回路 ７５ａ コンデンサ ７６ 半導体集積回路装置 Ｃ 容量素子 Ｃａ 容量部 Ｃｂ 容量部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 21/76 Ｌ Ｚ (72)発明者 武内 勇介 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 湯山 芳章 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 田辺 慎一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 酒井 弘毅 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 根本 峰弘 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 行武 正剛 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小嶋 康行 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 渡辺 篤雄 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 堀内 光明 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F032 AA01 AA35 AA44 AA77 BA01 BA08 BB03 CA07 CA24 DA25 DA33 DA78 5F038 AR27 BH02 BH09 BH15 EZ06 EZ12 EZ14 EZ15 EZ20

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 支持層と、前記支持層上に形成された絶
    縁層と、前記絶縁像上に形成された半導体領域とからな
    るＳＯＩ基板の主表面に第１および第２の回路領域を有
    する半導体集積回路装置であって、 （ａ）前記第１の回路領域を囲み、前記絶縁層まで到達
    する第１の絶縁分離トレンチと、前記第１の絶縁分離ト
    レンチを囲み、前記絶縁層まで到達する第２の絶縁分離
    トレンチと、 （ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達
    する第３の絶縁分離トレンチと、前記第３の絶縁分離ト
    レンチを囲み、前記絶縁層まで到達する第４の絶縁分離
    トレンチと、 （ｃ）前記第２と第４の絶縁分離トレンチとの間に延在
    する中間領域と、 （ｄ）前記第１の回路領域と前記第１と第２の絶縁分離
    トレンチとで区画される第１の分離領域とを接続する第
    １の配線抵抗と、前記第１の分離領域と中間領域とを接
    続する第２の配線抵抗と、 （ｅ）前記第２の回路領域と前記第３と第４の絶縁分離
    トレンチとで区画される第２の分離領域とを接続する第
    ３の配線抵抗と、第２の分離領域と中間領域とを接続す
    る第４の配線抵抗と、 を有することを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記第１〜第４の配線抵抗の抵抗値は、
    ４×１０6〜４×１０7Ωであることを特徴とする請求項
    １記載の半導体集積回路装置。
  3. 【請求項３】 前記第１および第２の回路領域を囲む絶
    縁分離トレンチは、それぞれ１５本以上であることを特
    徴とする請求項１記載の半導体集積回路装置。
  4. 【請求項４】 前記第１および第２の配線抵抗は、前記
    第1の絶縁分離トレンチに沿って形成され、前記第３お
    よび第４の配線抵抗は、前記第３の絶縁分離トレンチに
    沿って形成されていることを特徴とする請求項１記載の
    半導体集積回路装置。
  5. 【請求項５】 前記第１および第２の回路領域は、略矩
    形状の領域であって 、前記第１および第２の配線抵抗は、前記略矩形形状の
    長辺に沿って形成され、前記第３および第４の配線抵抗
    は、前記略矩形形状の長辺に沿って形成されていること
    を特徴とする請求項１記載の半導体集積回路装置。
  6. 【請求項６】 前記ＳＯＩ基板は、ダイパッド上に搭載
    され、前記中間領域は、前記ダイパッドに電気的に接続
    されていることを特徴とする請求項１記載の半導体集積
    回路装置。
  7. 【請求項７】 前記第１および第２の回路領域は、容量
    素子を介して互いに接続されていることを特徴とする請
    求項１記載の半導体集積回路装置。
  8. 【請求項８】 前記容量素子は、前記中間領域上に形成
    されていることを特徴とする請求項７記載の半導体集積
    回路装置。
  9. 【請求項９】 前記容量素子は、前記中間領域と中間領
    域上に形成された絶縁膜と、前記絶縁膜上に形成された
    上部電極とからなることを特徴とする請求項７記載の半
    導体集積回路装置。
  10. 【請求項１０】 前記容量素子は、前記中間領域上に形
    成された下部電極と、前記下部電極上に形成された絶縁
    膜と、前記絶縁膜上に形成された上部電極とからなるこ
    とを特徴とする請求項７記載の半導体集積回路装置。
  11. 【請求項１１】 前記容量素子は、前記第１の回路領域
    から第２の回路領域、もしくは第２の回路領域から第１
    の回路領域への信号伝送を行うアイソレータ回路を構成
    することを特徴とする請求項７記載の半導体集積回路装
    置。
  12. 【請求項１２】 前記第１および第２の回路領域は、容
    量素子からなるアイソレータを介して接続され、 前記第１の回路領域には、アンプ回路、フィルタ回路、
    Ａ／Ｄ変換回路およびＤ／Ａ変換回路が形成され、 前記第２の回路領域には、デジタルフィルタ回路および
    ＤＳＰ回路が形成されていることを特徴とする請求項１
    記載の半導体集積回路装置。
  13. 【請求項１３】 支持層と、前記支持層上に形成された
    絶縁層と、前記絶縁像上に形成された半導体領域とから
    なるＳＯＩ基板の主表面に第１および第２の回路領域を
    有する半導体集積回路装置であって、 （ａ）前記第１の回路領域を囲み、前記絶縁層まで到達
    する第１の幅広絶縁分離トレンチと、 （ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達
    する第２の幅広絶縁分離トレンチと、 （ｃ）前記第１と第２の幅広絶縁分離トレンチとの間に
    延在する中間領域と、 （ｄ）前記第１の回路領域と中間領域とを接続する第１
    の配線抵抗と、 （ｅ）前記第２の回路領域と中間領域とを接続する第２
    の配線抵抗と、 を有することを特徴とする半導体集積回路装置。
  14. 【請求項１４】 前記第１および第２の幅広絶縁分離ト
    レンチの幅は、０．４μｍ以上であることを特徴とする
    請求項１３記載の半導体集積回路装置。
  15. 【請求項１５】 前記第１の配線抵抗は、前記第1の幅
    広絶縁分離トレンチに沿って形成され、前記第２の配線
    抵抗は、前記第２の幅広絶縁分離トレンチに沿って形成
    されていることを特徴とする請求項１３記載の半導体集
    積回路装置。
  16. 【請求項１６】 支持層と、前記支持層上に形成された
    絶縁層と、前記絶縁像上に形成された半導体領域とから
    なるＳＯＩ基板の主表面に第１および第２の回路領域を
    有する半導体集積回路装置であって、 （ａ）前記第１の回路領域を囲み、前記絶縁層まで到達
    する第１の絶縁分離トレンチと、前記第１の絶縁分離ト
    レンチを囲み、前記絶縁層まで到達する第２の絶縁分離
    トレンチと、 （ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達
    する第３の絶縁分離トレンチと、前記第３の絶縁分離ト
    レンチを囲み、前記絶縁層まで到達する第４の絶縁分離
    トレンチと、 （ｃ）前記第２と第４の絶縁分離トレンチとの間に延在
    する中間領域と、 （ｄ）前記第１の回路領域と前記第１と第２の絶縁分離
    トレンチとで区画される第１の分離領域とを接続する第
    １の配線と、前記第１の分離領域と中間領域とを接続す
    る第２の配線と、 （ｅ）前記第２の回路領域と前記第３と第４の絶縁分離
    トレンチとで区画される第２の分離領域とを接続する第
    ３の配線と、第２の分離領域と中間領域とを接続する第
    ４の配線と、 を有することを特徴とする半導体集積回路装置。
  17. 【請求項１７】 前記第１と第２の配線との間に接続さ
    れ、前記第１の回路領域と前記第１と第２の絶縁分離ト
    レンチとで区画される第１の分離領域の拡散抵抗、 および前記第３と第４の配線との間に接続され、前記第
    ２の回路領域と前記第３と第４の絶縁分離トレンチとで
    区画される第２の分離領域の拡散抵抗の抵抗値は、 ４×１０6〜４×１０7Ωであることを特徴とする請求項
    ７記載の半導体集積回路装置。
  18. 【請求項１８】 前記第１および第２の回路領域は、略
    矩形状の領域であって、 前記第１の配線は、前記第１の回路領域の略矩形形状の
    長辺の一端近傍に形成され、 前記第２の配線は、前記第１の回路領域の略矩形形状の
    長辺の他端近傍に形成され、 前記第３の配線は、前記第２の回路領域の略矩形形状の
    長辺の一端近傍に形成され、 前記第４の配線は、前記第２の回路領域の略矩形形状の
    長辺の他端近傍に形成されていることを特徴とする請求
    項１６記載の半導体集積回路装置。
  19. 【請求項１９】 前記ＳＯＩ基板は、ダイパッド上に搭
    載され、前記中間領域は、前記ダイパッドに電気的に接
    続されていることを特徴とする請求項１６記載の半導体
    集積回路装置。
  20. 【請求項２０】 前記第１および第２の回路領域は、容
    量素子を介して互いに接続されていることを特徴とする
    請求項１６記載の半導体集積回路装置。
  21. 【請求項２１】 前記容量素子は、前記中間領域上に形
    成されていることを特徴とする請求項２０記載の半導体
    集積回路装置。
  22. 【請求項２２】 前記容量素子は、前記中間領域と中間
    領域上に形成された絶縁膜と、前記絶縁膜上に形成され
    た上部電極とからなることを特徴とする請求項２０記載
    の半導体集積回路装置。
  23. 【請求項２３】 前記容量素子は、前記中間領域上に形
    成された下部電極と、前記下部電極上に形成された絶縁
    膜と、前記絶縁膜上に形成された上部電極とからなるこ
    とを特徴とする請求項２０記載の半導体集積回路装置。
  24. 【請求項２４】 前記容量素子は、前記第１の回路領域
    から第２の回路、もしくは第２の回路領域から第１の回
    路領域への信号伝送を行うアイソレータ回路を構成する
    ことを特徴とする請求項１６記載の半導体集積回路装
    置。
  25. 【請求項２５】 前記第１および第２の回路領域は、容
    量素子からなるアイソレータを介して接続され、 前記第１の回路領域には、アンプ回路、フィルタ回路、
    Ａ／Ｄ変換回路およびＤ／Ａ変換回路が形成され、 前記第２の回路領域には、デジタルフィルタ回路および
    ＤＳＰ回路が形成されていることを特徴とする請求項１
    ６記載の半導体集積回路装置。
  26. 【請求項２６】 支持層と、前記支持層上に形成され
    た絶縁層と、前記絶縁像上に形成された半導体領域とか
    らなるＳＯＩ基板の主表面に第１および第２の回路領域
    を有する半導体集積回路装置であって、 （ａ）前記第１の回路領域を囲み、前記絶縁層まで到達
    する第１の絶縁分離トレンチと、前記第１の絶縁分離ト
    レンチを囲み、前記絶縁層まで到達する第２の絶縁分離
    トレンチと、 （ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達
    する第３の絶縁分離トレンチと、前記第３の絶縁分離ト
    レンチを囲み、前記絶縁層まで到達する第４の絶縁分離
    トレンチと、 （ｃ）前記第２と第４の絶縁分離トレンチとの間に延在
    する中間領域と、 （ｄ）前記第１の回路領域と前記第１と第２の絶縁分離
    トレンチとで区画される第１の分離領域とを接続する第
    １の接続部と、前記第１の分離領域と中間領域とを接続
    する第２の接続部と、 （ｅ）前記第２の回路領域と前記第３と第４の絶縁分離
    トレンチとで区画される第２の分離領域とを接続する第
    ３の接続部と、第２の分離領域と中間領域とを接続する
    第４の接続部と、 を有することを特徴とする半導体集積回路装置。
  27. 【請求項２７】 前記第１のおよび第２の接続部は、そ
    れぞれ前記第１および第２の絶縁分離トレンチが形成さ
    れていないショート領域により構成され、 前記第３のおよび第４の接続部は、それぞれ前記第３お
    よび第４の絶縁分離トレンチが形成されていないショー
    ト領域により構成されていることを特徴とする請求項２
    ６記載の半導体集積回路装置。
  28. 【請求項２８】 支持層と、前記支持層上に形成された
    絶縁層と、前記絶縁像上に形成された半導体領域とから
    なるＳＯＩ基板の主表面に第１および第２の回路領域を
    有する半導体集積回路装置であって、 （ａ）前記第１の回路領域をスパイラル状に囲み、前記
    絶縁層まで到達する第１の絶縁分離トレンチと、 （ｂ）前記第２の回路領域をスパイラル状に囲み、前記
    絶縁層まで到達する第２の絶縁分離トレンチと、 を有することを特徴とする半導体集積回路装置。
  29. 【請求項２９】 支持層と、前記支持層上に形成された
    絶縁層と、前記絶縁像上に形成された半導体領域とから
    なるＳＯＩ基板の主表面に第１および第２の回路領域を
    有する半導体集積回路装置であって、 （ａ）前記第１の回路領域を囲み、前記絶縁層まで到達
    する複数の絶縁分離トレンチと、 （ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達
    する複数の絶縁分離トレンチと、 （ｃ）前記第１の回路領域を囲む複数の絶縁分離トレン
    チのうち最外絶縁分離トレンチと前記第２の回路領域を
    囲む複数の絶縁分離トレンチのうち最外絶縁分離トレン
    チとの間に延在する中間領域と、 （ｄ）前記第１の回路領域と中間領域との間に、前記複
    数の絶縁分離トレンチと並列に接続された抵抗素子と、 （ｅ）前記第２の回路領域と中間領域との間に、前記複
    数の絶縁分離トレンチと並列に接続された抵抗素子と、 を有することを特徴とする半導体集積回路装置。
  30. 【請求項３０】 （ａ）支持層と、前記支持層上に形成
    された絶縁層と、前記絶縁膜上に形成された半導体領域
    とからなるＳＯＩ基板を準備する工程と、 （ｂ）前記半導体領域を前記絶縁層が露出するまでエッ
    チングすることにより、半導体領域上の第１の回路領域
    を囲む第１の分離溝および前記第１の分離溝を囲む第２
    の分離溝と、第２の回路領域を囲む第３の分離溝および
    前記第３の分離溝を囲む第４の分離溝とを形成する工程
    と、 （ｃ）前記第１から第４の分離溝内を含む前記半導体領
    域上に酸化シリコン膜を堆積する工程と、 （ｄ）前記第１から第４の分離溝外部の酸化シリコン膜
    を除去することにより、前記第１から第４の分離溝内に
    埋め込まれた酸化シリコン膜よりなる第１から第４の絶
    縁分離トレンチを形成する工程と、 （ｅ）前記半導体領域上に半導体層を堆積し、パターニ
    ングすることにより、第１から第４の絶縁分離トレンチ
    上に第1から第４の配線抵抗を形成する工程と、 （ｆ）前記第1から第４の配線抵抗上に、層間絶縁膜を
    形成する工程と、 （ｇ）前記層間絶縁膜上に導電性膜を堆積し、パターニ
    ングすることにより前記第1から第４の配線抵抗を介
    し、前記第１の回路領域もしくは第２の回路領域と前記
    第２と第４の絶縁分離トレンチとの間の中間領域とを接
    続する配線を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  31. 【請求項３１】 （ａ）支持層と、前記支持層上に形成
    された絶縁層と、前記絶縁膜上に形成された半導体領域
    とからなるＳＯＩ基板を準備する工程と、 （ｂ）前記半導体領域を前記絶縁層が露出するまでエッ
    チングすることにより、半導体領域上の第１の回路領域
    を囲む第１の分離溝および第２の回路領域を囲む第２の
    分離溝とを形成する工程と、 （ｃ）前記第１および第２の分離溝内を含む前記半導体
    領域上に酸化シリコン膜を堆積する工程と、 （ｄ）前記第１および第２の分離溝上の酸化シリコン膜
    上にストッパ膜を形成する工程と、 （ｅ）前記第１および第２の分離溝外部の酸化シリコン
    膜を除去することにより、前記第１および第２の分離溝
    内に埋め込まれた酸化シリコン膜よりなる第１および第
    ２の絶縁分離トレンチを形成する工程と、 （ｆ）前記半導体領域上に半導体層を堆積し、パターニ
    ングすることにより、第１および第２の絶縁分離トレン
    チ上に第1および第２の配線抵抗を形成する工程と、 （ｇ）前記第1および第２の配線抵抗上に、層間絶縁膜
    を形成する工程と、 （ｈ）前記層間絶縁膜上に導電性膜を堆積し、パターニ
    ングすることにより前記第1および第２の配線抵抗を介
    し、前記第１の回路領域もしくは第２の回路領域と前記
    第１と第２の絶縁分離トレンチとの間の中間領域とを接
    続する配線を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
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