CN117219610A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，半导体结构包括：基底；线圈结构，位于所述基底上，所述线圈结构包括沿纵向堆叠的多个线圈层，多个所述线圈层相互电连接，每个所述线圈层均包括多个同心环绕的线圈，且每个所述线圈层的线圈与沿纵向相邻的线圈正对设置；沟槽，位于水平方向相邻的所述线圈之间，所述沟槽穿过多个所述线圈层，所述沟槽的侧壁和底部围成位于相邻所述线圈之间的空气间隙。本发明有利于提高半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在集成电路(IC)中，例如在CMOS射频集成电路(RFIC)中，感应器件是一种重要的电学器件，其性能参数直接影响了集成电路的性能。集成电路中的感应器件大多为平面电感，例如平面螺旋电感。与传统的线绕电感相比，平面电感具有成本低、易于集成、噪声小和功耗低等优点，且平面电感与现有集成电路工艺的兼容性较高。
衡量感应器件性能好坏的一个重要指标是品质因数(Q)，品质因数越高，表征感应器件的性能越好。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高器件的品质因数。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；线圈结构，位于所述基底上，所述线圈结构包括沿纵向堆叠的多个线圈层，多个所述线圈层相互电连接，每个所述线圈层均包括多个同心环绕的线圈，且每个所述线圈层的线圈与沿纵向相邻的线圈正对设置；沟槽，位于水平方向相邻的所述线圈之间，所述沟槽穿过多个所述线圈层，所述沟槽的侧壁和底部围成位于相邻所述线圈之间的空气间隙。
相应的，本发明还提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成介质层、以及位于所述介质层中的线圈结构，所述线圈结构包括沿纵向堆叠的多个线圈层，多个所述线圈层相互电连接，每个所述线圈层均包括多个同心环绕的线圈，每个所述线圈层的线圈与沿纵向相邻的线圈正对设置，所述介质层露出最顶层的所述线圈层；刻蚀水平方向相邻的所述线圈之间的介质层，形成位于所述介质层中的沟槽，所述沟槽穿过多个所述线圈层，所述沟槽的侧壁和底部围成位于相邻所述线圈之间的空气间隙。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，沟槽位于水平方向相邻的所述线圈之间，所述沟槽穿过多个所述线圈层，所述沟槽的侧壁和底部围成位于相邻所述线圈之间的空气间隙；相比于水平方向相邻线圈之间被介质层填充的方案，本发明实施例中，水平方向相邻的所述线圈之间具有空气间隙，空气的介电常数较小，从而有利于降低水平方向相邻的线圈之间介质的介电常数，从而减小相邻线圈之间的寄生电容，进而有利于提高半导体结构的性能，例如，对于感应器件来说，有利于提高器件的品质因数(即Q值)。
本发明实施例提供的形成方法中，形成位于所述介质层中的沟槽，所述沟槽穿过多个所述线圈层，所述沟槽的侧壁和底部围成位于相邻所述线圈之间的空气间隙；相比于水平方向相邻线圈之间被介质层填充的方案，本发明实施例中，水平方向相邻的线圈之间具有空气间隙，空气的介电常数较小，从而有利于降低水平方向相邻的线圈之间介质的介电常数，从而减小相邻线圈之间的寄生电容，进而有利于提高半导体结构的性能，例如，对于感应器件来说，有利于提高器件的品质因数(即Q值)。
附图说明
图1至图2是一种半导体结构对应的结构示意图；
图3至图4是本发明半导体结构一实施例对应的结构示意图；
图5是本发明半导体结构另一实施例对应的结构示意图；
图6至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图
图9至图10是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前器件的品质因数有待提高。现结合一种半导体结构，分析目前器件的品质因数有待提高的原因。
图1至图2是一种半导体结构对应的结构示意图。
结合参考图1和图2，图1为半导体结构的俯视图，图2为图1沿AA方向的剖视图，半导体结构包括：基底10；线圈结构20，位于基底10上，线圈结构20包括沿纵向堆叠的多个线圈层，多个线圈层相互电连接，每个线圈层均包括多个同心环绕的线圈21，且每个线圈层的线圈与沿纵向相邻的线圈21正对设置；介质层11，位于基底10上，介质层11的顶部与最顶层的线圈21底部齐平，且位于介质层11顶部以下的线圈21位于介质层11中。
在同一线圈层中，相邻线圈21之间填充为介质层11，介质层11采用的材料的介电常数较大，且相邻线圈21之间的间距通常较小，容易导致相邻线圈之间的寄生电容较大，从而影响半导体结构的性能，例如，对于感应器件来说，影响器件的品质因数(即Q值)，如果为了减小相邻线圈之间的寄生电容，增大同一线圈层中相邻线圈21之间的间距，则容易造成不必要的面积浪费，因此，目前难以提高半导体结构的性能，相应难以提高器件的品质因数。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底；线圈结构，位于所述基底上，所述线圈结构包括沿纵向堆叠的多个线圈层，多个所述线圈层相互电连接，每个所述线圈层均包括多个同心环绕的线圈，且每个所述线圈层的线圈与沿纵向相邻的线圈正对设置；沟槽，位于水平方向相邻的所述线圈之间，所述沟槽穿过多个所述线圈层，所述沟槽的侧壁和底部围成位于相邻所述线圈之间的空气间隙。
本发明实施例提供的半导体结构中，沟槽位于水平方向相邻的所述线圈之间，所述沟槽穿过多个所述线圈层，所述沟槽的侧壁和底部围成位于相邻所述线圈之间的空气间隙；相比于水平方向相邻线圈之间被介质层填充的方案，本发明实施例中，水平方向相邻的所述线圈之间具有空气间隙，空气的介电常数较小，从而有利于降低水平方向相邻的线圈之间介质的介电常数，从而减小相邻线圈之间的寄生电容，进而有利于提高半导体结构的性能，例如，对于感应器件来说，有利于提高器件的品质因数(即Q值)。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3至图4，是本发明半导体结构一实施例对应的结构示意图。
结合参考图3至图4，图3为半导体结构的俯视图，图4为图3沿AA方向的剖视图，半导体结构包括：基底100；线圈结构200，位于基底100上，线圈结构200包括沿纵向(如图4中Z方向所示)堆叠的多个线圈层(未标示)，多个线圈层相互电连接，每个线圈层均包括多个同心环绕的线圈210，且每个线圈层的线圈210与沿纵向相邻的线圈210正对设置；沟槽300，位于水平方向(如图3中X方向所示)相邻的线圈210之间，沟槽300穿过多个线圈层，沟槽300的侧壁和底部围成位于相邻线圈210之间的空气间隙。
基底100用于为半导体结构的形成工艺提供工艺操作基础。
本实施例中，基底100中形成有屏蔽结构。屏蔽结构通常设于感应器件(例如电感)的下方，用于屏蔽所述感应器件的电场线和感应磁场线，使得感应器件所产生的大部分电场线和感应磁场线终止于屏蔽结构，而不会进入衬底内，从而减少衬底损耗。
本实施例中，线圈结构200为感应器件。
在集成电路中，例如在CMOS射频集成电路中，感应器件是一种重要的电学器件，其性能参数直接影响了集成电路的性能。集成电路中的感应器件形成于屏蔽结构上方，衡量感应器件性能好坏的一个重要指标是品质因数(Q)，品质因数越高，表征感应器件的性能越好。
本实施例中，线圈结构200包括沿纵向堆叠的多个线圈层，多个线圈层并联电连接，有利于减小线圈结构200的电阻。
本实施例中，每个线圈层均包括多个同心环绕的线圈，本实施例以每个线圈层包括两个同心环绕的线圈为例。
本实施例中，每个线圈层的线圈210与沿纵向相邻的线圈210正对设置，从而形成结构对称性较好的线圈结构，在半导体结构的工作过程中，有利于形成均匀对称的电信号，保障半导体结构的工作性能。
本实施例中，线圈结构200中，位于最顶层的线圈层为焊垫层220，用于将线圈结构200的电性引出，实现线圈结构200与其他器件的电连接。
本实施例中，线圈210的材料包括铝和铜中的一种或两种。
铝和铜的导电性较好，有利于形成导电性较好的线圈210。
具体地，本实施例中，焊垫层220的材料为铝，采用铝形成线圈210能够通过直接刻蚀的方法获得，工艺简单，且采用铝即可以满足焊垫层220的导电性需求，位于焊垫层220下方的其他线圈210的材料为铜，铜的电阻较小，能够使得线圈结构200的导电性较为出色。
本实施例中，水平方向相邻的线圈210之间形成有沟槽300，沟槽的侧壁和底部围成位于相邻线圈210之间的空气间隙。
相比于水平方向相邻线圈之间被介质层填充的方案，本发明实施例中，水平方向相邻的线圈210之间具有空气间隙，空气的介电常数较小，从而有利于降低水平方向相邻的线圈210之间介质的介电常数，从而减小相邻线圈210之间的寄生电容，进而有利于提高半导体结构的性能，例如，对于感应器件来说，有利于提高器件的品质因数(即Q值)。
需要说明的是，线圈210的宽度不宜过大，也不宜过小。如果线圈210的宽度过大，容易导致水平方向相邻的线圈210之间的间距过小，对于线圈结构200的形成造成困难，还容易导致水平方向相邻的线圈210之间沟槽300形成的工艺窗口较小，对沟槽300的形成造成困难；如果线圈210的宽度过小，则容易对线圈结构200的性能造成影响，从而影响半导体结构的工作性能。为此，本实施例中，线圈210的宽度为3μm至27μm。
还需要说明的是，在同一层线圈层中，相邻线圈210之间的间距不宜过大，也不宜过小。如果相邻线圈210之间的间距过大，则容易造成线圈结构200的占用面积过大，从而造成不必要的面积浪费；如果相邻线圈210之间的间距过小，容易对线圈结构200的形成造成困难，还容易导致水平方向相邻的线圈210之间沟槽300形成的工艺窗口较小，对沟槽300的形成造成困难。为此，本实施例中，在同一层线圈层中，相邻线圈210之间的间距为0.5um至5um。
本实施例中，线圈结构200还包括：位于沿纵向相邻的线圈210之间的互连结构230，用于使得纵向相邻的线圈210电连接。
具体地，本实施例中，互连结构230为互连通孔结构，互连结构230的材料包括铝和铜中的一种或两种。
相应的，沟槽300还位于同一层中的相邻互连结构230之间。
本实施例中，半导体结构还包括：介质层110，位于基底100上，介质层110的顶部与焊垫层220的底部齐平，介质层110覆盖位于介质层110顶部以下的线圈结构200的侧壁。
介质层110用于为线圈结构200的形成提供工艺基础，还用于为相邻线圈210之间起到隔离作用。
本实施例中，介质层110的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
相应的，本实施例中，沟槽300位于介质层110中。
本实施例中，线圈210的宽度均相等，最顶层的线圈层中，相邻线圈210的间距大于沟槽300的宽度。
线圈210的宽度均相等，有利于简化形成多个线圈210构成线圈结构200的工艺过程，提高工艺效率。
相邻线圈210的间距大于沟槽300的宽度，从而在介质层110中形成沟槽300后，沟槽300侧壁仍留有介质层110覆盖线圈210的侧壁，起到对线圈210的保护作用，尤其本实施例中，位于焊垫层220下方的其他线圈210的材料为铜，铜在空气中易被氧化，形成的氧化铜容易影响线圈210的质量，因此，沟槽300侧壁的介质层110能够起到较好的保护作用。
需要说明的是，覆盖线圈210侧壁的介质层110的厚度d不宜过大，也不宜过小。如果覆盖线圈210侧壁的介质层110的厚度d过大，则容易导致沟槽300围成的空气间隙过小，相应容易导致降低水平方向相邻的线圈210之间介质的介电常数的效果不佳，从而难以减小相邻线圈210之间的寄生电容，进而难以提高半导体结构的性能；如果覆盖线圈210侧壁的介质层110的厚度d过小，则覆盖线圈210侧壁的介质层110难以对线圈210起到较好的保护作用，形成沟槽300时，容易对线圈210造成损伤，形成沟槽300后，线圈210的侧壁也容易被氧化，从而对线圈结构200的工作性能造成影响。为此，本实施例中，覆盖线圈210侧壁的介质层110的厚度d为10nm至100nm。
本实施例中，半导体结构还包括：钝化层120，覆盖最顶层的线圈层中的线圈210的侧壁，沟槽300两侧的钝化层120侧壁、与沟槽300的侧壁齐平。
钝化层120用于对最顶层的线圈层中的线圈210起到保护作用，钝化层120露出最顶层的线圈层中的线圈210顶部，为实现线圈结构200与其他器件的电连接做准备。
本实施例中，钝化层120的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，沿钝化层120的侧壁刻蚀介质层110形成沟槽300，因此，沟槽300两侧的钝化层120侧壁、与沟槽300的侧壁齐平。
图5是本发明半导体结构另一实施例对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：最顶层的线圈的宽度大于其他线圈的宽度。
参考图5，最顶层的线圈211的宽度大于其他线圈211的宽度，最顶层的线圈层中，线圈211的侧壁、与位于线圈211同侧的沟槽301的侧壁齐平。
本实施例中，最顶层的线圈211的宽度大于其他线圈211的宽度，从而能够沿最顶层的线圈211的侧壁刻蚀介质层111，即可使得沟槽301侧壁仍保留有介质层111保护线圈211的侧壁，相应的，线圈211的侧壁、与位于线圈211同侧的沟槽301的侧壁齐平。
需要说明的是，本实施例中，最顶层的线圈211的材料为铝，铝在空气中表面会被氧化为较为致密的氧化膜，对于线圈211的性能影响较小，因此，最顶层的线圈211暴露在空气中，对线圈结构的工作性能影响较小。
本发明还提供一种半导体结构的形成方法，参考图6至图8，是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图6和图7，图6为半导体结构的俯视图，图7为图6沿AA方向的剖视图，提供基底102。
基底102用于为半导体结构的形成工艺提供工艺操作基础。
本实施例中，基底102中形成有屏蔽结构。屏蔽结构通常设于感应器件(例如电感)的下方，用于屏蔽所述感应器件的电场线和感应磁场线，使得感应器件所产生的大部分电场线和感应磁场线终止于屏蔽结构，而不会进入衬底内，从而减少衬底损耗。
继续结合参考图6和图7，在基底102上形成介质层112、以及位于介质层112中的线圈结构202，线圈结构202包括沿纵向(如图7中Z方向所示)堆叠的多个线圈层，多个线圈层相互电连接，每个线圈层均包括多个同心环绕的线圈212，每个线圈层的线圈212与沿纵向相邻的线圈212正对设置，介质112层露出最顶层的线圈层。
介质层112用于为线圈结构202的形成提供工艺基础，还用于为相邻线圈212之间起到隔离作用。
本实施例中，介质层112的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，线圈结构202为感应器件。
在集成电路中，例如在CMOS射频集成电路中，感应器件是一种重要的电学器件，其性能参数直接影响了集成电路的性能。集成电路中的感应器件形成于屏蔽结构上方，衡量感应器件性能好坏的一个重要指标是品质因数(Q)，品质因数越高，表征感应器件的性能越好。
本实施例中，线圈结构202包括沿纵向堆叠的多个线圈层，多个线圈层并联电连接，有利于减小线圈结构202的电阻。
本实施例中，每个线圈层均包括多个同心环绕的线圈，本实施例以每个线圈层包括两个同心环绕的线圈为例。
本实施例中，每个线圈层的线圈212与沿纵向相邻的线圈212正对设置，从而形成结构对称性较好的线圈结构，在半导体结构的工作过程中，有利于形成均匀对称的电信号，保障半导体结构的工作性能。
本实施例中，线圈结构202中，位于最顶层的线圈层为焊垫层222，介质层112的顶部与焊垫层222的底部齐平。
焊垫层222用于将线圈结构202的电性引出，实现线圈结构202与其他器件的电连接。
介质层112的顶部与焊垫层222的底部齐平，从而介质层112露出焊垫层222，为实现线圈结构202与其他器件的电连接做准备。
本实施例中，线圈212的材料包括铝和铜中的一种或两种。
铝和铜的导电性较好，有利于形成导电性较好的线圈212。
具体地，本实施例中，焊垫层222的材料为铝，采用铝形成线圈212能够通过直接刻蚀的方法获得，工艺简单，且采用铝即可以满足焊垫层222的导电性需求，位于焊垫层222下方的其他线圈212的材料为铜，铜的电阻较小，能够使得线圈结构202的导电性较为出色。
需要说明的是，线圈212的宽度不宜过大，也不宜过小。如果线圈212的宽度过大，容易导致水平方向相邻的线圈212之间的间距过小，对于线圈结构202的形成造成困难，还容易导致后续在水平方向相邻的线圈212之间形成沟槽的工艺窗口较小，对沟槽的形成造成困难；如果线圈212的宽度过小，则容易对线圈结构202的性能造成影响，从而影响半导体结构的工作性能。为此，本实施例中，线圈212的宽度为3μm至27μm。
还需要说明的是，在同一层线圈层中，相邻线圈212之间的间距不宜过大，也不宜过小。如果相邻线圈212之间的间距过大，则容易造成线圈结构202的占用面积过大，从而造成不必要的面积浪费；如果相邻线圈212之间的间距过小，容易对线圈结构202的形成造成困难，还容易导致后续在水平方向相邻的线圈212之间形成沟槽的工艺窗口较小，对沟槽的形成造成困难。为此，本实施例中，在同一层线圈层中，相邻线圈212之间的间距为0.5um至5um。
本实施例中，线圈212的宽度均相等。
线圈212的宽度均相等，有利于简化形成多个线圈212构成线圈结构202的工艺过程，提高工艺效率。
本实施例中，在基底102上形成介质层112、以及位于介质层112中的线圈结构202的过程中，沿纵向相邻的线圈212之间形成有互连结构232，用于使得纵向相邻的线圈212电连接。
具体地，本实施例中，互连结构232为互连通孔结构，互连结构232的材料包括铝和铜中的一种或两种。
本实施例中，在基底102上形成介质层112、以及位于介质层112中的线圈结构202之后，后续形成沟槽之前，还包括：在最顶层的线圈层中，形成覆盖线圈212侧壁的钝化层112。
钝化层122用于对最顶层的线圈层中的线圈212起到保护作用，钝化层122露出最顶层的线圈层中的线圈212顶部，为实现线圈结构202与其他器件的电连接做准备，钝化层122还用于为后续形成沟槽时保留于线圈212侧壁的介质层112占据空间位置，从而后续沿钝化层122的侧壁刻蚀介质层112形成沟槽后，线圈212侧壁仍保留有介质层112。
本实施例中，钝化层122的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
在其他实施例中，在基底上形成介质层、以及位于介质层中的线圈结构之后，后续形成沟槽之前，还可以包括：在最顶层的线圈层中，形成覆盖线圈侧壁的掩膜层，用于为后续形成沟槽时保留于线圈侧壁的介质层占据空间位置，从而后续沿钝化层的侧壁刻蚀介质层形成沟槽后，线圈侧壁仍保留有介质层。
参考图8，刻蚀水平方向相邻的线圈212之间的介质层112，形成位于介质层112中的沟槽302，沟槽302穿过多个线圈层，沟槽302的侧壁和底部围成位于相邻线圈212之间的空气间隙。
相比于水平方向相邻线圈之间被介质层填充的方案，本实施例中，水平方向相邻的线圈212之间具有空气间隙，空气的介电常数较小，从而有利于降低水平方向相邻的线圈212之间介质的介电常数，从而减小相邻线圈212之间的寄生电容，进而有利于提高半导体结构的性能，例如，对于感应器件来说，有利于提高器件的品质因数(即Q值)。
本实施例中，采用干法刻蚀工艺刻蚀水平方向相邻的线圈212之间的介质层112，形成位于介质层112中的沟槽302。
干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形转换，而且通过选取干法刻蚀工艺，更具刻蚀方向性，有利于提高沟槽302的侧壁形貌质量和尺寸精度。
本实施例中，沟槽302穿过多个线圈层，相应的，形成沟槽302的步骤中，还去除同一层中相邻互连结构232之间的介质层112。
本实施例中，形成沟槽302的步骤中，在与最顶层的线圈212的侧壁具有间距的位置处，去除同层的线圈层中，相邻线圈212之间的部分介质层112，从而沟槽302侧壁仍留有介质层112覆盖线圈212的侧壁，起到对线圈212的保护作用，尤其本实施例中，位于焊垫层222下方的其他线圈212的材料为铜，铜在空气中易被氧化，形成的氧化铜容易影响线圈212的质量，因此，沟槽302侧壁的介质层112能够起到较好的保护作用。
具体地，本实施例中，形成沟槽302的步骤中，沿钝化层122的侧壁，去除同层的线圈层中，相邻线圈212之间的部分介质层112，从而沟槽302侧壁仍留有介质层112覆盖线圈212的侧壁，起到对线圈212的保护作用。
本实施例中，沿钝化层122的侧壁刻蚀介质层112的步骤中，还刻蚀去除焊垫层222顶部的钝化层122，露出焊垫层222顶部，为实现线圈结构202与其他器件的电连接做准备。
需要说明的是，形成沟槽302后，位于线圈302侧壁的剩余介质层112的厚度d不宜过大，也不宜过小。如果位于线圈302侧壁的剩余介质层112的厚度d过大，则容易导致沟槽302围成的空气间隙过小，相应容易导致降低水平方向相邻的线圈212之间介质的介电常数的效果不佳，从而难以减小相邻线圈212之间的寄生电容，进而难以提高半导体结构的性能；如果位于线圈302侧壁的剩余介质层112的厚度d过小，则覆盖线圈212侧壁的介质层112难以对线圈212起到较好的保护作用，形成沟槽302时，容易对线圈212造成损伤，形成沟槽302后，线圈212的侧壁也容易被氧化，从而对线圈结构200的工作性能造成影响。为此，本实施例中，覆盖线圈212侧壁的介质层112的厚度d为10nm至100nm。
在其他实施例中，在最顶层的线圈层中形成有覆盖线圈侧壁的掩膜层，则形成沟槽的步骤中，沿掩膜层的侧壁，去除同层的线圈层中相邻线圈之间的部分介质层；形成沟槽之后，还包括：去除掩膜层。
图9至图10是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：最顶层的线圈的宽度大于其他线圈的宽度。
参考图9，在基底103上形成介质层113、以及位于介质层113中的线圈结构的步骤中，最顶层的线圈213的宽度大于其他线圈213的宽度。
本实施例中，最顶层的线圈213的宽度大于其他线圈213的宽度，从而后续能够沿最顶层的线圈213的侧壁刻蚀介质层113，即可使得沟槽侧壁仍保留有介质层113保护线圈213的侧壁。
需要说明的是，本实施例中，最顶层的线圈213的材料为铝，铝在空气中表面会被氧化为较为致密的氧化膜，对于线圈213的性能影响较小，因此，最顶层的线圈213暴露在空气中，对线圈结构的工作性能影响较小。
参考图10，形成沟槽303的步骤包括：沿最顶层的线圈213的侧壁，去除同层的线圈层中，相邻线圈213之间的部分介质层113。
最顶层的线圈213的宽度大于其他线圈213的宽度，因此，沿最顶层的线圈213的侧壁，去除同层的线圈层中，相邻线圈213之间的部分介质层113，能够保障位于最顶层的线圈213以下的线圈213的侧壁保留有介质层113，用于保护线圈213的侧壁。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
基底；
线圈结构，位于所述基底上，所述线圈结构包括沿纵向堆叠的多个线圈层，多个所述线圈层相互电连接，每个所述线圈层均包括多个同心环绕的线圈，且每个所述线圈层的线圈与沿纵向相邻的线圈正对设置；
沟槽，位于水平方向相邻的所述线圈之间，所述沟槽穿过多个所述线圈层，所述沟槽的侧壁和底部围成位于相邻所述线圈之间的空气间隙。
2.如权利要求1所述的半导体结构，其特征在于，所述线圈结构还包括：位于沿所述纵向相邻的所述线圈之间的互连结构，用于使得纵向相邻的所述线圈电连接；
所述沟槽还位于同一层中的相邻所述互连结构之间。
3.如权利要求1所述的半导体结构，其特征在于，所述线圈结构中，位于最顶层的所述线圈层为焊垫层；
所述半导体结构还包括：介质层，位于所述基底上，所述介质层的顶部与所述焊垫层的底部齐平，所述介质层覆盖位于所述介质层顶部以下的所述线圈结构的侧壁；
所述沟槽位于所述介质层中。
4.如权利要求3所述的半导体结构，其特征在于，最顶层的所述线圈的宽度大于其他所述线圈的宽度，最顶层的所述线圈层中，所述线圈的侧壁、与位于所述线圈同侧的所述沟槽的侧壁齐平；
或者，所述线圈的宽度均相等，最顶层的所述线圈层中，相邻所述线圈的间距大于所述沟槽的宽度。
5.如权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括：钝化层，覆盖最顶层的所述线圈层中的线圈的侧壁，所述沟槽两侧的钝化层侧壁、与所述沟槽的侧壁齐平。
6.如权利要求3～5任一项所述的半导体结构，其特征在于，覆盖所述线圈侧壁的所述介质层的厚度为10nm至100nm。
7.如权利要求1～5任一项所述的半导体结构，其特征在于，所述线圈的材料包括铝和铜中的一种或两种。
8.如权利要求1～5任一项所述的半导体结构，其特征在于，所述线圈的宽度为3μm至27μm。
9.如权利要求1～5任一项所述的半导体结构，其特征在于，在同一层线圈层中，相邻线圈之间的间距为0.5um至5um。
10.如权利要求1～5任一项所述的半导体结构，其特征在于，所述线圈结构为感应器件。
11.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成介质层、以及位于所述介质层中的线圈结构，所述线圈结构包括沿纵向堆叠的多个线圈层，多个所述线圈层相互电连接，每个所述线圈层均包括多个同心环绕的线圈，每个所述线圈层的线圈与沿纵向相邻的线圈正对设置，所述介质层露出最顶层的所述线圈层；
刻蚀水平方向相邻的所述线圈之间的介质层，形成位于所述介质层中的沟槽，所述沟槽穿过多个所述线圈层，所述沟槽的侧壁和底部围成位于相邻所述线圈之间的空气间隙。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述基底上形成介质层、以及位于所述介质层中的线圈结构的过程中，沿所述纵向相邻的所述线圈之间形成有互连结构，用于使得纵向相邻的所述线圈电连接；
形成所述沟槽的步骤中，还去除同一层中相邻所述互连结构之间的所述介质层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述基底上形成介质层、以及位于所述介质层中的线圈结构的步骤中，位于最顶层的所述线圈层为焊垫层，所述介质层的顶部与所述焊垫层的底部齐平。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述基底上形成介质层、以及位于所述介质层中的线圈结构的步骤中，最顶层的所述线圈的宽度大于其他所述线圈的宽度；
形成所述沟槽的步骤包括：沿最顶层的所述线圈的侧壁，去除同层的所述线圈层中，相邻所述线圈之间的部分介质层。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述基底上形成介质层、以及位于所述介质层中的线圈结构的步骤中，所述线圈的宽度均相等；
形成所述沟槽的步骤中，在与最顶层的所述线圈的侧壁具有间距的位置处，去除同层的所述线圈层中，相邻所述线圈之间的部分介质层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，在所述基底上形成介质层、以及位于所述介质层中的线圈结构之后，形成所述沟槽之前，还包括：在最顶层的所述线圈层中，形成覆盖所述线圈侧壁的钝化层；
形成所述沟槽的步骤中，沿所述钝化层的侧壁，去除同层的所述线圈层中，相邻所述线圈之间的部分介质层；
或者，
在所述基底上形成介质层、以及位于所述介质层中的线圈结构之后，形成所述沟槽之前，还包括：在最顶层的所述线圈层中，形成覆盖所述线圈侧壁的掩膜层；
形成所述沟槽的步骤中，沿所述掩膜层的侧壁，去除同层的所述线圈层中，相邻所述线圈之间的部分介质层；
形成所述沟槽之后，还包括：去除所述掩膜层。
17.如权利要求14～16任一项所述的半导体结构的形成方法，其特征在于，形成所述沟槽后，位于所述线圈侧壁的剩余所述介质层的厚度为10nm至100nm。
18.如权利要求11～16任一项所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤中，采用干法刻蚀工艺刻蚀水平方向相邻的所述线圈之间的介质层，形成位于所述介质层中的沟槽。
19.如权利要求11～16任一项所述的半导体结构的形成方法，其特征在于，在所述基底上形成所述线圈结构的步骤中，在同一层线圈层中，相邻线圈之间的间距为0.5um至5um。
20.如权利要求11～16任一项所述的半导体结构的形成方法，其特征在于，在所述基底上形成所述线圈结构的步骤中，所述线圈结构为感应器件。
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