JP2015046549A - 半導体装置 - Google Patents

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Abstract

【課題】製造コストを低減することができ、動作を安定化することができる半導体装置を得る。【解決手段】埋め込み酸化膜２上に活性シリコン層３が設けられている。活性シリコン層３は低圧領域４、高圧領域５、及び接続領域６を有する。トレンチ分離７が低圧領域４、高圧領域５、及び接続領域６を互いに絶縁分離する。低電位信号処理回路８が低圧領域４に設けられ、高電位信号処理回路９が高圧領域５に設けられている。容量１５，１７が接続領域６上に設けられ、交流信号を低電位信号処理回路８から高電位信号処理回路９に伝達する。容量１５，１７は、低電位信号処理回路８に接続された低電位電極１５ａ，１７ａと、高電位信号処理回路９に接続された高電位電極１５ｂ，１７ｂとを有する。低電位電極１５ａ，１７ａと高電位電極１５ｂ，１７ｂはそれぞれ積層された複数の配線層を有し、両者の配線層は互いの側壁が対向して容量結合している。【選択図】図１

Description

本発明は、数百ボルトの高電圧が印加される電力用半導体素子を制御する半導体装置に関する。
数百ボルトの高電圧が印加される電力用半導体素子を制御する半導体装置の一種として、低電位信号処理回路と高電位信号処理回路を有し、両者が容量を介して接続されることで高電位差を生じる回路間での信号伝達を交流電界によって実現するものがある。このような従来の半導体装置では、低電位信号処理回路と高電位信号処理回路がそれぞれ低圧側と高圧側の別々のチップに形成される。容量は高圧側のチップ上に形成された層間絶縁膜とその上下の電極により構成される。低電位信号処理回路と容量はワイヤにより接続される（例えば、特許文献１参照）。
米国特許第６８７３０６５号明細書
一般に層間絶縁膜としてシリコン酸化膜をＣＶＤ法など低温で成膜することから、フィールド酸化膜などの熱酸化膜に比べて同じ膜厚での絶縁耐量が弱い。従って、低圧側と高圧側の電位差に耐えうる厚い層間絶縁膜をチップ上に形成する必要がある。例えばフォトカプラと同等の４．０ｋＶｒｍｓの絶縁耐圧を得るには層間絶縁膜の膜厚を１５μｍ以上とする必要がある。層間絶縁膜を厚くすると容量が低下するため、所望の容量を得るには電極の面積を大きくしなければならず、チップ面積が大きくなってしまう。また、要求耐圧に応じて層間絶縁膜の膜厚を変更したプロセスを用意しなければならない。加えて、低圧側と高圧側とで２つのチップが必要である。このため、製造コストが高いという問題があった。
一方で、低圧側チップと高圧側チップの間の信号伝達を行うワイヤの長さは、チップ間隔に伴い長くなる。通常のアセンブリ技術ではチップ間隔は１ｍｍ以上必要である。従って、ワイヤの長さはそれ以上必要で、通常２ｍｍ〜５ｍｍとなる。これはＩＣチップ内に配線を形成するよりも１桁以上長いため、ワイヤ間で発生する配線間容量や寄生インダクタンスが大きくなり、クロストークやノイズ発生が起こりやすく誤動作しやすい。また、ワイヤが外部からの電磁ノイズと干渉して、誤信号を発生しやすく、動作が不安定となる。
本発明は、上述のような課題を解決するためになされたもので、その目的は製造コストを低減することができ、動作を安定化することができる半導体装置を得るものである。
本発明に係る半導体装置は、絶縁層を有する基板と、前記絶縁層上に設けられ、低圧領域、高圧領域、及び接続領域を有する半導体層と、前記低圧領域、前記高圧領域、及び前記接続領域を互いに絶縁分離する第１のトレンチ分離と、前記低圧領域に設けられ、入力した第１の信号を処理して第２の交流信号を出力する低電位信号処理回路と、前記高圧領域に設けられ、前記低電位信号処理回路よりも高い電位で動作し、前記第２の信号を処理して第３の信号を出力する高電位信号処理回路と、前記接続領域上に設けられ、前記第２の交流信号を前記低電位信号処理回路から前記高電位信号処理回路に伝達する容量とを備え、前記容量は、前記低電位信号処理回路に接続された低電位電極と、前記高電位信号処理回路に接続された高電位電極とを有し、前記低電位電極は、積層された複数の第１の配線層を有し、前記高電位電極は、積層された複数の第２の配線層を有し、前記複数の第１の配線層と前記複数の第２の配線層は、互いの側壁が対向して容量結合していることを特徴とする。
本発明により、製造コストを低減することができ、動作を安定化することができる。
本発明の実施の形態１に係る半導体装置を示す平面図である。 図１のＩ−ＩＩに沿った断面図である。 本発明の実施の形態１に係る容量を示す平面図である。 図３のＩ−ＩＩに沿った断面図である。 本発明の実施の形態２に係る半導体装置を示す平面図である。 本発明の実施の形態３に係る半導体装置を示す平面図である。 一重のトレンチ分離（ａ）と４重のトレンチ分離（ｂ）の各構造と共にそれぞれの構造における電圧分布と電界強度分布を示す図である。 本発明の実施の形態４に係る半導体装置を示す平面図である。 本発明の実施の形態５に係る容量を示す平面図である。 本発明の実施の形態６に係る容量を示す断面図である。 本発明の実施の形態７に係る容量を示す平面図である。 図１１の破線で囲った部分を拡大した平面図である。 本発明の実施の形態８に係る容量を示す平面図である。 図１３のＩ−ＩＩに沿った断面図である。 本発明の実施の形態９に係る容量を示す平面図である。 本発明の実施の形態１０に係る半導体装置を示す平面図である。 図１６の装置の外周部を拡大した平面図である。 図１７のＩ−ＩＩに沿った断面図である。 図１７のＩＩＩ−ＩＶに沿った断面図である。 図１７のＶ−ＶＩに沿った断面図である。 図１７のＶＩＩ−ＶＩＩＩに沿った断面図である。 比較例に係る半導体装置を示す平面図である。 本発明の実施の形態１１に係る半導体装置の外周部を拡大した平面図である。 図２３のＩ−ＩＩに沿った断面図である。 図２３のＩＩＩ−ＩＶに沿った断面図である。 図２３のＶ−ＶＩに沿った断面図である。 本発明の実施の形態１２に係る半導体装置を示す断面図である。 本発明の実施の形態１３に係る容量を示す断面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図である。図２は、図１のＩ−ＩＩに沿った断面図である。例えば単結晶シリコンからなる支持基板１の上面側に埋め込み酸化膜２が設けられ、埋め込み酸化膜２上に活性シリコン層３が設けられている。これらの支持基板１、埋め込み酸化膜２、及び活性シリコン層３がＳＯＩ（Silicon On Insulator）基板を構成する。
活性シリコン層３は低圧領域４、高圧領域５、及び接続領域６を有する。接続領域６は、低圧領域４と高圧領域５の間に配置されている。トレンチ分離７が低圧領域４、高圧領域５、及び接続領域６を互いに電気的に絶縁分離する。
低電位信号処理回路８が低圧領域４に設けられ、例えば外部から入力される第１の信号を処理して第２の交流信号を出力する。高電位信号処理回路９が、高圧領域５に設けられ、低電位信号処理回路８よりも高い電位で動作し、第２の交流信号を処理して外部の電力用半導体素子（例えばＩＧＢＴ又はパワーＭＯＳＦＥＴなど）を駆動するための第３の信号を出力する。
低電位信号処理回路８のパッド１０にワイヤ１１がボンディングされ、外部の回路と電気的に接続される。高電位信号処理回路９のパッド１２にワイヤ１３がボンディングされ、外部の電力用半導体素子と電気的に接続される。表面保護膜１４がチップ表面を覆い、パッド１０，１２の部分が開口している。
容量（コンデンサー）１５，１７が接続領域６上に設けられ、第２の交流信号を低電位信号処理回路８から高電位信号処理回路９に伝達する。容量１５は、配線１６ａを介して低電位信号処理回路８に接続された低電位電極１５ａと、配線１６ｂを介して高電位信号処理回路９に接続された高電位電極１５ｂとが対向した電極対である。容量１７は、配線１８ａを介して低電位信号処理回路８に接続された低電位電極１７ａと、配線１８ｂを介して高電位信号処理回路９に接続された高電位電極１７ｂとが対向した電極対である。低電位電極１５ａ，１７ａと高電位電極１５ｂ，１７ｂは、高い絶縁耐量を得るために一定の間隔で離間し、容量結合で電気的に結合し信号の伝達を可能にする。
図３は、本発明の実施の形態１に係る容量を示す平面図である。低電位電極１５ａ，１７ａは互いに離間し、高電位電極１５ｂ，１７ｂも互いに離間している。低電位電極１５ａ，１７ａと高電位電極１５ｂ，１７ｂはそれぞれ平面視で複数の歯を持つ櫛状である。高電位電極１５ｂ，１７ｂの歯の数が低電位電極１５ａ，１７ａの歯の数より１つ多い。低電位電極１５ａ，１７ａの歯は、平面視で低電位信号処理回路８に面していない３方向を高電位電極１５ｂ，１７ｂにより囲まれている（３辺が対向する）。
図４は、図３のＩ−ＩＩに沿った断面図である。ここでは低電位電極１５ａと高電位電極１５ｂの構造について説明するが、低電位電極１７ａと高電位電極１７ｂについても同様である。
低電位電極１５ａは、活性シリコン層３上に酸化膜１９を介して積層された第１層から第５層までの配線層２０ａ〜２０ｅと、配線層２０ａ〜２０ｅを互いに接続する導体部２１ａ〜２１ｄとを有する多層配線構造である。高電位電極１５ｂは、活性シリコン層３上に酸化膜１９を介して積層された第１層から第５層までの配線層２２ａ〜２２ｅと、配線層２２ａ〜２２ｅを互いに接続する導体部２３ａ〜２３ｄとを有する多層配線構造である。層間絶縁膜２４ａ〜２４ｄがそれぞれ配線層２０ａ〜２０ｄと配線層２２ａ〜２２ｄとの間に形成されている。複数の配線層２０ａ〜２０ｅ（及び導体部２１ａ〜２１ｄ）と複数の配線層２２ａ〜２２ｅ（及び導体部２３ａ〜２３ｄ）は、互いの側壁が対向して容量結合している。
第１層目の配線層２０ａ，２３ａの底部から第５層目の配線層２０ｅ，２３ｅの上部までの高さをｈ、低電位電極１５ａと高電位電極１５ｂとの間隔をｄ、低電位電極１５ａと高電位電極１５ｂが対向する総沿面距離をＬ、層間絶縁膜２４ａ〜２４ｄの誘電率をεとすると、低電位電極１５ａと高電位電極１５ｂとの間に発生する静電容量Ｃは次式（１）のように表される。
Ｃ＝ε・ｈ・Ｌ／ｄ （１）
低圧側と高圧側との間で信号伝達を行うために必要な容量値Ｃはｈ、Ｌ、ｄの値で設定できる。電極間隔ｄは電極間に要求される絶縁耐圧（低圧側と高圧側との間に発生する電位差に対する絶縁耐圧の設計値）で決定される。
本実施の形態では、低電位電極１５ａ，１７ａと高電位電極１５ｂ、１７ｂの間の耐圧を電極間隔ｄにより調節できる。このため、要求耐圧に応じて層間絶縁膜の膜厚を変更しなくて済むため、同じ製造プロセスを用いて所望の容量を得ることができる。また、動作電位が異なる低電位信号処理回路８と高電位信号処理回路９は、トレンチ分離７と酸化膜１９により電気的に分離されるため、同一チップ上に形成することができる。このため、従来の２つのチップで構成される場合に比べ製造コストを低減することができる。
また、従来のように低圧側と高圧側をワイヤで接続する必要が無いため、配線間容量や寄生インダクタンスが非常に小さくなり、クロストークやノイズによる誤動作を防いで動作を安定化することができる。
また、低電位電極１５ａは３方向を高電位電極１５ｂにより囲まれているため、高電位電極１７ｂとの容量結合を防ぐことができる。この結果、クロストークによる誤動作を防止することができる。同様に、低電位電極１７ａは平面視で低電位信号処理回路８に面していない３方向を高電位電極１７ｂにより囲まれているため、高電位電極１５ｂとの容量結合を防ぐことができる。
なお、配線層２０ａ〜２０ｅの幅と導体部２１ａ〜２１ｄの幅が等しく、配線層２２ａ〜２２ｅの幅と導体部２３ａ〜２３ｄの幅が等しいことが好ましい。これにより、低電位電極１５ａ，１７ａと高電位電極１５ｂ、１７ｂの側壁の凹凸を平坦に近づけることができる。低電位電極１５ａ，１７ａと高電位電極１５ｂ，１７ｂの側壁に凸部が有るとそこに電界が集中するが、側壁の凹凸を平坦に近づけることで電界集中を緩和することができる。
実施の形態２．
図５は、本発明の実施の形態２に係る半導体装置を示す平面図である。トレンチ分離７は、低圧領域４、高圧領域５、及び接続領域６のそれぞれの周囲を完全に囲っている。これにより各領域の絶縁が強固になる。特に、実際の製造において部分的にトレンチ分離７の不形成が発生した場合でも絶縁性を保持できるので歩留まり低下を防ぎ、製造コストを低減することができる。
実施の形態３．
図６は、本発明の実施の形態３に係る半導体装置を示す平面図である。トレンチ分離７は、平面視で多重化された複数のトレンチ分離（本実施の形態では３重）を有する。
図７は、一重のトレンチ分離（ａ）と４重のトレンチ分離（ｂ）の各構造と共にそれぞれの構造における電圧分布と電界強度分布を示す図である。両者とも６００Ｖの電位差を分離する。一重のトレンチ分離では局所的に大きな電界が発生して表面で放電し絶縁が破壊される可能性がある。複数のトレンチ分離では電圧が段階的に低下するため、局所的に大きな電界が発生せず、表面放電などの不良発生を防ぐことができる。
実施の形態４．
図８は、本発明の実施の形態４に係る半導体装置を示す平面図である。実施の形態３ではトレンチ分離７の間にある活性シリコン層３は同電位となるため、各領域の全周でトレンチ分離間を容量結合してしまう。このため、それぞれに対し急峻な電位差が発生した場合、トレンチ分離の容量結合による変位電流などのノイズが発生する。そこで、本実施の形態では、トレンチ分離７の隣接するトレンチ分離の間に配置された活性シリコン層３をトレンチ分離２５が複数の領域に絶縁分割する。これにより、各領域の全周でトレンチ分離間が容量結合しないため、変位電流を低減させることができる。
実施の形態５．
図９は、本発明の実施の形態５に係る容量を示す平面図である。容量１５と容量１７の間に、固定電位に接続された遮蔽電極２６が配置されている。この遮蔽電極２６は低電位電極１５ａなどと同じ構造（断面）を採用し、容量１５と容量１７でそれぞれ生じる信号電界を遮蔽するため、互いの信号電界の干渉による誤動作を防止することができる。遮蔽電極２６を低電位電極１５ａ又は低電位電極１７ａと同じ電位側の仮想接地電位にすることで電位が安定するため望ましい。
実施の形態６．
図１０は、本発明の実施の形態６に係る容量を示す断面図である。本実施の形態では導体部２１ａ〜２１ｄ，２３ａ〜２３ｄがそれぞれ複数に分割して横に並んで配置されている。ただし、複数の導体部２１ａ〜２１ｄは少なくとも配線層２０ａ〜２０ｅの幅方向の両端部に配置され、複数の導体部２３ａ〜２３ｄは少なくとも配線層２２ａ〜２２ｅの幅方向の両端部に配置されている。
導体部２１ａ〜２１ｄ，２３ａ〜２３ｄは、通常、各層間絶縁膜２４ａ〜２４ｄに形成された０．５μｍ以下のビアホール（線状）にタングステンを埋め込んで形成されたタングステンプラグである。通常、タングステンプラグを形成する場合の幅は大きくても０．５μｍ程度までであるため、配線層２０ａ〜２０ｅ，２２ａ〜２２ｅの幅と導体部２１ａ〜２１ｄ，２３ａ〜２３ｄの幅を等しくすると、配線層２０ａ〜２０ｅ，２２ａ〜２２ｅの幅も１．０μｍ以下に制限されてしまう。この場合、低電位電極１５ａ、１７ａと高電位電極１５ｂ，１７ｂの対向長（総沿面距離）Ｌを大きくして容量Ｃを大きくしたレイアウトを行うと、各配線が必然的に長くなるので抵抗値Ｒが大きくなる。容量１５，１７の等価回路は単純な容量値Ｃではなく、容量値Ｃと抵抗値Ｒの分布定数回路になるため、抵抗値が大きくなると、容量結合で伝達される信号のゲインが低下してしまうことになる。
そこで、本実施の形態では、導体部２１ａ〜２１ｄ，２３ａ〜２３ｄは、配線層２０ａ〜２０ｅ，２２ａ〜２２ｅの幅方向の両端部を含む複数の領域にそれぞれ配置された複数のプラグを有する。これにより、抵抗値の増加を抑制しつつ、導体部２１ａ〜２１ｄ，２３ａ〜２３ｄの幅に制限されずに配線層２０ａ〜２０ｅ，２２ａ〜２２ｅの幅を設定できる。従って、配線層２０ａ〜２０ｅ，２２ａ〜２２ｅの幅を拡大することができるため、容量１５，１７の寄生抵抗を低減することができる。
実施の形態７．
図１１は、本発明の実施の形態７に係る容量を示す平面図である。図１２は、図１１の破線で囲った部分を拡大した平面図であり、実施の形態６（図１０）の構造を採用した場合の例を示している。高電位電極１５ｂは角部２７を有し、低電位電極１５ａは角部２７に対向する切り欠き２８を有する。角部２７と切り欠き２８は平面視で同心円状に丸められている。これにより、角部２７での電界集中を抑制して絶縁耐量の低下を防止できる。また、電極間距離ｄを一定にできるので容量値を大きくすることができる。
実施の形態８．
図１３は、本発明の実施の形態８に係る容量を示す平面図である。図１４は、図１３のＩ−ＩＩに沿った断面図である。トレンチ分離２９が、低電位電極１５ａ，１７ａと高電位電極１５ｂ，１７ｂの間において活性シリコン層３に設けられ、低電位電極１５ａ，１７ａの下の活性シリコン層３と高電位電極１５ｂ，１７ｂの下の活性シリコン層３を絶縁分離する。
トレンチ分離２９が無い場合は活性シリコン層３が低電位電極１５ａ，１７ａの下の活性シリコン層３と高電位電極１５ｂ，１７ｂの下の活性シリコン層３がつながっているため、低電位電極１５ａ，１７ａと高電位電極１５ｂ，１７ｂは活性シリコン層３上の酸化膜１９のみで絶縁される。本実施の形態では、トレンチ分離２９も絶縁に寄与するため、容量１５，１７の絶縁耐量を向上させることができる。
実施の形態９．
図１５は、本発明の実施の形態９に係る容量を示す平面図である。トレンチ分離３０が容量１５と容量１７の間において活性シリコン層３に設けられ、容量１５の下の活性シリコン層３と容量１７の下の活性シリコン層３を絶縁分離する。従って、容量１５と容量１７の間で活性シリコン層３を介した容量結合を弱めることができるため、クロストークによる誤動作を防止することができる。なお、図１５ではトレンチ分離２９，３０がそれぞれ二重構造を採用した場合を表している。
実施の形態１０．
図１６は、本発明の実施の形態１０に係る半導体装置を示す平面図である。図１７は、図１６の装置の外周部を拡大した平面図である。複数の電極構造３１が、低圧領域４、高圧領域５、及び接続領域６を囲うように支持基板１の外周（ダイシングライン）に沿って離散的に配置されている。トレンチ分離３２が複数の電極構造３１を互いに絶縁分離する。トレンチ分離７は複数の電極構造３１の内側に配置されている。
図１８は、図１７のＩ−ＩＩに沿った断面図である。図１９は、図１７のＩＩＩ−ＩＶに沿った断面図である。図２０は、図１７のＶ−ＶＩに沿った断面図である。図２１は、図１７のＶＩＩ−ＶＩＩＩに沿った断面図である。電極構造３１は、配線層３３ａ〜３３ｄと、それらを互いに接続する導体部３４ａ〜３４ｄを有する多層配線構造である。なお、電極構造３１を構成する最下部の導体部３４ａは酸化膜１９を貫通して活性シリコン層３に接している。
表面保護膜１４がチップ表面を覆うが、電極構造３１の最上層である配線層３３ｄについては支持基板１の外周側（即ちダイシングライン側）の半分が露出している。電極構造３１は、ダイシング時に活性シリコン層３に発生するひびや割れが支持基板１の内部に侵入してデバイスに機械的なダメージが加わるのを防止する。
本実施の形態における効果を比較例と比較して説明する。図２２は比較例に係る半導体装置を示す平面図である。比較例では一続きの電極構造３５が支持基板１の外周を囲っている。このため、電極構造３５と接している支持基板１の外周部における活性シリコン層３が同電位となり低圧領域４と高圧領域５が電気的に導通する電流リーク経路となる可能性がある。そこで、本実施の形態では、トレンチ分離３２が複数の電極構造３１を互いに絶縁分離する。これにより、支持基板１の外周部の活性シリコン層３が電流リーク経路となることを防止できる。
実施の形態１１．
図２３は、本発明の実施の形態１１に係る半導体装置の外周部を拡大した平面図である。図２４は、図２３のＩ−ＩＩに沿った断面図である。図２５は、図２３のＩＩＩ−ＩＶに沿った断面図である。図２６は、図２３のＶ−ＶＩに沿った断面図である。
トレンチ分離３２で分割された活性シリコン層３と電極構造３１は途中で屈折している。このため、隣接する電極構造３１の一部が支持基板１の外周に沿って重複している。これにより、ダイシン時のひび割れが、隣接する電極構造３１の間からチップ内部に侵入するのを防ぐことができる。
実施の形態１２．
図２７は、本発明の実施の形態１２に係る半導体装置を示す断面図である。本実施の形態では表面保護膜１４に加えて表面保護膜３３，３４が設けられている。表面保護膜３３は接続領域６のみを覆う。表面保護膜３４は低圧領域４、高圧領域５、及び接続領域６を覆う。
ここで、低電位電極１５ａ，１７ａと高電位電極１５ｂ，１７ｂは、所望の容量値を得るため要求される絶縁耐圧を満たす最小の間隔で配置されている。例えば耐圧クラスが６００Ｖ級であれば間隔は１０μｍ程度、１２００Ｖ級であれば２０μｍ程度である。このように近接に配置された電極間に高い電位差が印加されると、電極間において表面保護膜の表面で放電が生じる場合がある。これを防止するために、チップ表面にはポリイミドなどの樹脂系コート材を塗布するが、樹脂系コート材は粘性との関係で１０μｍ程度の厚みが限界となる。また、パッド１０，１２の領域を開口する必要があるため、樹脂系コート材を厚く塗布でき難い。
そこで、本実施の形態では、まずポリイミドなどの有機膜からなる表面保護膜３３を塗布してパターニングを行って、接続領域６の上にだけ表面保護膜３３を残す。次に、ポリイミドなどの有機膜からなる表面保護膜３４を塗布してパターニングを行って、パッド１０，１２を開口する。これにより接続領域６の上にだけ表面保護膜を厚く形成できるため、電極間での表面放電を防止することができる。
実施の形態１３．
図２８は、本発明の実施の形態１３に係る容量を示す断面図である。本実施の形態では、実施の形態１（図４）における低電位電極１５ａの最上層の配線層２０ｅと導体部２１ｄが無い構造である。従って、配線層２０ａ〜２０ｄは配線層２２ａ〜２２ｅに比べて１層以上少なく、最上層が低い。これにより、低電位電極１５ａの表面を覆う保護膜が実効的に厚くなるため、表面放電を防止することができる。
１ 支持基板、２ 埋め込み酸化膜（絶縁層）、３ 活性シリコン層（半導体層）、４ 低圧領域、５ 高圧領域、６ 接続領域、７ トレンチ分離（第１のトレンチ分離）、８ 低電位信号処理回路、９ 高電位信号処理回路、１４ 表面保護膜、１５ 容量（第１の容量）、１５ａ 低電位電極（第１の低電位電極）、１５ｂ 高電位電極（第１の高電位電極）、１７ 容量（第２の容量）、１７ａ 低電位電極（第２の低電位電極）、１７ｂ 高電位電極（第２の高電位電極）、２０ａ〜２０ｅ 配線層（第１の配線層）、２１ａ〜２１ｄ 導体部（第１の導体部）、２２ａ〜２２ｅ 配線層（第２の配線層）、２３ａ〜２３ｄ 導体部（第２の導体部）、２５ トレンチ分離（第２のトレンチ分離）、２６ 遮蔽電極、２７ 角部、２８ 切り欠き、２９ トレンチ分離（第３のトレンチ分離）、３０ トレンチ分離（第４のトレンチ分離）、３１ 電極構造、３２ トレンチ分離（第５のトレンチ分離）、３３ 表面保護膜（第１の表面保護膜）、３４ 表面保護膜（第２の表面保護膜）

Claims (15)

  1. 絶縁層を有する基板と、
    前記絶縁層上に設けられ、低圧領域、高圧領域、及び接続領域を有する半導体層と、
    前記低圧領域、前記高圧領域、及び前記接続領域を互いに絶縁分離する第１のトレンチ分離と、
    前記低圧領域に設けられ、入力した第１の信号を処理して第２の交流信号を出力する低電位信号処理回路と、
    前記高圧領域に設けられ、前記低電位信号処理回路よりも高い電位で動作し、前記第２の交流信号を処理して第３の信号を出力する高電位信号処理回路と、
    前記接続領域上に設けられ、前記第２の交流信号を前記低電位信号処理回路から前記高電位信号処理回路に伝達する容量とを備え、
    前記容量は、前記低電位信号処理回路に接続された低電位電極と、前記高電位信号処理回路に接続された高電位電極とを有し、
    前記低電位電極は、積層された複数の第１の配線層を有し、
    前記高電位電極は、積層された複数の第２の配線層を有し、
    前記複数の第１の配線層と前記複数の第２の配線層は、互いの側壁が対向して容量結合していることを特徴とする半導体装置。
  2. 前記第１のトレンチ分離は、前記低圧領域、前記高圧領域、及び前記接続領域のそれぞれの周囲を完全に囲っていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のトレンチ分離は、平面視で多重化された複数のトレンチ分離を有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 隣接する前記トレンチ分離の間に配置された前記半導体層を複数の領域に絶縁分割する第２のトレンチ分離とを更に備えることを特徴とする請求項３に記載の半導体装置。
  5. 前記低電位電極と前記高電位電極はそれぞれ平面視で複数の歯を持つ櫛状であり、
    前記低電位電極と前記高電位電極の一方の電極の歯が平面視で３方向を他方の電極により囲まれていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
  6. 前記低電位電極は互いに離間した第１及び第２の低電位電極を有し、
    前記高電位電極は互いに離間した第１及び第２の高電位電極を有し、
    前記第１の低電位電極と前記第１の高電位電極が第１の容量を構成し、
    前記第２の低電位電極と前記第２の高電位電極が第２の容量を構成し、
    前記第１の容量と前記第２の容量との間に、固定電位に接続された遮蔽電極が配置されていることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
  7. 前記低電位電極は、隣接する前記第１の配線層を互いに接続する第１の導体部を有し、
    前記高電位電極は、隣接する前記第２の配線層を互いに接続する第２の導体部を有し、
    前記第１の配線層の幅と前記第１の導体部の幅は等しく、
    前記第２の配線層の幅と前記第２の導体部の幅は等しいことを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
  8. 前記低電位電極は、隣接する前記第１の配線層を互いに接続し、前記第１の配線層の幅方向の両端部に離間して配置された複数の第１の導体部を有し、
    前記高電位電極は、隣接する前記第２の配線層を互いに接続し、前記第２の配線層の幅方向の両端部に離間して配置された複数の第２の導体部を有することを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
  9. 前記低電位電極と前記高電位電極の一方の電極は角部を有し、他方の電極は前記角部に対向する切り欠きを有し、
    前記角部と前記切り欠きは平面視で同心円状に丸められていることを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
  10. 前記低電位電極の下の前記半導体層と前記高電位電極の下の前記半導体層を絶縁分離する第３のトレンチ分離とを更に備えることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
  11. 前記低電位電極は互いに離間した第１及び第２の低電位電極を有し、
    前記高電位電極は互いに離間した第１及び第２の高電位電極を有し、
    前記第１の低電位電極と前記第１の高電位電極が第１の容量を構成し、
    前記第２の低電位電極と前記第２の高電位電極が第２の容量を構成し、
    前記半導体装置は、前記第１の容量の下の前記半導体層と前記第２の容量の下の前記半導体層を絶縁分離する第４のトレンチ分離とを更に備えることを特徴とする請求項１〜１０の何れか１項に記載の半導体装置。
  12. 前記低圧領域、前記高圧領域、及び前記接続領域を囲うように前記基板の外周に沿って離散的に配置された複数の電極構造と、
    前記複数の電極構造を互いに絶縁分離する第５のトレンチ分離とを更に備えることを特徴とする請求項１〜１１の何れか１項に記載の半導体装置。
  13. 隣接する前記電極構造の一部は前記基板の外周に沿って重複していることを特徴とする請求項１２に記載の半導体装置。
  14. 前記接続領域のみを覆う第１の表面保護膜と、
    前記低圧領域、前記高圧領域、及び前記接続領域を覆う第２の表面保護膜とを更に備えることを特徴とする請求項１〜１３の何れか１項に記載の半導体装置。
  15. 前記複数の第１の配線層と前記複数の第２の配線層を覆う表面保護膜を更に備え、
    前記複数の第１の配線層と前記複数の第２の配線層の一方は他方に比べて１層以上少なく、最上層が低いことを特徴とする請求項１〜１４の何れか１項に記載の半導体装置。
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