CN115275009A - 隔离电容的制备方法、隔离电容及封装结构 - Google Patents
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Abstract
本发明提供了一种隔离电容的制备方法、隔离电容及封装结构。所述隔离电容包括：基底，包括分立的第一基岛和第二基岛；彼此独立的第一电容下极板及第二电容下极板，分别位于所述第一基岛和第二基岛上；绝缘结构，设置在所述第一电容下极板与所述第二电容下极板之间，所述绝缘结构表面高于所述第一电容下极板及所述第二电容下极板的表面；第一电容介质层和第二电容介质层，分别位于所述第一、第二电容下极板表面，且分别设置在所述绝缘结构两侧；电容上极板，设置在所述绝缘结构表面、所述第一电容介质层表面及所述第二电容介质层表面。本发明通过提供一种隔离电容的制备方法、隔离电容及封装结构，提高了隔离电容的隔离度。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种隔离电容的制备方法、隔离电容及封装结构。
背景技术
在现有的芯片制造工艺中，由于目前的主流工艺厂商的芯片制作流程固定，其芯片的金属/介质层数固定，最大隔离耐压能力直接受芯片的金属/介质层数限制，封装结构受限于高度，无法增加介质层厚度。
目前的隔离电容大多为片上电容，以芯片内部的低层次金属为电容下极板，高层次金属/顶层金属为电容上极板，下极板通过芯片内部金属层与电路连接，上极板通过芯片pad与外部连接。
片上隔离电容广泛应用于标准数字隔离、隔离运放、隔离驱动等隔离芯片中。随着应用场景的转变与进化，针对片上隔离电容的电压隔离度的需求愈发严苛，由原有的3kV、5kV发展至如今的7kV、8kV，各种应用场景在未来对电压隔离度这一指标将会有更高的要求。目前制约片上电容隔离度的一个关键工艺指标便是当前工艺可提供的顶层金属与底层金属间层间介质的最大厚度，电容隔离度正比于层间介质的最大厚度，因此每个工艺都存在其可制作的隔离电容的隔离度极限。
为满足更高的隔离度需求，打破工艺生产对隔离电容的隔离度制约，现提出以下电容隔离芯片及其制作方法。
发明内容
本发明所要解决的技术问题是如何提高隔离电容的隔离度，提供一种隔离电容的制备方法、隔离电容及封装结构。
本发明提供一种隔离电容的制备方法，包括：提供一基底，包括分立的第一基岛和第二基岛；在所述第一基岛和第二基岛上形成彼此独立的第一电容下极板及第二电容下极板，所述第一电容下极板与所述第二电容下极板之间具有间隔；在所述间隔处形成绝缘结构，所述绝缘结构表面高于所述第一电容下极板及所述第二电容下极板的表面；在所述第一电容下极板表面形成第一电容介质层，在所述第二电容下极板表面形成第二电容介质层，且所述第一电容介质层及所述第二电容介质层分别设置在所述绝缘结构两侧；在所述绝缘结构表面、所述第一电容介质层表面及所述第二电容介质层表面形成一电容上极板，其中，所述电容上极板与所述第一电容介质层及第一电容下极板构成第一电容，所述电容上极板与所述第二电容介质层及第二电容下极板构成第二电容，所述第一电容与所述第二电容串联。
可选的，形成所述第一电容下极板及第二电容下极板的步骤具体包括：在所述基底表面形成第一绝缘层；刻蚀所述第一绝缘层，在所述第一基岛上形成第一电极板沟槽，在所述第二基岛上形成第二电极板沟槽；填充所述第一电极板沟槽和第二电极板沟槽，形成彼此独立的第一电容下极板及第二电容下极板。
可选的，形成所述绝缘结构的步骤具体包括：填充绝缘材料，形成第二绝缘层；去除部分所述第二绝缘层，分别暴露出部分所述第一电容下极板与部分所述第二电容下极板，在所述第一电容下极板及第二电容下极板之间形成绝缘结构。
本发明还提供一种隔离电容，包括：基底，包括分立的第一基岛和第二基岛；彼此独立的第一电容下极板及第二电容下极板，分别位于所述第一基岛和第二基岛上；绝缘结构，设置在所述第一电容下极板与所述第二电容下极板之间，所述绝缘结构表面高于所述第一电容下极板及所述第二电容下极板的表面；第一电容介质层和第二电容介质层，所述第一电容介质层位于所述第一电容下极板表面，所述第二电容介质层位于所述第二电容下极板表面，且所述第一电容介质层及所述第二电容介质层分别设置在所述绝缘结构两侧；电容上极板，设置在所述绝缘结构表面、所述第一电容介质层表面及所述第二电容介质层表面，其中，所述电容上极板与所述第一电容介质层及第一电容下极板构成第一电容，所述电容上极板与所述第二电容介质层及第二电容下极板构成第二电容，所述第一电容与所述第二电容串联。
本发明还提供一种封装结构，采用上述的隔离电容，包括：至少一所述隔离电容；第一芯片，电连接到所述第一电容的第一电容下极板；第二芯片，电连接到所述第二电容的第二电容下极板。
可选的，包括多个并联设置的所述隔离电容。
可选的，所述第一芯片和第二芯片分别设置在第三基岛和第四基岛上。
本发明通过提供一种隔离电容的制备方法、隔离电容及封装结构，提高了隔离电容的隔离度。
本发明隔离电容利用并列设置的第一电容下极板及第一电容介质层、第二电容下极板及第二电容介质层、及两者共用的电容上极板形成串联的第一电容与第二电容，所述隔离电容的电容介质层为第一电容介质层与第二电容介质层之和，本发明在不改变现有电容高度的基础上，大大增加了电容介质层的厚度，从而增加了隔离电容的电容隔离度，提高了隔离电容的耐压性能。
附图说明
为了更清楚地说明发明具体实施方式的技术方案，下面将对发明具体实施方式中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是本发明的一些具体实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一具体实施方式隔离电容的制备方法示意图。
图2A-图2E为本发明一具体实施方式隔离电容的制备方法工艺流程图。
图3为本发明一具体实施方式形成电容下极板的步骤示意图。
图4A-图4C为本发明一具体实施方式形成电容下极板的工艺流程图。
图5为本发明一具体实施方式形成绝缘结构的步骤示意图。
图6A-图6B为本发明一具体实施方式形成绝缘结构的工艺流程图。
图7为本发明一具体实施方式所述的隔离电容结构示意图。
图8A-图8B为本发明一具体实施方式所述的封装结构示意图。
具体实施方式
本发明所要解决的技术问题是如何提高隔离电容的隔离度，下面结合附图对本发明提供的隔离电容的制备方法、隔离电容及封装结构做详细说明。
图1为本发明一具体实施方式隔离电容的制备方法示意图，包括：步骤S11，提供一基底，包括分立的第一基岛和第二基岛；步骤S12，在所述第一基岛和第二基岛上形成彼此独立的第一电容下极板及第二电容下极板，所述第一电容下极板与所述第二电容下极板之间具有间隔；步骤S13，在所述间隔处形成绝缘结构，所述绝缘结构表面高于所述第一电容下极板及所述第二电容下极板的表面；步骤S14，在所述第一电容下极板表面形成第一电容介质层，在所述第二电容下极板表面形成第二电容介质层，且所述第一电容介质层及所述第二电容介质层分别设置在所述绝缘结构两侧；步骤S15，在所述绝缘结构表面、所述第一电容介质层表面及所述第二电容介质层表面形成一电容上极板，其中，所述电容上极板与所述第一电容介质层及第一电容下极板构成第一电容，所述电容上极板与所述第二电容介质层及第二电容下极板构成第二电容，所述第一电容与所述第二电容串联。
图2A-图2E为本发明一具体实施方式隔离电容的制备方法工艺流程图。
请参阅图2A及步骤S11，提供一基底201，包括分立的第一基岛201A和第二基岛201B。在本实施例中，所述基底采用现有技术预先制备，采用二氧化硅材料，可用现有封装框架直接形成。在本发明的其他实施例中，所述第一基岛201A和第二基岛201B也可以采用刻蚀、曝光、电镀等方式形成。
请参阅图2B及步骤S12，在所述第一基岛201A和第二基岛201B上形成彼此独立的第一电容下极板204A及第二电容下极板204B，所述第一电容下极板204A与所述第二电容下极板204B之间具有间隔。具体的，所述电容下极板通过电镀或溅射的方式形成，所述第一电容下极板204A及第二电容下极板204B的材料选自铜、铝、金中的一种或多种。
进一步，图3为本发明一具体实施方式形成电容下极板的步骤示意图。形成所述第一电容下极板204A及第二电容下极板204B的步骤具体如下：
请参阅图4A及步骤S31，在所述基底201表面形成第一绝缘层202。
请参阅图4B及步骤S32，刻蚀所述第一绝缘层202，在所述第一基岛上形成第一电极板沟槽203A，在所述第二基岛上形成第二电极板沟槽203B。
请参阅图4C及步骤S33，填充所述第一电极板沟槽203A和第二电极板沟槽203B，形成彼此独立的第一电容下极板204A及第二电容下极板204B。
上述步骤完成后，继续进行如下的隔离电容制备。
请参阅图2C及步骤S13，在所述间隔处形成绝缘结构205，所述绝缘结构205表面高于所述第一电容下极板204A及所述第二电容下极板204B的表面。
进一步，图5为本发明一具体实施方式形成绝缘结构的步骤示意图。形成所述绝缘结构的步骤具体如下：
请参阅图6A及步骤S61，填充绝缘材料，形成第二绝缘层210。所述绝缘材料与所述第一绝缘层202采用的材料相同，填充的所述绝缘材料与所述第一绝缘层202共同构成第二绝缘层210。
请参阅图6B及步骤S62，去除部分所述第二绝缘层210，分别暴露出部分所述第一电容下极板204A与部分所述第二电容下极板204B，在所述第一电容下极板及第二电容下极板之间形成绝缘结构205。所述第一电容下极板204A及第二电容下极板204B将在后续步骤中形成突出部分，用于与芯片进行打线连接。
上述步骤完成后，继续进行如下的隔离电容制备。
请参阅图2D及步骤S14，在所述第一电容下极板204A表面形成第一电容介质层207A，在所述第二电容下极板204B表面形成第二电容介质层207B，且所述第一电容介质层207A及所述第二电容介质层207B分别设置在所述绝缘结构205两侧。进一步，还包括去除部分所述绝缘结构205，使所述绝缘结构205与所述第一电容介质层207A及所述第二电容介质层207B高度齐平；去除部分所述绝缘结构205可采用化学机械抛光。具体的，所述第一电容介质层207A和第二电容介质层207B的材料选自陶瓷介质、二氧化硅、环氧树脂、聚酰亚胺中的一种或多种。所述第一电容介质层207A和第二电容介质层207B用于隔离高压，防止高压电离击穿。在本实施例中，所述绝缘结构205与所述第一电容介质层207A及所述第二电容介质层207B高度相同，以完全隔离介质层，达到加强隔离的效果。
请参阅图2E及步骤S15，在所述绝缘结构205表面、所述第一电容介质层207A表面及所述第二电容介质层207B表面形成一电容上极板208，其中，所述电容上极板208与所述第一电容介质层207A及第一电容下极板204A构成第一电容，所述电容上极板208与所述第二电容介质层207B及第二电容下极板204B构成第二电容，所述第一电容与所述第二电容串联。在本实施例中，所述电容上极板208的边界与所述第一电容介质层207A和第二电容介质层207B的边界齐平。
上述步骤完成后，去除多余结构，包括所述第一电容下极板204A和第二电容下极板204B两侧的绝缘层，即形成本发明一种具体实施方式中的隔离电容。
图7为本发明一具体实施方式所述的隔离电容结构示意图。所述隔离电容为两个电容的串联结构，包括：基底，包括分立的第一基岛201A和第二基岛201B；彼此独立的第一电容下极板204A及第二电容下极板204B，分别位于所述第一基岛201A和第二基岛201B上；绝缘结构205，设置在所述第一电容下极板204A与所述第二电容下极板204B之间，所述绝缘结构205表面高于所述第一电容下极板204A及所述第二电容下极板204B的表面；第一电容介质层207A和第二电容介质层207B，所述第一电容介质层207A位于所述第一电容下极板204A表面，所述第二电容介质层207B位于所述第二电容下极板204B表面，且所述第一电容介质层207A及所述第二电容介质层207B分别设置在所述绝缘结构205两侧；电容上极板208，设置在所述绝缘结构205表面、所述第一电容介质层207A表面及所述第二电容介质层207B表面，其中，所述电容上极板208与所述第一电容介质层207A及第一电容下极板204A构成第一电容，所述电容上极板208与所述第二电容介质层207B及第二电容下极板构204B成第二电容，所述第一电容与所述第二电容串联。
电容隔离度正比于电容介质层的厚度，电容介质层厚度越大，电容隔离度越高，电容的耐压性越强，间隔值越小，而现有的电容结构，受到空间限制(例如芯片最高金属层的高度限制)，其电容介质层的厚度存在极限，无法继续增大。而本发明隔离电容利用并列设置的第一电容下极板及第一电容介质层、第二电容下极板及第二电容介质层、及两者共用的电容上极板形成串联的第一电容与第二电容，所述隔离电容的电容介质层为第一电容介质层与第二电容介质层之和，本发明在不改变现有电容高度的基础上，大大增加了电容介质层的厚度，从而增加了隔离电容的电容隔离度，提高了隔离电容的耐压性能。
本发明还提供一种封装结构，图8A-图8B为本发明一具体实施方式所述的封装结构示意图。
请参考图8A所示的封装结构剖面示意图，所述封装结构采用上述的隔离电容，包括：至少一所述隔离电容；第一芯片801，电连接到所述第一电容的第一电容下极板204A；第二芯片802，电连接到所述第二电容的第二电容下极板204B。所述第一芯片801和第二芯片802采用引线分别连接到所述隔离电容。在本实施例中，所述第一电容下极板204A及第二电容下极板204B包括突出部分，所述第一芯片801和第二芯片802分别连接到所述第一电容下极板204A及第二电容下极板204B的突出部分；所述引线采用铜引线。
具体的，所述第一电容下极板204A和第二电容下极板204B的材料选自铜、铝、金中的一种或多种。在本实施例中，所述电容上极板208采用和第一电容下极板204A和第二电容下极板204B相同的材料。所述电容上极板208为单一连通结构，整体覆盖于第一基岛201A和第二基岛201B的第一电容介质层207A和第二电容介质层207B上，所述第一电容与所述第二电容的串联。
进一步，所述第一电容下极板204A和第二电容下极板204B分别设置在第一基岛201A和第二基岛201B上；所述第一芯片801和第二芯片802分别设置在第三基岛803和第四基岛804上。所述第一基岛201A、第二基岛201B、第三基岛803和第四基岛804采用现有技术预先制备，采用二氧化硅材料。
为了进一步说明封装结构，请参考图8B所示的封装结构俯视图。
图8B所示的虚线框即为所述第一电容介质层207A和第二电容介质层207B的位置示意。所述第一电容介质层207A和第二电容介质层207B的材料选自陶瓷介质、二氧化硅、环氧树脂、聚酰亚胺中的一种或多种；所述电容介质层位于上下极板之间，用于隔离高压，防止层间介质间的高压电离击穿。电容隔离度正比于串联的两电容的电容介质层厚度之和，电容介质层厚度越大，所用绝缘材料的隔离度越高，则电容的耐压性越强，间隔值越小。需要说明的是，图8B中有四对串联电容，仅为示意用，上述技术方案不止适用于图中电容数量的结构，任意对数的串联电容均可。
进一步，所述封装结构包括多个并联设置的所述隔离电容。如图8A所，每两个水平相邻的虚线框，代表一个上述的隔离电容。本实施例所示的封装结构包括四个并联设置的所述隔离电容，在本发明的其他实施例中，还可以采用其他数量的隔离电容并联，组成封装结构。
电容隔离度正比于电容介质层的厚度，电容介质层厚度越大，电容隔离度越高，电容的耐压性越强，间隔值越小，而现有的电容结构，受到空间限制(例如芯片最高金属层的高度限制)，其电容介质层的厚度存在极限，无法继续增大。而本发明隔离电容利用并列设置的第一电容下极板及第一电容介质层、第二电容下极板及第二电容介质层、及两者共用的电容上极板形成串联的第一电容与第二电容，所述隔离电容的电容介质层为第一电容介质层与第二电容介质层之和，本发明在不改变现有电容高度的基础上，大大增加了电容介质层的厚度，从而增加了隔离电容的电容隔离度，提高了隔离电容的耐压性能。
在现有的芯片制造工艺中，由于目前的主流工艺厂商的芯片制作流程固定，其芯片的金属/介质层数固定，最大隔离耐压能力直接受芯片的金属/介质层数限制，现有的封装结构受限于高度，无法增加介质层厚度。上述隔离电容摆脱了芯片最高金属层的高度限制，可对隔离电容的电容介质层高度进行有效增加，从而有效提高了隔离电容的隔离度。
本发明通过提供一种隔离电容的制备方法、隔离电容及封装结构，提高了隔离电容的隔离度。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (9)
1.一种隔离电容的制备方法，其特征在于，包括：
提供一基底，包括分立的第一基岛和第二基岛；
在所述第一基岛和第二基岛上形成彼此独立的第一电容下极板及第二电容下极板，所述第一电容下极板与所述第二电容下极板之间具有间隔；
在所述间隔处形成绝缘结构，所述绝缘结构表面高于所述第一电容下极板及所述第二电容下极板的表面；
在所述第一电容下极板表面形成第一电容介质层，在所述第二电容下极板表面形成第二电容介质层，且所述第一电容介质层及所述第二电容介质层分别设置在所述绝缘结构两侧；
在所述绝缘结构表面、所述第一电容介质层表面及所述第二电容介质层表面形成一电容上极板，其中，所述电容上极板与所述第一电容介质层及第一电容下极板构成第一电容，所述电容上极板与所述第二电容介质层及第二电容下极板构成第二电容，所述第一电容与所述第二电容串联。
2.根据权利要求1所述的方法，其特征在于，形成所述第一电容下极板及第二电容下极板的步骤具体包括：
在所述基底表面形成第一绝缘层；
刻蚀所述第一绝缘层，在所述第一基岛上形成第一电极板沟槽，在所述第二基岛上形成第二电极板沟槽；
填充所述第一电极板沟槽和第二电极板沟槽，形成彼此独立的第一电容下极板及第二电容下极板。
3.根据权利要求1所述的方法，其特征在于，形成所述绝缘结构的步骤具体包括：
填充绝缘材料，形成第二绝缘层；
去除部分所述第二绝缘层，分别暴露出部分所述第一电容下极板与部分所述第二电容下极板，在所述第一电容下极板及第二电容下极板之间形成绝缘结构。
4.根据权利要求1所述的方法，其特征在于，包括：所述第一电容下极板及第二电容下极板形成突出部分，用于与芯片进行打线连接。
5.一种隔离电容，其特征在于，包括：
基底，包括分立的第一基岛和第二基岛；
彼此独立的第一电容下极板及第二电容下极板，分别位于所述第一基岛和第二基岛上；
绝缘结构，设置在所述第一电容下极板与所述第二电容下极板之间，所述绝缘结构表面高于所述第一电容下极板及所述第二电容下极板的表面；
第一电容介质层和第二电容介质层，所述第一电容介质层位于所述第一电容下极板表面，所述第二电容介质层位于所述第二电容下极板表面，且所述第一电容介质层及所述第二电容介质层分别设置在所述绝缘结构两侧；电容上极板，设置在所述绝缘结构表面、所述第一电容介质层表面及所述
第二电容介质层表面，其中，所述电容上极板与所述第一电容介质层及第一电容下极板构成第一电容，所述电容上极板与所述第二电容介质层及第二电容下极板构成第二电容，所述第一电容与所述第二电容串联。
6.一种封装结构，采用权利要求5所述的隔离电容，其特征在于，包括：
至少一所述隔离电容；
第一芯片，电连接到所述第一电容的第一电容下极板；
第二芯片，电连接到所述第二电容的第二电容下极板。
7.根据权利要求6所述的封装结构，其特征在于，包括多个并联设置的所述隔离电容。
8.根据权利要求6所述的封装结构，其特征在于，所述第一芯片和第二芯片分别设置在彼此独立的第三基岛和第四基岛上。
9.根据权利要求6所述的封装结构，其特征在于，包括：所述第一电容下极板及第二电容下极板包括突出部分，所述第一芯片和第二芯片分别连接到所述第一电容下极板及第二电容下极板的突出部分。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20230118 Address after: 201203 Pudong New Area, Shanghai, China (Shanghai) free trade trial area, No. 3, 1 1, Fang Chun road. Applicant after: Shanghai Xinggan Semiconductor Co.,Ltd. Address before: 201203 Pudong New Area, Shanghai, China (Shanghai) free trade trial area, No. 3, 1 1, Fang Chun road. Applicant before: SENKO MIRCO-ELECTRONICS CO.,LTD. |
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