JP6535124B2 - 半導体装置 - Google Patents
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Description
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
図1は、第1の実施形態に係る半導体装置SDの構成を示す平面図である。図2は図1のA−A´断面図であり、図3は図1のB−B´断面図である。半導体装置SDは、リードフレームのダイパッドDP(基板搭載部材の一例)の上に矩形の半導体チップSCを搭載し、さらにダイパッドDP及び半導体チップSCを封止樹脂MDRで封止したものである。リードフレームは、例えば銅などの導電性の材料によって形成されている。
図6は、第2の実施形態に係る半導体装置SDの構成を示す平面図である。図7は、図6のA−A´断面図である。本実施形態に係る半導体装置SDは、以下の点を除いて第1の実施形態に係る半導体装置SDと同様の構成である。
図8は、第3の実施形態に係る半導体装置SDの構成を示す平面図である。図9は、図8のA−A´断面図である。本実施形態に係る半導体装置SDは、基板電位用リード端子LD4を有していない点を除いて、第1の実施形態に係る半導体装置SDと同様の構成である。このため、本実施形態では、ダイパッドDP及び半導体基板BSBはフローティングになる。
AR2 第2回路形成領域
AR3 インダクタ形成領域
BSB 半導体基板
CIR1 第1回路
CIR2 第2回路
DP ダイパッド
IND1 第1インダクタ
IND2 第2インダクタ
INL 埋込絶縁層
LD1 リード端子
LD2 リード端子
LD3 リード
LD4 基板電位用リード端子
MDR 封止樹脂
MINC 多層配線層
PAD1 第1電極パッド
PAD2 第2電極パッド
PAD3 第3電極パッド
PAD4 第4電極パッド
SC 半導体チップ
SD 半導体装置
SIE 分離用絶縁層
SL 半導体層
SUB 基板
TR1 トランジスタ
TR2 トランジスタ
TR3 トランジスタ
TR4 トランジスタ
WEL1 第1ウェル
WEL2 第2ウェル
WEL3 第3ウェル
WEL4 第4ウェル
WIR ボンディングワイヤ
Claims (12)
- 基板搭載部材と、
前記基板搭載部材から電気的に絶縁された第1リードと、
前記基板搭載部材から電気的に絶縁された第2リードと、
前記基板搭載部材上に配置され、かつ半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有する基板と、
前記絶縁層上に形成され、かつ第1ボンディングワイヤを介して前記第1リードに電気的に接続された第1回路と、
前記絶縁層上に形成され、第2ボンディングワイヤを介して前記第2リードに電気的に接続され、かつ前記第1回路から電気的に絶縁された第2回路と、
前記半導体層上に形成され、かつ前記第1回路と電気的に接続された第1インダクタと、
前記半導体層上において前記第1インダクタと対向するように形成され、かつ前記第2回路と電気的に接続された第2インダクタと、
を有し、
前記第1回路の基準電位は、前記第1リードおよび前記第1ボンディングワイヤを介して前記第1回路に印加され、
前記第2回路の基準電位は、前記第2リードおよび前記第2ボンディングワイヤを介して前記第2回路に印加され、
前記半導体基板に印加される電位は、ボンディングワイヤを介することなく、前記基板搭載部材を介して印加され、
前記半導体基板に印加される電位は、前記第1回路の基準電位および前記第2回路の基準電位の少なくとも一方と異なる電位である、半導体装置。 - 請求項1に記載の半導体装置において、
前記基板、前記第1回路、前記第2回路、前記第1インダクタ、前記第2インダクタ、前記第1リードの一部、前記第2リードの一部および前記基板搭載部材の一部を封止している封止樹脂をさらに有し、
前記第1リードの他の残部と、前記第2リードの残部と、前記基板搭載部材の残部とは、前記封止樹脂から露出している、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1回路および前記第2回路を互いに電気的に絶縁するために、前記半導体層に形成された第1分離用絶縁層をさらに有する、半導体装置。 - 請求項3に記載の半導体装置において、
前記第1回路および前記第2回路を互いに電気的に絶縁するために、前記半導体層に形成された第2分離用絶縁層をさらに有する、半導体装置。 - 請求項4に記載の半導体装置において、
前記第1インダクタおよび前記第2インダクタは、前記第1分離用絶縁層により前記第1回路から電気的に絶縁され、かつ前記第2分離用絶縁層により前記第2回路から電気的に絶縁された前記半導体層上に形成されている、半導体装置。 - 請求項5に記載の半導体装置において、
前記第1分離用絶縁層は、前記半導体層の上面から前記絶縁層に達するように形成され、
前記第2分離用絶縁層は、前記半導体層の上面から前記絶縁層に達するように形成されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体基板の厚さは、100μm以下である半導体装置。 - 請求項1に記載の半導体装置において、
前記第1回路の基準電位と前記第2回路の基準電位の差は、100V以上である半導体装置。 - 請求項1に記載の半導体装置において、
平面視において、前記第1インダクタおよび前記第2インダクタは、前記第1回路および前記第2回路の間に形成されている、半導体装置。 - 請求項2に記載の半導体装置において、
前記基板搭載部材の裏面は、前記封止樹脂から露出している、半導体装置。 - 請求項2に記載の半導体装置において、
前記基板搭載部材は、前記封止樹脂から露出しているリード端子を含む、半導体装置。 - 請求項1に記載の半導体装置において、
前記基板搭載部材は、ダイパッドである、半導体装置。
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JP2017022798A Division JP6343047B2 (ja) | 2017-02-10 | 2017-02-10 | 半導体装置 |
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JP2018142726A JP2018142726A (ja) | 2018-09-13 |
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