JP3759415B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置にかかり、特に絶縁スイッチ回路およびその応用回路を組み込んだ半導体装置に関する。
【０００２】
【従来の技術】
複数の電気回路間を電気的に絶縁分離することにより、操作者あるいは設備の安全性を確保し、あるいはノイズの低減等を図ることができる。絶縁分離する手段としては、従来の個別部品のトランスやフォトカプラなどに代わって、絶縁容量を使った絶縁スイッチやアイソレータを半導体基板に形成した半導体装置およびその応用回路装置が提案されている。この公知例としては、ＵＳＰ４，３３９，６６８：Ｍｏｎｌｉｔｈｉｃａｌｌｙ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｏｆ ｈｉｇｈ ｄｉｅｌｅｃｔｒｉｃ ｓｔｒｅｎｇｔｈ ｆｏｒ ｅｌｅｃｔｒｉｃａｌｌｙ ｃｏｕｐｌｉｎｇ ｉｓｏｌａｔｅｄ ｃｉｒｃｕｉｔｓ や、ＷＯ９８／４４６８７：モノリシック絶縁カプラ及びこれを応用したモノリシック回線インターフェイス回路およびモデム装置があり、半導体を利用した装置の小型化に貢献している。
【０００３】
【発明が解決しようとする課題】
半導体装置は、小型化、低価格化することが常に要求され、この観点から従来技術を検討すると、基板上に形成する絶縁容量の占有面積が大きな問題になる。すなわち、信号を伝達するには二つ以上の絶縁容量を必要とし、例えば半導体基板上に、この容量を１０００ＶＡＣの耐圧で１ｐＦの容量を２個形成するには、約０．３ミリメートル×０．６ミリメートルの面積を必要とする。しかもこの面積は半導体の配線ルールが変わっても殆ど変化することはない。
【０００４】
本発明は、これらの問題点に鑑みてなされたもので、前記絶縁容量を少ない実装面積で形成することのできる半導体装置を提供する。
【０００５】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を採用した。
【０００６】
半導体基板に形成した埋込絶縁層と、前記埋込絶縁層上に互いに絶縁して形成し、かつ前記半導体基板を介して容量結合する複数の電気回路と、前記電気回路上に形成し、内部に前記複数の電気回路と容量結合する電極を備えた配線層とからなり、前記複数の電気回路の一方には交番波形を発生するドライバ回路を含み、前記ドライバ回路は、第１電源電圧ノードと第２電源電圧ノードおよび第１入力ノードと第１出力ノードに接続され、他方の電気回路には交番波形を再生するレシーバ回路を含み、前記レシーバ回路は、第３電源電圧ノードと第４電源電圧ノードおよび第２入力ノードと第２出力ノードに接続され、前記交番波形を再生するレシーバ回路は入力保護素子を有し、該入力保護素子は第１ダイオードと第２ダイオードからなり、前記第１ダイオードは前記第４電源電圧ノードと前記第２入力ノードとの間に接続され、前記第２ダイオードは前記第２入力ノードと前記と第３電源電圧ノードの間に接続され、前記第１および第２ダイオードが前記電極を介して形成される容量を介してチャージポンプ回路を構成し、前記複数の電気回路を、前記半導体基板を介して形成される容量および前記電極を介して形成される容量を介して結合した。
【０００７】
【発明の実施の形態】
以下に本発明の第１の実施形態を図１ないし図１０を用いて説明する。図１は、本実施形態のかかる半導体装置の平面図、図２は図１のＡ−Ａ断面図である。図に示すように、半導体装置１は大きく分けて半導体チップ１０、該半導体チップ１０を実装する際の支持体であるタブ２０、半導体チップ１０に信号を入出力する１次側リードフレーム端子３１、２次側リードフレーム端子３２、およびこられの部品を絶縁固定する絶縁樹脂４０からなる。前記タブ２０にはチップ１０を接着固定し、タブサポート６１〜６８によりモールド時に固定支持する。
【０００８】
半導体チップ１０の入力側には、１次側ボンデングパッド１１１、１次側回路１１２、ドライバ回路１１３、レシーバ回路１１４、絶縁容量１１５、１２０、絶縁容量の上部電極１１７、１１８を形成する。また半導体チップの出力側には、絶縁容量１１９、１２０、絶縁容量の上部電極１１７、１１８、レシーバー回路１２１、ドライバ回路１２２、チャージポンプ回路からなる絶縁スイッチの制御回路１２３、２次側回路１２４、２次側ボンデングパッド１２５を形成する。
【０００９】
また、入力側回路および出力側回路間は埋め込みトレンチ１２６により絶縁分離する。配線１２９−１ないし１２９−４は絶縁容量１１５、１１９、１１６、１２０とドライバ回路１１３、１２２およびレシーバ回路１１４、１２１間を結ぶ配線である。なお、絶縁容量の入力回路側上部電極および出力回路側上部電極は上部配線によって同一面内に一体形成されている。
【００１０】
図２の断面図に示すように、チップ１０をタブ２０に接着固定し、リードフレーム３１、３２とチップ１０のボンディングパッド１１１、１２５間をボンデングワイヤ５１、５２で接続した後に、絶縁樹脂４０でリードフレームをを一部露出して全体をモールドする。
【００１１】
チップ１０は、シリコン基板１３１、埋込み絶縁層１３２、ＳＯＩ層１３３からなるＳＯＩウエハ上に、ホトマスク、エッチング、拡散或いは成膜プロセスにより、トランジスタ、抵抗、容量、コイル、配線、等からなる１次側回路１１２、２次側回路１２４、および絶縁容量の下部電極１２７、１２８を形成して後、配線層１３４中に、第１配線層１２９および第２配線層１３０を２層に形成し、さらに、ボンデングパッド１１１、１２５用に配線層１３４を形成する絶縁物に穴をあけたものである。
【００１２】
チップ１０上形成した１次側回路１１２および２次側回路１２４は、埋込み絶縁層１３２、ＳＯＩ層１３３に形成した埋込みトレンチ１２６、配線層１３４を形成する形成する絶縁薄膜により強固に絶縁される。また、前記１次回路および２次回路は、ボンデイングパッド１１１、１２５からボンディングワイヤ５１、５２を介してリードフレーム３１、３２に接続される。
【００１３】
このような構造の半導体装置は、１次側回路１１２と基板１３１間、および２次側回路１２４と基板１３１間にそれぞれ容量が形成される。これらの容量と前記上部電極１１７および１１８を介して形成される絶縁容量を用いることにより、後述するように１次側回路および２次側回路間を絶縁分離して容量結合することができる。なお、チップ１０内に形成する各回路領域内の絶縁分離には、低圧ＬＳＩで一般に用いられる通常のＰＮ接合分離を用いることができるが、ＳＯＩ基板を用いたトレンチ分離や誘電体分離基板を用いた誘電体分離等の特別な絶縁分離手段を設けてもよい。
【００１４】
この半導体装置は、例えば、厚さ１００μｍオーダーのＳｉ基板と厚さ数十μｍ以下のＳｉ層で厚さ１０μｍ程度以下の絶縁層をサンドイッチした構造のＳＯＩウエハ上に、ＳＯＩの加工プロセスを用いて複数の回路を島状に絶縁分離して形成し、さらにこれらの回路間を架橋するように絶縁容量を配置して形成することができる。この半導体装置においては、一方の回路（１次側回路）から他方の回路（２次側回路）へ制御信号を伝達する場合は、前述のように、前記絶縁容量と前記回路領域と基板間の容量を利用することができる。なお、以下の図において図１ないし図２に示される部分と同一部分については同一符号を付してその説明を省略する。
【００１５】
図３は、本実施形態にかかる半導体装置を絶縁スイッチに適用した例を示す図である。図において、１次側回路と２次側回路を架橋する絶縁容量１１５、１１９、１１６、１２０は、各々Ｃｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４、で表している。１４１、１４２は各々１次側回路領域と基板間の容量Ｃｂ１、Ｃｂ２であり、１４３、１４４は２次側回路領域と基板間の容量Ｃｂ３、Ｃｂ４である。なお、これらの容量Ｃｂ１ないしＣｂ４は前記絶縁基板を介して形成される容量を模式的に記載したものであり、図のａ−ｂ間はシリコン基板１３１を介して導通することになる。また、これらの容量は実際上、１次側回路および２次側回路と各々の電源ＶＤＤ１、ＶＤＤ２間あるいは接地ＧＮＤ１、ＧＮＤ２間に存在することになる。（図示せぬが、ＶＤＤ１とＧＮＤ２間、およびＶＤＤ２とＧＮＤ１間にも容量が存在し、オンチップすると大抵の場合Ｃｃ＜Ｃｂの関係となる）。また、１５０は電源、１５１は信号源、１５２、１５３はそれぞれ入力容量Ｃ１および出力容量Ｃ２、１５４、１５５、１５６はそれぞれ絶縁スイッチを構成するトランジスタＱ１、Ｑ２、Ｑ３、１５７、１５８はそれぞれ抵抗Ｒ１，Ｒ２である。この回路は、ドライバ回路１１３および絶縁スイッチの制御回路１２３と、絶縁容量ＣｃおよびＳＯＩ層内の回路と基板間の容量Ｃｂを組み合わせてチャージポンプ回路を構成したものである。
【００１６】
本実施例では前記回路素子を図のように接続して、電源１５０の電圧３Ｖ、信号源１５１の信号を１０ＭＨｚのパルス信号に設定し、さらにＣ１を０．１μＦ、Ｃ２を１μＦ、Ｒ１およびＲ２を３０ｋΩとし、ＶＣＣ端子に３．５Ｖを加える。ことができる。また、絶縁スイッチ制御回路１２３の部分を埋込みトレンチで他の回路と分離することにより、該スイッチ制御回路を自在に配置することが可能であり、ハイサイドスイッチを実現することができる。
【００１７】
図４は、図３に示す回路の動作を説明する図である。図に示すように、信号源１５１から信号パルスＩＮ１を供給する。絶縁スイッチ制御回路１２３は、ドライバ１１３およびＣｃ１，Ｃｃ３を通じて前記パルスＩＮ１を受信すると、その出力Ｃ−ＳＷを徐々に上昇し、前記パルス入力ＩＮ１を止めるとその出力を徐々に低下する。すなわち、出力Ｃ−ＳＷがが立ち上がると、外部のスイッチ素子Ｑ１がオンする。その結果、Ｑ２，Ｑ３が順次オンして、電源ＶＤＣがレシーバ回路１２１に供給された後、入力信号ＩＮ１のパルスが出力ＯＵＴ１に現れる。
【００１８】
同様に、２次側回路の信号パルスＩＮ２は前記電源ＶＤＣがドライバ回路１２２に供給された後、Ｃｃ４、Ｃｃ２およびレシーバ回路１１４を通じて出力ＯＵＴ２に現れる。
【００１９】
１次側回路からのパルス信号ＩＮ１停止すると、出力Ｃ−ＳＷは低下して、Ｑ１、Ｑ２、Ｑ３がオフし、電源がオフされてレシーバ回路１２１出力ＯＵＴ１、ドライバ回路１２２入力ＩＮ２が停止する。なお、前記パルス信号ＩＮ１は連続パルスである必要はない。しかし、０から１、あるいは１から０への変化の頻度が多いほど出力Ｃ−ＳＷは早く立上るので、信号形式、パルス変化の割合を考慮して回路定数を適当に選択することにより所望の出力を得ることができる。
【００２０】
図５は、半導体装置を絶縁スイッチ回路に適用した他の例を示す図である。図において、１６１、１６２は各々ダイオードＤ１、Ｄ２、１６３は容量Ｃｏ、１６４は抵抗Ｒｏであり、これらの要素によりチャージポンプ回路からなるスイッチ制御回路１２３が構成される。
【００２１】
図６は、図５示す絶縁スイッチ回路の動作を説明する図である。この回路は入力容量をＣｂおよびＣｃからなる等価直列容量Ｃｐ（Ｃｃ＜＜Ｃｂであるから、実質はＣｐ＝Ｃｃ）とするチャージポンプ動作を行う。入力信号ＩＮ１としてパルス信号が入力すると、パルスの立上りでダイオードＤ１を介して入力容量Ｃｐが入力電圧に等しい電圧に充電され、入力電圧の立下りには、この電荷がダイオードＤ２を介して出力容量Ｃｏに充電される。この転送動作に電荷損失がなければ、容量ＣｏにはＣｐ×ＶＤＤ１の電荷が蓄積され、出力電圧Ｃ−ＳＷはＶＤＤ１×Ｃｐ／Ｃｏになる。このような動作を繰り返して出力容量Ｃｏには電荷を蓄積されるが、電荷蓄積により出力容量Ｃｏの電圧が上昇するに従って転送される電荷量は減少していき、定常的には出力電流相当、すなわちトランジスタＱ１のベース電流と抵抗Ｒｏに流れる電流に相当する電荷転送がなされる。前記電荷蓄積により出力電圧Ｃ−ＳＷが上昇すれば、それにつれてトランジスタＱ１オン方向にバイアスされて、スレショールド電圧以上の電圧になるとＱ１、Ｑ２，Ｑ３がオンして、半導体装置には電源電圧ＶＤＣが印加される。すなわち、絶縁スイッチ機能が実現される。
【００２２】
本実施形態では、半導体基板１３１とＳＯＩ層基板１３３内に形成した１次側回路１１２あるいは２次側回路間に形成する容量Ｃｂ、および上部電極１１７あるいは１１８を介して形成する容量Ｃｃを利用して１次側回路と２次側回路を結合したので、アイソレータあるいは１次側回路と２次側回路を絶縁分離した絶縁スイッチ回路を構成することができる。また、前記容量Ｃｂを利用しているので、実際に形成すべき絶縁容量は前記容量Ｃｃのみで済むために、シングルエンド駆動の絶縁スイッチをオンチップで小型に実現できる。
【００２３】
図７は、半導体装置を絶縁スイッチ回路に適用したさらに他の例を示す図である。図において、１７１、１７２、１７６は各々ダイオードＤ１，Ｄ２、Ｄ３、１７４は容量Ｃｏ、１７５は抵抗Ｒｏであり、これらの要素によりチャージポンプ回路からなる絶縁スイッチ制御回路１２３が構成される。
【００２４】
図８は図７示す絶縁スイッチ回路の動作を説明する図である。この回路の動作は図５に示す回路とほぼ同様であるが、絶縁スイッチの出力電圧をレシーバ回路１１９に電源として供給しているので、電源の立上りと同期して、電源電圧変動に追随した電圧のアイソレータ出力が得られる。
【００２５】
なお、図のように出力電圧Ｃ−ＳＷで外部スイッチ素子Ｑ１ないしＱ３を駆動し、ダイオードＤ３を介して電源電圧ＶＤＣをＶＤＤ２に接続すれば、接続後にはチャージポンプ出力電圧によらないアイソレータ出力ＯＵＴを得ることができる。なお、絶縁スイッチＱ３をオフするには、レシーバ回路とＣ−ＳＷ回路とを電気的に分離できるようにしておけば良いが、図の回路の場合でも、図示せぬオフ手段によりを起動後にトランジスタＱ１に供給するパルス入力を止めればよい。
【００２６】
本実施形態では、半導体基板１３１とＳＯＩ層基板１３３内に形成した１次側回路１１２あるいは２次側回路間に形成する容量Ｃｂ、および上部電極１１７あるいは１１８を介して形成する容量Ｃｃを利用して１次側回路と２次側回路を結合したので、１次側回路と２次側回路を絶縁分離した絶縁スイッチ回路を構成することができる。また、前記容量Ｃｂを利用しているので、実際に形成すべき絶縁容量は前記容量Ｃｃのみで済むために、シングルエンド駆動の絶縁スイッチやアイソレータをオンチップで小型に実現できる。
【００２７】
また、前記容量Ｃｂを利用したチャージポンプ回路を形成する際に、絶縁スイッチのレシーバー側に配置した保護ダイオード１７６を利用することで、２次側回路の電源に電圧を供給し、この電源を用いて２次側の配置した絶縁スイッチＱ１ないしＱ３を操作できるので、絶縁スイッチ専用の素子を減らしてチャージポンプ回路を形成することができ、チップ面積の増大を抑制でき、その結果ＩＣ面積が小さくできる効果がある。なお、図７において、チャージポンプ出力を大きく設定すればダイオードＤ３を介した外部電源供給なしの動作をさせることができる。すなわち、チャージポンプ回路で送った電力で絶縁スイッチを動作させることによりオンオフ可能な絶縁スイッチが実現できる。
【００２８】
図９は、絶縁スイッチ回路に適用したさらに他の例を示す図である。図において、２００は半導体装置、２０１は電源、２０２、２０３はそれぞれ伝送信号源Ｓ１、Ｓ２、２０４、２０５はそれぞれ入力容量Ｃ１、出力容量Ｃ２、２０６はトランジスタＱ１，２０７は抵抗Ｒ１である。２１１、２１２はドライバ回路、２１３、２１４、２１５、２１６は絶縁容量Ｃｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４、２１７、２１８は、半導体基板とＳＯＩ層に形成した１次側回路との間の容量Ｃｂ１、Ｃｂ２、２１９、２２０は半導体基板とＳＯＩ層に形成した２次側回路間の容量Ｃｂ３、Ｃｂ４、２２１、２２２、２２３、２２４はダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、２２５は容量Ｃｏ、２２６は抵抗Ｒｏである。
【００２９】
ドライバ２１１、容量Ｃｃ１、Ｃｃ２、Ｃｂ１〜Ｃｂ４、ダイオードＤ１、Ｄ２と、ドライバ２１２、容量Ｃｃ３、Ｃｃ４、Ｃｂ１〜Ｃｂ４、ダイオードＤ３、Ｄ４とは、容量Ｃｏと抵抗Ｒｏとを共通にする二つのチャージポンプを構成している。チャ−ジポンプの出力はＣ−ＳＷ端子を通してＱ１のベースに接続している。なお、Ｃｂ１からＣｂ４は模式的に記載しているので、ＶＤＤ１とＧＮＤ２間の容量、ＶＤＤ２とＧＮＤ１間の容量は存在しているが図示していない。
【００３０】
このように、本実施例では、マルチチャンネルを構成しているので、各チャンネルのチャージポンプ出力を出力容量Ｃｏに集めて用いることでチャンネル数（Ｎ）倍の電力を送ることができる。このため、負荷が同じならばＮ倍の速度で昇圧することができる。なお、このチャージポンプは、図７と同様に２次側にドライバを挿入する場合、あるいは保護ダイオードを利用する場合に適用することができる。
【００３１】
図１０は、半導体装置を絶縁スイッチ回路に適用したさらに他の例を示す図である。図において、３００は半導体装置、３０１は電源、３０２、３０３は伝送信号源Ｓ１，Ｓ２、３０４は入力容量Ｃ１、３０５、３０６はそれぞれ出力容量Ｃ２、Ｃ３、３０７、３０８はトランジスタＱ１、Ｑ２、３０９、３１０は抵抗Ｒ１、Ｒ２である。３１１、３１２はドライバ回路、３１３、３１４、３１５、３１６は絶縁容量Ｃｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４、３１７、３１８、３１９、３２０は半導体基板とＳＯＩ層に形成した１次側回路との間の容量Ｃｂ１、Ｃｂ２、Ｃｂ３、Ｃｂ４、３２１、３２２、３２３、３２４は半導体基板とＳＯＩ層に形成した２次側回路との間の容量Ｃｂ５、Ｃｂ６、Ｃｂ７、Ｃｂ８、３２５、３２６、３２７、３２８はダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、３２９、３３０は容量Ｃｏ１、Ｃｏ２、３３１、３３２は抵抗Ｒｏ１、Ｒｏ２である。
【００３２】
ドライバ３１１、容量Ｃｃ１、Ｃｃ３、Ｃｂ１，Ｃｂ２，Ｃｂ５，Ｃｂ６、ダイオードＤ１、Ｄ２、容量Ｃｏ１、抵抗Ｒｏ１は第一のチャージポンプ回路を構成し、ドライバ３１２、容量Ｃｃ２、Ｃｃ４、Ｃｂ３、Ｃｂ４、Ｃｂ７、Ｃｂ８、Ｄ３、Ｄ４、容量Ｃｏ２、抵抗Ｒｏ２は第二のチャージポンプ回路を構成する。また、それぞれのチャージポンプの出力側は図の破線で示す埋め込みトレンチにより他の回路と絶縁する。また、各チャ−ジポンプの出力Ｃ−ＳＷ１およびＣ−ＳＷ２はそれぞれスイッチ素子としてのトランジスタＱ１、Ｑ２のベースに接続する。本実施例によれば、マルチチャンネル構成において、埋め込みトレンチによりチャンネル毎に絶縁しているので、別電位の回路に絶縁スイッチを配置することが可能である。このため、例えばモータから検出した電源電圧と電流値を低圧の制御回路に入力する場合において、高圧の電源回路および低圧の制御回路のそれぞれに絶縁スイッチを設置することできる。この場合においても、１次側回路および２次側回路のと半導体基板との間の容量を一方の絶縁容量として使用可能である。なお、このチャージポンプは、図７と同様に２次側にドライバを挿入する場合、あるいは保護ダイオードを利用する場合に適用することができる。
【００３３】
図１１は、本発明の第２の実施形態を示す図である。図において、埋め込みトレンチ１２６を除く構成は図１および図２に示す構成に同じである。本実施形態においては、１次側回路１１２および絶縁容量の下部電極を取り囲むように埋め込みトレンチ１２６を配置し、また、２次側回路１２４および絶縁電極の下部電極１２８を囲むように埋め込みトレンチ１２６’を配置する。この構造により回路領域間の絶縁をより強固にすることがができる。また、これらの埋め込みトレンチにより第３の回路領域を設けることができる。さらにこれらの場合においても、１次側回路および２次側回路のと半導体基板との間の容量を一方の絶縁容量として使用することが可能である。
【００３４】
図１２は、 本発明の第３の実施形態を示す図である。図において、埋め込みトレンチ１２６を除く構成は図１および図２に示す構成に同じである。本実施形態においては絶縁容量Ｃｃを、４０１のように別チップとして配置した。この構造にしたことによりチップ面積によらない容量値を設定することが可能で、このため、絶縁スイッチとしての適用範囲を拡大することができる。さらにこれらの場合においても、１次側回路および２次側回路のと半導体基板との間の容量を一方の絶縁容量として使用することが可能である。
【００３５】
図１３、図１４は、本発明を適用したモデム用半導体装置をモデム装置に使用した例を説明する図である。図１３は、本発明を適用したモデム用半導体装置を使用したモデム装置のシステム構成図、図１４は、本発明を適用したモデム用半導体装置（ＡＦＥ５００）の内部構成図である。
【００３６】
図１３において、５００は前記モデム半導体装置である。５０１は信号処理プロセッサＤＳＰ、５０２、５０３はそれぞれモデム用半導体装置１次側回路および２次側回路、５０４はモデム用半導体装置の絶縁境界、５１１、５１２は、容量Ｃ１、Ｃ２、５１３〜５１７はそれぞれ抵抗Ｒ１〜Ｒ６、５２１〜５２３はそれぞれトランジスタＱ１〜Ｑ３、５３１〜５３４はそれぞれダイオードＤ１〜Ｄ４、５３５はバリスタ、５３６、５３７は容量Ｃ３、Ｃ４、５３９、５４０はそれぞれ電話回線に接続する端子Ｔｉｐ、Ｒｉｎｇである。
【００３７】
図１４は、モデム用半導体装置５００の内部構成である。５５１はモデム用半導体装置全体の制御回路、５５２はデジタルフィルタおよび入出力回路、５５３はタイミング回路、５５４はドライバおよび絶縁容量、５５５はレシーバおよび絶縁容量、５５６はドライバおよび絶縁容量でこれらで１次側回路５０２を構成している。５６１はチャージポンプ回路、５６２はレシーバおよび絶縁容量、５６３はドライバおよび絶縁容量、５６４はアナログ信号をデジタル信号に変換する回路ＡＤＣ、５６５は前置フィルタ、５６６はレシーバおよび絶縁容量、５６７はデジタル信号をアナログ信号に変換する回路ＤＡＣ、５６８は後置フィルタ、５６９は受電回路で、これらは２次側回路５０３を構成している。ドライバおよび絶縁容量５５４とレシーバおよび絶縁容量５６２、ドライバおよび絶縁容量５６３とレシーバおよび絶縁容量５５５、ドライバおよび絶縁容量５５６とレシーバおよび絶縁容量５６６はそれぞれアイソレータ回路を構成しており、それぞれ制御信号、受信信号、送信信号の流れを受持つ。各信号はデジタル信号である。
【００３８】
図１３を参照しながらモデム装置の動作を説明する。図示せぬ通信端末と接続して通信状況を把握して制御指令を出すのはＤＳＰ５０１であり、ＤＳＰ５０１は前記通信端末から制御情報を受け取ってモデム用半導体装置５００を制御し、また伝送情報を受け取ってデジタル信号処理によって変調してモデム用半導体装置５００に与えて、モデム用半導体装置５００内のＤＡＣ５６７にてアナログ信号に変換して電話回線に送出する。一方、電話回線からきたアナログ信号をモデム用半導体装置５００で受信してＡＤＣ５６４にてデジタル信号に変換してＤＳＰ５０１に渡し、ＤＳＰ５０１にて復調デジタル信号処理により復調して受信データとして前記通信端末に返す。すなわち、モデム用半導体装置５００は回線と端末との間のアイソレータ機能およびアナログ信号とデジタル信号の間の相互変換機能とを有するアナログフロントエンド半導体装置である。通信に先だってモデム回路を通信回線に接続するには、ＤＳＰ５０１はモデム用半導体装置５００内の１次側回路５０２にある制御回路５５１を通じてドライバ５５４をパルス駆動する。このパルスは２次側回路５０３の主タイミングクロックとしても使用し、この実施例では２４．５７６ＭＨｚであり、レシーバ５６２の絶縁容量Ｃｃを通じて２次側回路５０３のチャージポンプ回路に入力する。この時点では２次側回路は電源が供給されておらず信号がきても動作しない。チャージポンプ回路にパルスを供給すると出力電圧Ｃ−ＳＷが現れ、この電圧が上昇するとトランジスタＱ１をオンして、さらに前記のようにＱ２，Ｑ３もオンして、ＶＤＤ２端子に回線からの直流電圧を加える。モデム用半導体装置５００内の受電回路はＶＤＤ２端子の電圧をモデム用半導体装置が正常に動作する電圧まで降下して２次側回路内に供給する。この内部電圧の立ち上がりで回路を初期リセットする。また、クロックパルスが制御回路５６９に供給され、その結果制御情報が２次側回路全体に供給される。電源の立ち上がりと制御情報の受け渡しは約１ｍｓ以内に終了するので通信手順上の動作上の問題はない。電源が立ちあがった後の動作は、前記のような一般に知られているＤＳＰデジタル信号処理および制御とモデム用半導体装置によるＡＤＣ、ＤＡＣ機能によってモデムとして動作させることができる。
【００３９】
本実施例の半導体装置モデム用半導体装置においても、他方の絶縁容量として半導体の全体を使用した大きな基板間容量を利用してチャージポンプ及び３組のアイソレータを構成している。このため、前記基板間容量の製作工程を省略することができ、チップサイズの低減と価格の低減に大きな効果がある。
【００４０】
図１５は、本発明を適用した半導体装置を用いたトランシーバＬＳＩ６１０および６２０を用いたネットワークシステムの例を示す図である。図において、６１２はコントローラおよび応用回路、６１３ないし６１５はアイソレータ回路、６１６はトランシーバ回路、６１７は受電回路であり、これらによりトランシーバＬＳＩ６１０が構成される。６２０も内部を開示しないが同様のトランシーバＬＳＩである。トランシーバＬＳＩ６１０および６２０は、それぞれネットワークバス６３０に並列接続されている。ネットワークバス６３０は、電源バス６３１、信号バス６３２、および制御信号バス（図示せず）からなり、電源バス６３２にはネットワークバス電源６３３が接続されている。トランシーバＬＳＩ６１０および６２０内部のコントローラおよび応用回路６１２は、アイソレータ回路６１３ないし６１５によって、トランシーバ回路６１６および受電回路６１７と絶縁分離されている。トランシーバ６１６は受電回路６１７を介して電源バス６３１から電源の供給を受けている。信号バス６３２からの受信信号は、トランシーバ回路６１６、アイソレータ回路６１４、コントローラおよび応用回路６１２を順に経てＣＰＵ６１１に伝送される。また、ＣＰＵ６１１からの送信信号は、コントローラおよび応用回路６１２、アイソレータ回路６１５、トランシーバ６１６を経て信号バス６３２に伝送される。
【００４１】
トランシーバＬＳＩ６１０とトランシーバＬＳＩ６２０間で通信する際には、起動する側のトランシーバＬＳＩのトランシーバのスタンバイ状態を解除し、信号バス６３２の受信信号を監視することで信号バス６３２の空きを知り、他のトランシーバＬＳＩ宛の送信信号を送信する。他のトランシーバＬＳＩは、時々トランシーバのスタンバイを解除し、受信信号や制御信号バス（図示せず）の状態を監視する。そして自分宛の信号を確認したら引き続いて信号を受信する。なお、トランシーバＬＳＩ６１０内のアイソレータ６１４および６１５は図７に示すような絶縁スイッチ回路を組みこんである。このために図示せぬ制御バスからの制御信号でコントローラ６１２の電源を立上げてＣＰＵの電源を遠隔操作することができる。反対にＣＰＵ側からコントローラ３１２を経由してアイソレータ６１５の絶縁スイッチを操作して受電回路を操作することができる。このような操作によってネットワークシステムの消費電力を木目細かに制御し消費電力を削減することができる。このような効果が得られるのも本実施例のトランシーバーに絶縁スイッチ及びその応用回路を組みこむに際して少ないチップ面積でこれを実現できるためである。
【００４２】
【発明の効果】
以上説明したように本発明によれば、配線層に形成した絶縁容量と回路領域と基板間の容量を利用することにより少ない実装面積でアイソレータを構成することができる。また、このアイソレータを利用することにより絶縁スイッチおよびその応用回路を少ない実装面積で形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体装置の平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】半導体装置を絶縁スイッチに適用した例を示す図である。
【図４】図３に示す回路の動作を説明する図である。
【図５】半導体装置を絶縁スイッチに適用した他の例を示す図である。
【図６】図５に示す回路の動作を説明する図である。
【図７】半導体装置を絶縁スイッチに適用した更に他の例を示す図である。
【図８】図７に示す回路の動作を説明する図である。
【図９】半導体装置を絶縁スイッチに適用した更に他の例を示す図である。
【図１０】半導体装置を絶縁スイッチに適用した更に他の例を示す図である。
【図１１】本発明の第２の実施形態にかかる半導体装置を示す図である。
【図１２】本発明の第３の実施形態にかかる半導体装置を示す図である。
【図１３】本発明を適用したモデム用半導体装置をモデム装置に使用した例を説明する図である。
【図１４】モデム用半導体装置の内部構成を示す図である。
【図１５】本発明を適用した半導体装置を用いたトランシーバＬＳＩを用いたネットワークシステムの例を示す図である。
【符号の説明】
１ 半導体装置
１０ 半導体チップ
２０ タブ
３１，３２ リードフレーム
４０ 絶縁樹脂
５１，５２ ボンディングワイヤ
１１２ １次側回路
１１３，１２２ ドライバ回路
１１４，１２１ レシーバ回路
１１７，１１８ 上部電極
１１７−１，１１７−２，１１８−１，１１８−２ 絶縁容量
１２３ 絶縁スイッチ制御回路
１２４ ２次側回路
１２６ 埋め込みトレンチ
１２９ 第１層配線
１３０ 第２層配線
１３１ シリコン基板
１３２ 埋込み絶縁層
１３３ ＳＯＩ層
１３４ 配線層
５００ モデム用半導体装置
５０１ ＤＳＰ
６１０，６２０ トランシーバ

Claims (4)

  1. 半導体基板に形成した埋込絶縁層と、
    前記埋込絶縁層上に互いに絶縁して形成し、かつ前記半導体基板を介して容量結合する複数の電気回路と、
    前記電気回路上に形成し、内部に前記複数の電気回路と容量結合する電極を備えた配線層とからなり、
    前記複数の電気回路の一方には交番波形を発生するドライバ回路を含み、
    前記ドライバ回路は、第１電源電圧ノードと第２電源電圧ノードおよび第１入力ノードと第１出力ノードに接続され、
    他方の電気回路には交番波形を再生するレシーバ回路を含み、
    前記レシーバ回路は、第３電源電圧ノードと第４電源電圧ノードおよび第２入力ノードと第２出力ノードに接続され、
    前記交番波形を再生するレシーバ回路は入力保護素子を有し、該入力保護素子は第１ダイオードと第２ダイオードからなり、前記第１ダイオードは前記第４電源電圧ノードと前記第２入力ノードとの間に接続され、前記第２ダイオードは前記第２入力ノードと前記と第３電源電圧ノードの間に接続され、
    前記第１および第２ダイオードが前記電極を介して形成される容量を介してチャージポンプ回路を構成し、
    前記複数の電気回路を、前記半導体基板を介して形成される容量および前記電極を介して形成される容量を介して結合したことを特徴とする半導体装置。
  2. 請求項第１項記載の半導体装置において、前記チャージポンプ回路は、前記第１ダイオード、前記第２ダイオード、前記第３電源電圧ノードと前記第４電源電圧ノードの間に接続された容量、前記第３電源電圧ノードと前期第４電源電圧ノードの間に接続された抵抗、および第５電源電圧ノードと前記第３電源電圧ノードの間に接続された第３ダイオードからなり、
    第６電源電圧ノードと前記第５電源電圧ノード間に接続されたスイッチ回路を、前記第４電源電圧ノードと前記第３電源電圧ノード間に生成されるチャージポンプ出力電圧により制御することを特徴とする半導体装置。
  3. 請求項第２項記載の半導体装置において、前記スイッチ回路は第１スイッチ回路部と該第１スイッチ回路部をオン、オフ制御する第２スイッチ回路部からなり、前記第１スイッチ回路部は前記第６電源電圧ノードと前記第５電源電圧ノードの間に接続されると共に第１制御電圧入力端子を有し、前記第２スイッチ回路部は前記第１制御信号入力端子と前記第４電源電圧ノードの間に接続されると共に第２制御電圧入力端子を有し、前記第２制御電圧入力端子は前記第３電源電圧ノードに接続され、前記チャージポンプ回路の出力電圧に当たる前記第３電源電圧ノードの電圧レベルによって前記第２スイッチ回路部のオン、オフを制御し、前記第２スイッチ回路部のオン、オフに伴って前記第１スイッチ回路部のオン、オフを制御することを特徴とする半導体装置。
  4. 請求項１ないし請求項３の何れか１記載の半導体装置において、容量結合する前記ドライバ回路と前記レシーバ回路のペアを複数備えたことを特徴とする半導体装置。
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JP2007012897A (ja) * 2005-06-30 2007-01-18 Nec Electronics Corp 半導体装置およびその製造方法
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