JP2022034300A - パワー半導体モジュールおよび電力変換装置 - Google Patents

パワー半導体モジュールおよび電力変換装置 Download PDF

Info

Publication number
JP2022034300A
JP2022034300A JP2020138037A JP2020138037A JP2022034300A JP 2022034300 A JP2022034300 A JP 2022034300A JP 2020138037 A JP2020138037 A JP 2020138037A JP 2020138037 A JP2020138037 A JP 2020138037A JP 2022034300 A JP2022034300 A JP 2022034300A
Authority
JP
Japan
Prior art keywords
spacer
conductor
electrode
power semiconductor
semiconductor module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020138037A
Other languages
English (en)
Other versions
JP7407675B2 (ja
Inventor
徹 増田
Toru Masuda
誠一 早川
Seiichi Hayakawa
雄治 高柳
Yuji Takayanagi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Power Semiconductor Device Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Power Semiconductor Device Ltd filed Critical Hitachi Power Semiconductor Device Ltd
Priority to JP2020138037A priority Critical patent/JP7407675B2/ja
Priority to DE112021003299.2T priority patent/DE112021003299T5/de
Priority to CN202180057429.2A priority patent/CN116114064A/zh
Priority to PCT/JP2021/015813 priority patent/WO2022038831A1/ja
Priority to US18/005,748 priority patent/US20230282561A1/en
Publication of JP2022034300A publication Critical patent/JP2022034300A/ja
Application granted granted Critical
Publication of JP7407675B2 publication Critical patent/JP7407675B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Power Conversion In General (AREA)
  • Inverter Devices (AREA)
  • Combinations Of Printed Boards (AREA)
  • Dc-Dc Converters (AREA)

Abstract

【課題】基板上のチップ配置面積を低減しつつ、モジュール内の配線インダクタンスを低減可能なパワー半導体モジュールを提供する。【解決手段】パワー半導体モジュール１は、第１の絶縁基板１０上に配置された複数の半導体スイッチング素子５と、複数の半導体スイッチング素子を挟んで、第１の絶縁基板と対向して配置された第２の絶縁基板２０とを備える。複数の半導体スイッチング素子の各々は、第１の電極６と、第１の電極の反対側に設けられた第２の電極７及び制御電極８を有する。第１の電極は、第１の絶縁基板上に設けられた第１の導体層１１と電気的に接続する。第２の電極は、第１のスペーサ導体３１を介して第２の絶縁基板上に設けられた第２の導体層２３と電気的に接続する。制御電極は、第２のスペーサ導体及びスペーサ導体間配線部３３により互いに電気的に接続する。スペーサ導体間配線部は、第２の導体層と所定の距離を有して対向して配置される。【選択図】図１Ａ

Description

本発明は、パワー半導体モジュールの構造に係り、特に、同一基板上に配置された複数のパワー半導体チップを多並列接続して構成するパワー半導体モジュールに適用して有効な技術に関する。
産業機器や電気鉄道車両、自動車、家電などの電力制御やモータ制御に、パワーMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等のスイッチング素子、フリーホイールダイオード等の半導体素子を複数個用いて一つのモジュールに搭載したパワー半導体モジュールが使用されている。
近年では、パワー半導体チップの材料にGaN（窒化ガリウム）やSiC（炭化珪素）が用いられ、Si（シリコン）を用いた半導体素子に比較してスイッチング速度の高速性や動作温度の高温性などの利点を活用しつつある。現状では、GaNやSiCの素子は素子サイズが小さいため、所定の電流容量を満足するパワー半導体モジュールを構成するためには複数のパワー半導体チップを並列接続してモジュール内の絶縁基板に実装する必要がある。
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、複数の半導体素子をパワー半導体モジュール内の絶縁基板上に並列実装する技術として、１つの基板上に電位の異なる複数の導電パターンを配置し、前記導電パターンの形状を鏡像の形状にするパワーモジュールが開示されている。
また、特許文献２には、複数のパワー半導体素子を一対（２つ）のモジュール基板（絶縁基板）で挟み、モジュール基板の導電層を用いて複数のパワー半導体素子の電極同士を電気的に接続するパワーモジュールが開示されている。
また、特許文献３には、複数の半導体素子の例えばゲート電極をリードフレームで共通接続し、そのリードフレームからビアホールを経てゲート配線を長く配線する複数の半導体素子を含むパッケージが開示されている。
特開２０１７－２０８５４７号公報 国際公開第２０１５／１２８９７５号 米国特許出願公開第２０１９／０１２２９７０号明細書
上記特許文献１の図１を参照すると、ハーフブリッジの回路を構成するチップ配置が示されており、半導体スイッチのチップのゲートを並列して配線する内側ゲート接触領域４６と外側ゲート接触領域４８が、チップのドレインを接続する内側金属化領域１６、中間金属化領域１８、外側金属化領域２０と同一平面上に配置されている。
また、上記特許文献２の図１及び図２を参照すると、下部基板２の上に複数の半導体チップ６が配置され、半導体チップ６の上面には電極端子１１とソース電極３６が形成されている。複数の半導体チップ６の電極端子１１を共通に接続するために接続部材９が設けられ、複数の半導体チップ６のソース電極３６を共通に接続するために接続部材１０が設けられる。
そして、接続部材９は、複数の半導体チップ６のゲート電極間の中央位置にもうけたチップ群入力端子８からモジュール入力端子５への配線長に留意することで、複数の半導体チップのゲート入力信号の遅延時間を揃えることができ、ゲート入力信号の乱れを抑える効果があると述べられている。
また、上記特許文献３のＦＩＧ．１Ａ及びＦＩＧ．１Ｂを参照すると、複数の半導体チップ（ダイ）１０は図面下方向にゲート電極ＧＡとＧＢが向くよう配置され、ゲート電極ＧＡとＧＢにはリードフレーム１３０－２が共通に接続されている。さらにビア配線１２６を介してリードフレーム１３０－２とゲート引き回し配線１２４が接続されている。ゲート引き回し配線１２４は、２つの半導体チップ群（１０Ａ，１０Ｂ）から引き出され、外部との接続に用いられる。リードフレーム１３０－２の横方向には、複数の半導体チップ１０のソース電極に接続するリードフレーム１３０－３が配置され、空隙を配置することにより、リードフレーム１３０－２と１３０－３との絶縁が確保されている。複数の半導体チップ１０のドレイン電極はスペーサ１５を介して外部と接続されている。
この構造をとることにより、ゲート引き回し配線１２４とソース用リードフレーム１３０－３とドレイン用スペーサ１５をインターフェイスとするサブモジュール１００を構成することができ、モジュールの内部に複数のサブモジュールを簡便に配置することができる。
しかしながら、パワー半導体モジュールの内部構造の一例として、特許文献３の配線パターンは、異なる二つのパターン間の距離が絶縁耐電圧の仕様によって数ｍｍ（例えば１．５ｍｍ）のスペースを介して分離されることが多い。特許文献１の内側ゲート接触領域４６や外側ゲート接触領域４８はこの典型例である。
このため、配線パターンとして機能する絶縁基板上の配線層は隣接する複数の配線パターンとの間にスペースを配置することになり、基板の面積が大きくなってしまう。特に、GaNやSiCの半導体チップであれば、チップ面積が小さいために多くの並列配線が必要となるため、配線パターン間のスペース確保に割り当ている面積が増大し、基板の面積が大きくなる。
さらに、特許文献１から特許文献３で示されるゲート配線は、ソースやドレインなどの他の配線やその経路にあるリードフレームやスペーサとは磁気的結合が低いまま引き回されている。つまり、ゲート配線には経路の長さに比例したインダクタンスが発生し、ゲート電流のリターン経路となるソース配線との磁気的結合が少ない構造である。そのため、ゲート配線に生じるインダクタンス値が増大し、パワー半導体チップをスイッチング制御する際に、ゲート波形に不安定動作が発生しやすい。
上記特許文献２及び特許文献３で例示したように、２枚のモジュール基板（絶縁基板）で複数のパワー半導体チップを挟む構造において、パワー半導体チップのゲート配線の等長化やサブモジュール構造による組み立て容易化の方策は明らかであるものの、同時に、モジュール基板の面積を低減する施策については言及されていない。
さらに、ゲート配線の経路上に発生するインダクタンスを低減する施策についても触れられていない。
そこで、本発明の目的は、同一基板上に配置された複数のパワー半導体チップを多並列接続して構成するパワー半導体モジュールにおいて、基板上のチップ配置面積を低減しつつ、モジュール内の配線インダクタンスを低減可能なパワー半導体モジュール及びそれを用いた電力変換装置を提供することにある。
上記課題を解決するために、本発明は、第１の絶縁基板と、前記第１の絶縁基板上に配置された複数の半導体スイッチング素子と、前記複数の半導体スイッチング素子を挟んで、前記第１の絶縁基板と対向して配置された第２の絶縁基板と、前記複数の半導体スイッチング素子と前記第２の絶縁基板との間に配置され、前記複数の半導体スイッチング素子と前記第２の絶縁基板との間のスペーサとなる複数の第１のスペーサ導体および複数の第２のスペーサ導体と、前記複数の第２のスペーサ導体と一体に形成され、前記複数の第２のスペーサ導体の各々を電気的に接続するスペーサ導体間配線部と、を備え、前記複数の半導体スイッチング素子の各々は、第１の電極と、前記第１の電極の反対側に設けられた第２の電極および制御電極を有し、前記第１の電極は、前記第１の絶縁基板上に設けられた第１の導体層に電気的に接続され、前記第２の電極は、前記第１のスペーサ導体を介して前記第２の絶縁基板上に設けられた第２の導体層に電気的に接続され、前記制御電極は、前記第２のスペーサ導体および前記スペーサ導体間配線部により互いに電気的に接続され、前記スペーサ導体間配線部は、前記第２の導体層と所定の距離を有して対向して配置されていることを特徴とする。
また、本発明は、一対以上の上下アームを有する主回路と、前記上下アームを駆動する駆動回路と、を備える電力変換装置において、前記上下アームは、上記の特徴を有するパワー半導体モジュールを有することを特徴とする。
本発明によれば、同一基板上に配置された複数のパワー半導体チップを多並列接続して構成するパワー半導体モジュールにおいて、基板上のチップ配置面積を低減しつつ、モジュール内の配線インダクタンスを低減可能なパワー半導体モジュール及びそれを用いた電力変換装置を実現することができる。
これにより、パワー半導体モジュール及びそれを用いた電力変換装置の小型化及び高性能化、高信頼化が図れる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係るパワー半導体モジュールの平面図及び断面図である。 図１Ａの要部の平面図である。 従来のパワー半導体モジュールの平面図である。 図２Ａの要部の平面図である。 従来のパワー半導体モジュールの平面図及び断面図である。 図３Ａの要部の平面図である。 本発明の効果の一例を示す図である。 本発明の実施例１に係るパワー半導体モジュールの作用効果を概念的に示す図である。 従来のパワー半導体モジュールの作用を概念的に示す図である。 本発明の実施例２に係るパワー半導体モジュールの平面図及び断面図である。 図６Ａの要部の平面図である。 本発明の実施例３に係るパワー半導体モジュールの平面図及び断面図である。 図７Ａの要部の平面図である。 本発明の実施例４に係る電力変換装置の回路構成を示すブロック図である。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成或いは類似の機能を備えた構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１Ａから図５Ｂを参照して、本発明の実施例１のパワー半導体モジュールについて説明する。本実施例では、２枚の絶縁基板を用いて構成するパワー半導体モジュールの大きさ、すなわち占有面積を低減するための方策を示すとともに、モジュール内部のゲート配線に発生するインダクタンスを低減してゲート制御性を安定にできる効果について説明する。
≪概略構成≫
図１Ａに、本実施例のパワー半導体モジュール１の概略構成を示す。なお、図１Ａでは、本来見えない下層の部品配置について、便宜上点線でその配置を明示することを、予め述べておく。図１Ａは、パワー半導体モジュール１を上方からみた平面図と、平面図に記載した断面線Ａ－Ａ’、及び断面線Ｂ－Ｂ’における２つの断面構造図を示している。
≪断面構造≫
本実施例のパワー半導体モジュール１は、上下に配置された２枚の絶縁基板１０，２０を用いて構成する。
断面Ａ－Ａ’図を用いてその構造を説明する。部品を図示しない空隙は、絶縁性を有する樹脂で充填される。以降の説明では、空隙については特に必要がない限り説明を割愛する。
パワー半導体モジュール１の下側に配置する絶縁基板１０は、絶縁層１２の上面に導体層１１、下面に導体層１３を有し、パワー半導体モジュール１の上側に配置する絶縁基板２０は、絶縁層２２の上面に導体層２１、下面に導体層２３を有する。絶縁基板２０は、複数の半導体スイッチング素子５を挟んで絶縁基板１０と対向して配置される。
半導体スイッチング素子５は、一方の平面上に電極６を、他方の平面上に電極７と制御電極８を配置し、電極６から電極７の縦方向に向かって電流が流れる。電流のオン・オフは電極７の電位を基準に、制御電極８に印加される電圧によって制御される。半導体スイッチング素子５がＭＯＳＦＥＴ型の素子である場合には、電極６はドレイン電極、電極７はソース電極、制御電極８はゲート電極である。
パワー半導体モジュール１の所定の定格電流を満足するために、半導体スイッチング素子５は複数個備えられ、絶縁基板１０の導体層１１に電極６を電気的に接続するよう配置される。
スペーサ導体３１は、絶縁基板１０の平面に垂直方向に高さを有する導体形状を有し、半導体スイッチング素子５の電極７と絶縁基板２０の下面の導体層２３との間を電気的に接続する。スペーサ導体３１は、機械的なスペーサとして半導体スイッチング素子５の電極７から絶縁基板２０の下面の導体層２３との間隙の距離を決める。スペーサ導体３１と電極７および導体層２３との電気的接続には、半田や焼結材料を用いた接合技術を用いる。後述するスペーサ導体３２についても同様である。
スペーサ導体３２は、スペーサ導体３１と同様に、絶縁基板１０の平面に垂直方向に高さを有する導体形状を有し、半導体スイッチング素子５の制御電極８と絶縁基板２０の下面の導体層２３との間を電気的に接続する。
スペーサ導体３１とスペーサ導体３２が接続される導体層２３の導体パターンは別個であり、機械的に分離され、電気的にも絶縁される。ここで、スペーサ導体３１が接続される導体層２３の導体パターンを２３ａ、スペーサ導体３２が接続される導体層２３の導体パターンを２３ｂとする。スペーサ導体３２も、機械的なスペーサとして半導体スイッチング素子５の制御電極８から絶縁基板２０の下面の導体層２３との間隙の距離を決める。
≪絶縁距離のとり方≫
図１Ａに示すように、パワー半導体モジュール１は、スペーサ導体３２を複数個備え、複数のスペーサ導体３２の間をスペーサ導体間配線部３３によって接続する。スペーサ導体間配線部３３は、導体パターン２３ａと対向して配置され、導体パターン２３ａとの間に、絶縁基板２０の平面に垂直の方向に向かって所定の絶縁距離をもって分離される。スペーサ導体間配線部３３は、半導体スイッチング素子５の電極７についても、絶縁基板２０の平面に垂直の方向に向かって、所定の絶縁距離をもって分離される。
さらに、スペーサ導体３１とスペーサ導体３２との間も、絶縁基板２０の平面方向に向かって所定の絶縁距離をもって分離される。前述の絶縁距離を確保する都合上、スペーサ導体間配線部３３は、スペーサ導体３２の高さ（絶縁基板２０の平面に垂直方向の長さ）のうち、下限や上限ではなく中間の高さより配線部を引き出す。
制御電極８の電位は、電極７の電位を基準電位としてスイッチング制御し、制御電極８と電極７の間の最大電位差は数十Ｖに制限されるために、その電極間および配線間の絶縁距離は小さく設定して良い。この特徴から、スペーサ導体間配線部３３は、スペーサ導体３２が有する高さ（絶縁基板２０の平面方向に垂直な方向の長さ）のうち、電極７と電気的に接続されている導体パターン２３ａに近接する上方（絶縁基板１０より、絶縁基板２０に近い部位）から配線部３３を引き出す。
これによって、スペーサ導体間配線部３３と導体パターン２３ａとの間の磁気的結合の係数の絶対値を大きく設定することができる。別の言い方をすれば、制御電極８に電気的に接続する配線と、電極７に電気的に接続する配線との磁気的結合が大きい構造とすることができる。
≪平面構成≫
図１Ａの平面図は、パワー半導体モジュール１を上方から平面視した図である。説明の都合上、絶縁基板２０を図示しない。また、絶縁基板１０のうち、絶縁層１２とその下面の導体層１３も図示しない。
図１Ａでは、複数の半導体スイッチング素子５の配置例として、合計１６個の素子を配置している。４つの半導体スイッチング素子５をそれぞれの制御電極８が配置の中央となる向きに配置したスイッチング素子群９を構成し、合計４つのスイッチング素子群９ａ，９ｂ，９ｃ，９ｄを絶縁基板１０の導体層１１上に配置した例である。
スペーサ導体３１は、４つの半導体スイッチング素子５の電極７の外形を結んだ範囲に収まる形状を有する。なお、図示した例は、４つの半導体スイッチング素子５の電極７を１つのスペーサ導体３１で接続した例だが、各々の半導体スイッチング素子５毎に単独のスペーサ導体３１を設けても良い。
スペーサ導体３２は、４つの半導体スイッチング素子５の制御電極８にまたがる導体形状を有する。さらに、絶縁基板２０の下面に設けた導体パターン２３ｂに接続し、スペーサとしての機械的な機能を果たす。
導体パターン２３ｂは、半田や焼結材料を介してスペーサ導体３２と機械的に接続する導体パターンである。パワー半導体モジュール１の外部から制御電圧が印加され、スペーサ導体間配線部３３を介してスペーサ導体３２に到達し、その後、半導体スイッチング素子５の制御電極８へと制御電圧が伝達される。制御電流（ＭＯＳＦＥＴの場合には、ゲート電流）も同じ経路で半導体スイッチング素子５の制御電極８へと流入出する。
前述のように、半導体スイッチング素子５がＭＯＳＦＥＴの場合、導体パターン２３ａはソース電極（電極７）と同電位を有し、導体パターン２３ｂはゲート電極（制御電極８）と同電位を有し、これらの異なる電位の導体パターン間は、機械的に分離、電気的に絶縁される。
導体パターン２３に限定した配置図を図１Ｂに示す。４つのスイッチング素子群９（９ａ，９ｂ，９ｃ，９ｄ）の配置位置に従って、スペーサ導体３２を接続する導体パターン２３ｂを島状に配置する。導体パターン２３ａは、導体パターン２３ｂに絶縁距離の間隙を保った形状をとる。導体パターン２３ｂが島状に抜けているものの、導体パターン２３ａは分断されることなく幅の広いパターンが得られる。導体パターン２３ａと２３ｂに対応するスペーサ導体３２とスペーサ導体間配線部３３の形状を破線で示している。なお、図１Ｂの符号５１は、本発明による制御配線（ゲート配線）の引き回し構造部を示しており、その断面構造については図５Ａを用いて後述する。
以上説明したように、本実施例のパワー半導体モジュール１では、半導体スイッチング素子５の電極６（ドレイン電極：第１の電極）は、前述の絶縁基板１０の導体層１１の導体パターンに半田やメタルボンディング、焼結結合等の接合手段を用いて接続し、電極７（ソース電極：第２の電極）は、前述の絶縁基板２０の導体層２３の導体パターン２３ａに同様の接続手段を用いて接続し、制御端子８（ゲート電極）は、前述のスペーサ導体間配線部３３に同様の接続手段を用いて接続する。制御端子８（ゲート電極）については、例えば、ゲート引き出し部４のような絶縁基板１０，２０の辺縁付近の導体パターンに端子を接続する。
≪効果≫
本実施例によって得られる２つの効果について説明する。
スペーサ導体３２を導入して制御電極８に対する配線経路を構成し、スペーサ導体間配線部３３を上下に配置した２つの絶縁基板１０，２０の中間位置に配置することにより、スペーサ導体間配線部３３を引き回すために必要な周囲導体（導体パターン２３ａ，半導体スイッチング素子５の電極７，導体層１１）との絶縁距離を絶縁基板１０，２０の平面方向に対して垂直方向に確保にできる。
この配置構成により、絶縁基板１０，２０の平面方向の絶縁距離（半導体スイッチング素子５間の距離）を必要最小限（例えば半導体スイッチング素子５間の最小スペース）にすることができる。その結果、所定の数の半導体スイッチング素子５が占有する絶縁基板１０，２０の面積を小さく設計することが可能となる。これにより、パワー半導体モジュール自体の大きさ（面積）を小さくすることができる。
比較のために、従来の半導体スイッチング素子５の配置の例を図２Ａ，図２Ｂ及び図３Ａ，図３Ｂに示す。半導体スイッチング素子５のサイズとその電極の構造は、図１Ａ，図１Ｂと同じである。
図２Ａ及び図２Ｂは、制御電極８に接続する絶縁基板上の配線を、特許文献１を参照して作図したものである。なお、図２Ｂは、導体層２３及び導体パターン１１ａ，１１ｂに限定した配置図を示している。
図２Ａは、半導体スイッチング素子５を１６個並列配置する配置図である。各半導体スイッチング素子５の制御電極（ゲート電極）８は、ボンディングワイヤ３５を介して絶縁基板１０の導体パターン１１ｂに接続される。半導体スイッチング素子５の電極６（ドレイン電極：第１の電極）は、絶縁基板１０の導体パターン１１ａに接続され、半導体スイッチング素子５の電極７（ソース電極：第２の電極）は、絶縁基板２０の導体層２３に接続される。
図２Ａ及び図２Ｂから明らかなように、導体パターン１１は導体パターン１１ａと１１ｂ自身の面積と、異なった電位である導体パターン１１ａと１１ｂの間に平面的にスペースをとり絶縁距離を確保する都合から、導体パターン１１（１１ａと１１ｂとそのスペース）に必要な面積は、図１に示した本実施例より大きいことがわかる。
例えば、半導体スイッチング素子５がＭＯＳＦＥＴ型の素子である場合には、電極６はドレイン電極、電極７はソース電極、制御電極８はゲート電極である。すなわち、導体パターン１１ａはドレイン電極の高電位が印加され、導体パターン１１ｂは比較的低電位のゲート電極の電位が印加されることから、導体パターン１１ａと導体パターン１１ｂの間のスペースは、絶縁特性確保の観点から所定の距離を設ける必要がある。その周囲を絶縁体で充填した場合に、例えば、最大１．２ｋＶの電位差に対して、１．０ｍｍ以上のスペースが必要である。
図３Ａは、２枚の絶縁基板１０，２０を用いてパワー半導体モジュールを構成した場合において、図１Ａ及び図１Ｂに示すようなスペーサ導体を導入せずに、絶縁基板の導体層を用いて、１６個の半導体スイッチング素子５を配置した場合の配線構造の一例を示したものである。その配線構造は、特許文献２を参照して作図したものである。図３Ａ及び図３Ｂの符号は、図１Ａ及び図１Ｂと共通である。
図３Ａでは、半導体スイッチング素子５の電極７（ソース電極：第２の電極）と制御電極（ゲート電極）８を、絶縁基板２０の導体層２３を用いて接続する。同じ導体層２３を分割して、前述の電極７（ソース電極：第２の電極）には導体パターン２３ａを、制御電極（ゲート電極）８には導体パターン２３ｂを割当てる。制御電極（ゲート電極）８に電気的に接続した配線を引き回すためには、図３Ａに示すように、半導体スイッチング素子５の電極７（ソース電極：第２の電極）との絶縁距離を基板の平面方向に確保する必要がある。これは、導体パターン２３ｂの下面と、半導体スイッチング素子５の電極７（ソース電極：第２の電極）の上面の高さが等しいので、導体パターン２３ａと導体パターン２３ｂの距離が近いと、接触するか、もしくは絶縁距離が不足するためである。
絶縁基板の垂直方向に絶縁距離を確保するスペースが無いために、絶縁基板の平面方向に絶縁距離を確保する。従って、１６個の半導体スイッチング素子５のうち、一部の半導体スイッチング素子５の間隔が広くならざるを得ない。従って、図３Ａに示す絶縁基板に必要な面積は、図１に示した本実施例より大きいことがわかる。
図３Ｂに導体層２３の導体パターンの形状を示す。半導体スイッチング素子５の電極７（ソース電極：第２の電極）に導体パターン２３ａを、制御電極（ゲート電極）８に導体パターン２３ｂを分割して割当てた結果、導体パターン２３ａは導体パターン２３ｂによって大きく分断されてしまう。
このため、複数の半導体スイッチング素子５の電極７（ソース電極：第２の電極）が、分断されて自己インダクタンスが増した導体パターン２３ａを介して電気的に接続されることから、複数の半導体スイッチング素子５間の動作タイミングにずれが生じ、例えば、スイッチングをした場合には各々の半導体スイッチング素子５のスイッチング電流のアンバランスが発生する不具合が生じる。
図１Ａ及び図１Ｂに示した本実施例の効果の１つを、図４に示す。図４は、１６個の半導体スイッチング素子５を同じ配置条件で配置し、その半導体スイッチング素子５（チップ）の占有面積の大小を比率で纏めたものである。
配置条件は、半導体スイッチング素子５のチップサイズは５ｍｍ角、チップ間の配置スペースは１ｍｍ、制御配線の引き回し線の幅は１ｍｍ幅、絶縁距離は１ｍｍ、半導体スイッチング素子５に接続する導体パターンの被り距離は０．５ｍｍとした。
図１Ａ及び図１Ｂに示す本実施例の配置を「本発明」、図２Ａ及び図２Ｂの配置概念を「従来１」、図３Ａ及び図３Ｂの配置概念を「従来２」とする。チップ占有平面の面積比は、「従来１」を１００％の基準とすると、「従来２」では１０２％とほぼ変わらないのに対して、「本発明」では８０％と、２０％の面積低減が可能となる。
以上が定量検討の１例である。本実施例で明らかにする本発明の効果は、スペーサ導体間配線部３３を引き回すために必要な周囲導体との絶縁距離を垂直方向に確保にできる特徴から、半導体スイッチング素子５とその配線構造を備える絶縁基板の平面面積を低減できることである。
図５Ａ及び図５Ｂは、本実施例のもう一つの効果を説明するための図である。図５Ａは、本実施例のスペーサ導体間配線部３３とその周囲に配置される導体パターン２３ａ、導体層１１の配置を斜視図で示したものである。図１Ｂの領域５１の断面構造のうち、主要部分を示している。スペーサ導体間配線部３３は、スペーサ導体３２を介して半導体スイッチング素子５の制御電極（ゲート電極）８に接続する配線部である。半導体スイッチング素子５がＭＯＳＦＥＴである場合、ゲート配線部となる。
また、導体パターン２３ａは、前述のスペーサ導体３１を介して半導体スイッチング素子５の電極７（第２の電極）、すなわちソース電極と電気的に接続する配線である。従って、ゲート駆動電流の主配線（Ａ）とリターン電流配線（Ｂ）の関係にあることが明らかである。
ゲート配線とソース配線との間の電位差は、最大数十Ｖ以内であるために、配線間の絶縁距離を短くすることができる。配線の周囲が絶縁体によって封止される場合に、その絶縁距離は０．３ｍｍ程度と小さくすることができる。スペーサ導体３２の高さのうち任意の部位からスペーサ導体間配線部３３を引き出することができる。そのため、導体パターン２３ａに対して、スペーサ導体間配線部３３を絶縁距離が確保できる最小距離に配置できることから、これら配線間の磁気的結合を大きく効かせることができる。
相互インダクタンス値は、自己インダクタンス値に結合係数Ｋを乗じて算出できることから、結合係数を計算すると、ＫＡ－Ｂ＝－０．８３であった。相互インダクタンスの絶対値の計算条件は、スペーサ導体間配線部３３と導体パターン２３ａとのスペース＝０．８ｍｍ、スペーサ導体間配線部３３の幅＝１ｍｍ、スペーサ導体間配線部３３の厚み＝０．４ｍｍとした。
図５Ｂは、図３Ａ及び図３Ｂに示した従来の配置概念のうち、図３Ｂに示した制御電極（ゲート電極）８を接続する配線部２３ｂ（配線Ａ’）と、電極７（ソース電極：第２の電極）を接続する配線部２３ａ（配線Ｂ’）に着目した斜視図である。図３Ｂの領域５２の断面構造のうち、主要部分を示している。ゲート配線部となる導体パターン２３ｂに対し、平面方向に絶縁スペースを介してソース配線部となる導体パターン２３ａが両隣に並ぶ構造である。
計算条件は、導体パターン２３ａと導体パターン２３ｂとのスペース＝１ｍｍ、導体パターン２３ｂの幅＝１ｍｍ、導体パターン２３ｂの厚み＝０．３ｍｍとした。この場合も結合係数を計算すると、同じ計算条件を適用した場合に、ＫＡ’－Ｂ’＝－０．６８であった。従って、本実施例の構造（図５Ａ）のほうが、結合係数の絶対値が大きく、かつ負性であることから、相互インダクタンスを大きく発生させて、ゲート配線経路のループインダクタンスを小さく設定できる利点があることがわかる。
以上説明したように、本実施例のパワー半導体モジュールは、第１の絶縁基板１０と、第１の絶縁基板１０上に配置された複数の半導体スイッチング素子５と、複数の半導体スイッチング素子５を挟んで、第１の絶縁基板１０と対向して配置された第２の絶縁基板２０と、複数の半導体スイッチング素子５と第２の絶縁基板２０との間に配置され、複数の半導体スイッチング素子５と第２の絶縁基板２０との間のスペーサとなる複数の第１のスペーサ導体３１および複数の第２のスペーサ導体３２と、複数の第２のスペーサ導体３２と一体に形成され、複数の第２のスペーサ導体３２の各々を電気的に接続するスペーサ導体間配線部３３を備えており、複数の半導体スイッチング素子５の各々は、第１の電極６と、第１の電極６の反対側に設けられた第２の電極７および制御電極８を有し、第１の電極６は、第１の絶縁基板１０上に設けられた第１の導体層１１に電気的に接続され、第２の電極７は、第１のスペーサ導体３１を介して第２の絶縁基板２０上に設けられた第２の導体層２３ａに電気的に接続され、制御電極８は、第２のスペーサ導体３２およびスペーサ導体間配線部３３により互いに電気的に接続され、スペーサ導体間配線部３３は、第２の導体層２３ａと所定の距離を有して対向して配置されている。
また、制御電極８は、第２のスペーサ導体３２およびスペーサ導体間配線部３３により互いに電気的に接続されると共に、第２のスペーサ導体３２を介して第２の絶縁基板２０上に設けられた第３の導体層２３ｂに電気的に接続されている。
そして、上記の所定の距離は、スペーサ導体間配線部３３と第２の導体層２３ａの電気的な絶縁が可能な絶縁距離である。
また、スペーサ導体間配線部３３は、第２の導体層２３ａとの間に負性の結合係数によって決定される配線間の相互インダクタンスを形成する。
そして、スペーサ導体間配線部３３と第２の導体層２３ａとの間の結合係数は、－１．０以上、－０．８以下となるようにスペーサ導体間配線部３３と第２の導体層２３ａを配置する。
これにより、
（１）半導体スイッチング素子の面実装効率を向上できる
（２）パワー半導体モジュール内の制御配線（ゲート配線）のインダクタンスを低減できる、という２つの特長を有する。
従って、小型でゲート制御の安定性に優れたパワー半導体モジュールを提供することが可能となる。
なお、半導体スイッチング素子５にＭＯＳＦＥＴ型のＳｉＣ素子（ＳｉＣ－ＭＯＳＦＥＴ）を用いる場合、上述したようにチップ面積が小さいため、パワー半導体モジュールの定格電流を確保するには半導体スイッチング素子５の多並列接続が必要となるが、本実施例の制御配線（ゲート配線）の引き回し構造を採用することで、パワー半導体モジュールの所望の定格電流を確保しつつ、小型化を図ることができるため、特に有効である。
図６Ａ及び図６Ｂを参照して、本発明の実施例２のパワー半導体モジュールについて説明する。
≪概略構成≫
図６Ａに、本実施例のパワー半導体モジュール１の概略構成を示す。図６Ａは、パワー半導体モジュール１を上方からみた平面図と、平面図に記載した断面線Ａ－Ａ’、及び断面線Ｂ－Ｂ’における２つの断面構造図を示している。なお、平面図には、説明の都合上、絶縁基板２０を図示しない。また、絶縁基板１０のうち、絶縁層１２とその導体層１３も図示しない。
≪断面構造≫
本実施例のパワー半導体モジュール１は、実施例１と同様に、上下に配置された２枚の絶縁基板１０，２０を用いて構成する。実施例１に対する本実施例の相違点は、スペーサ導体３２の構造と、絶縁基板２０が備える導体層２３の導体パターンの形状である。相違点を中心に、主に断面Ａ－Ａ’図を用いて説明する。
本実施例は、複数の半導体スイッチング素子５の制御電極８同士を複数のスペーサ導体３２で接続し、さらにスペーサ導体間配線部３３によって制御電極８からの配線を引き回す構造である。実施例１との相違点は、前述のスペーサ導体３２を低背にし、スペーサ導体３２と絶縁基板２０の下側の導体層２３との間に、絶縁体３４を配置していることである。
ここで、スペーサ導体３２と絶縁体３４による構成体は、スペーサとしての機械的機能を果たすよう構成される。絶縁体３４の導入に伴って、前述の導体層２３に半導体スイッチング素子５の電極７（ソース電極：第２の電極）の電位のみが与えられることから、図１Ｂに示すように導体層２３を、導体パターン２３ａと２３ｂとに分離する必要がない。このため、本実施例における導体層２３の導体パターンは、図６Ｂに示すように、全く分断の無い平面とすることができる。このため、本実施例の構成を採ることによって、実施例１に比較して次の効果が得られる。
第１の効果は、半導体スイッチング素子５が通流（オン電流を流す）する場合に、複数の半導体スイッチング素子５の電極７（ソース電極：第２の電極）から、スペーサ導体３１を介して、導体層２３へ電流が流れる経路において、その経路の抵抗とインダクタンスを低減できることである。これは、図６Ｂに示すように、導体層２３ａのパターンの面積が増加するためである。
第２の効果は、モジュールの組み立ての容易性が向上することである。実施例１では、導体層２３に関して、スペーサ導体３２と、導体パター２３ｂとの位置合わせが必須である。また、半田や焼結材などの意図しないはみ出しによって、絶縁不良が発生する可能性がある。本実施例では、スペーサ導体３２と導体層２３との位置合わせは不要な構造であるために、組み立て不良の可能性が減り、モジュール製造歩留まりが向上する利点がある。
なお、本実施例に関するその他の利点については、実施例１にて述べた利点をそのまま得ることができる。
さらに、本実施例のパワー半導体モジュールによれば、実施例１の利点の他に、電流経路（導体層２３ａ）の抵抗とインダクタンスを低減できるという特長も有する。
従って、小型で制御安定性に優れる以外に、大電流が流れる経路のインダクタンスを低減し、かつ製造歩留まりが高いパワー半導体モジュールを提供することが可能となる。
図７Ａ及び図７Ｂを参照して、本発明の実施例３のパワー半導体モジュールについて説明する。
≪概略構成≫
図７Ａに、本実施例のパワー半導体モジュール１の概略構成を示す。図７Ａは、パワー半導体モジュール１を上方からみた平面図と、平面図に記載した断面線Ａ－Ａ’、及び断面線Ｂ－Ｂ’における２つの断面構造図を示している。なお、平面図には、説明の都合上、絶縁基板２０を図示しない。また、絶縁基板１０のうち、絶縁層１２とその導体層１３も図示しない。
≪断面構造≫
本実施例のパワー半導体モジュール１は、実施例１と同様に、上下に配置された２枚の絶縁基板１０，２０を用いて構成する。実施例１及び実施例２に対する本実施例の相違点は、スペーサ導体３２（３２ａ）の構造と、絶縁基板１０が備える導体層１１の導体パターン（１１ａ，１１ｂ）の形状、そして半導体スイッチング素子５の制御電極８に対してボンディングワイヤ３５を介して電気的接続をする点である。相違点を中心に、主に断面Ａ－Ａ’図を用いて説明する。
本実施例では、複数の半導体スイッチング素子５の制御電極８が複数のボンディングワイヤ３５を介して、絶縁基板１０の上側導体である導体パターン１１ｂに電気的に接続される。平面図に示すように、導体パターン１１ｂは複数の島状のパターン形状を採り、導体パターン１１ａに囲われている。導体パターン１１ｂと、絶縁基板２０の導体パターン２３ｂとの間には、スペーサ導体３２ａが機械的かつ電気的に接続される。
スペーサ導体３２ａは、スペーサ導体間配線部３３へと電気的に接続され、スペーサ導体間配線部３３は、導体パターン２３ａとの間に、絶縁基板２０の平面に垂直の方向に向かって所定の絶縁距離をもって分離される構成である。
従って、スペーサ導体間配線部３３と導体パターン２３ａの配線構造は実施例１と同様であり、パワー半導体モジュール内の制御配線のインダクタンスを低減できる特長が得られる。さらに、本実施例では、各々の半導体スイッチング素子５の制御電極８がボンディングワイヤ３５を介して電気的に接続されることによって、半導体スイッチング素子５における制御電極８の位置に依らずに上記の本発明の効果が得られる。
図７Ａに示すように、ボンディングワイヤ３５は３次元配線構造を容易に実現する手段であるため、半導体スイッチング素子５の制御電極８が素子の辺中心に配置された場合であっても、その電気的接続を実現することができる。
本実施例のもう一つの効果は、各々の半導体スイッチング素子５からパワー半導体モジュール１のゲート引き出し部４までの電気的距離を等しく設計できることにある。
図７Ｂの上図に、導体パターン２３ａ及び２３ｂ、そして、スペーサ導体間配線部３３（点線で図示）の配線形状を代表して示す。半導体スイッチング素子５の４つ毎に導体パターン２３ｂを島状に設け、そこからスペーサ導体間配線３３をＨ字状とすることで、制御電極８の配線の電気長（抵抗およびインダクタンス）をほぼ等しく設定できる効果がある。
また、図７Ｂの下図には、絶縁基板１０の上側導体である導体パターン１１（１１ａ，１１ｂ）のみの形状を示す。半導体スイッチング素子５の制御電極８を接続する導体パターン１１ｂは、４つの島状の配置とすることで、導体パターン１１ａの形状が図２Ｂの下部に示す導体パターン１１ａに比べて分断の度合いを低くし、導体パターン１１aに発生する各半導体スイッチング素子５間のインダクタンスの値を小さくする効果がある。
以上説明したように、本実施例のパワー半導体モジュールによれば、実施例１の効果のうちパワー半導体モジュールの小型化の効果が得られないものの、制御電極８との電気的接続にボンディングワイヤ３５を導入し、かつ、制御電極８の経路にスペーサ導体３２ａとスペーサ導体間配線部３３と併用することによって、
（１）半導体スイッチング素子５における制御電極８の位置に依らずに、パワー半導体モジュール１内の制御配線（１１a）のインダクタンスを低減できる
（２）パワー半導体モジュール１内の制御電極８の配線の電気長（抵抗およびインダクタンス）をほぼ等しく設定できる、という２つの特長を有する。
従って、パワー半導体モジュールに搭載する半導体スイッチング素子の制御電極の配置に対する汎用性の高いモジュール構造であり、同時に、搭載した複数の半導体スイッチング素子の均一動作に優れるパワー半導体モジュールを提供することが可能となる。
図８を参照して、本発明の実施例４の電力変換装置について説明する。図８は、本実施例の電力変換装置の回路構成を示すブロック図である。
図８では、バッテリー１１０と、電力変換装置１５０と、負荷となる電動機１４０によって構成される電気自動車の車軸を駆動する３相交流電動機の例を示している。
本実施例の電力変換装置１５０は、２つのパワー半導体モジュール１（１ａと１ｂ，１ｃと１ｄ，１ｅと１ｆ）によって構成される上下アームを含む一相分のレグ回路３つと、コンデンサ１６０と、制御回路１７０とを備えている。なお、電力変換装置１５０は、交流の相数に等しい３個のレグ回路１００ａ，１００ｃ，１００ｅを備えている。
電力変換装置１５０は、コンデンサ１６０により主電圧（Ｖｃｃ）を保持し、制御回路１７０により各パワー半導体モジュール１内の半導体スイッチング素子５のゲートを駆動するゲート駆動回路３ａ，３ｃ，３ｅへの各制御信号を生成し、それぞれゲート駆動回路３ａ，３ｃ，３ｅに入力する。
レグ回路１００ａ，１００ｃ，１００ｅは、それぞれ第１相のインバータレグ、第２相のインバータレグ、第３相のインバータレグを構成する。各インバータレグの出力が電動機１４０と接続される。
本実施例では、レグ回路１００ａ，１００ｃ，１００ｅは、同じ回路構成を有している。そこで、レグ回路１００ａを例にとって回路構成について説明する。
レグ回路１００ａは、直列接続されるパワー半導体モジュール１ａ，１ｂによって構成される一対の上下アームと、パワー半導体モジュール１ａ，１ｂをオン・オフ制御するゲート駆動回路３ａと、を備えている。
本実施例によれば、電力変換装置１５０に搭載されるパワー半導体モジュール１（１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ）に、実施例１から実施例３のいずれかで説明したパワー半導体モジュールが用いられており、実施例１、２の場合は、電力変換装置１５０やそれを含んで構成する電気自動車用モータ駆動システムを小型化することができる。
また、パワー半導体モジュール１に内蔵するゲート配線の寄生インダクタンスを減少させることができるため、パワー半導体モジュール１は従来のモジュール構成に比較して、ゲート駆動波形を安定のまま駆動することができる。
従って、電力変換装置１５０やそれを含んで構成する電気自動車用モータ駆動システムは、小型化することができ、もしくは、その誤動作を防止することができる。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記の実施例は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
例えば、パワー半導体モジュール１を構成する部材の寸法や絶縁距離はその応用に応じて任意でよい。さらに、パワー半導体モジュール１を構成する半導体スイッチング素子のチップ配置は図示した形態に限定するものではない。
また、上下アームを構成するパワー半導体モジュール１としては、ＭＯＳＦＥＴのほか、ＪＦＥＴ型（Junction Field Effect Transistor）等のユニポーラデバイスや、ＩＧＢＴなどのバイポーラデバイスのいずれでもよい。なお、デバイスに応じて、主端子が、上述の「ドレイン」および「ソース」のほか、「コレクタ」および「エミッタ」と呼称される。
また、パワー半導体モジュールを構成する形態は、実施例で示したパワー半導体モジュール１による１ｉｎ１や、２つのパワー半導体モジュール１を用いた２ｉｎ１の他、６つ以上のパワー半導体モジュール１を用いた三相フルブリッジ回路でもよい。
また、本パワー半導体モジュール１を適用する電力変換装置は、電気自動車用モータ駆動システムの他、太陽光発電装置におけるＰＣＳ（Power Conditioning System）や鉄道車両電気システム等にも適用できる。
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ：パワー半導体モジュール
３，３ａ，３ｃ，３ｅ：ゲート駆動回路
４：ゲート引き出し部
５：半導体スイッチング素子
６：電極（ドレイン電極）
７：電極（ソース電極）
８：制御電極（ゲート電極）
９，９ａ，９ｂ，９ｃ，９ｄ：半導体スイッチング素子群
１０：絶縁基板
１１：導体層
１１ａ：（下側絶縁基板の上部導体のドレイン電極接続用）導体パターン
１１ｂ：（下側絶縁基板の上部導体のゲート電極接続用）導体パターン
１２：絶縁層
１３：導体層
２０：絶縁基板
２１：導体層
２２：絶縁層
２３：導体層
２３ａ：（上側絶縁基板の下部導体のソース電極接続用）導体パターン
２３ｂ：（上側絶縁基板の下部導体のゲート電極接続用）導体パターン
３１：（ソース用）スペーサ導体
３２，３２ａ：（ゲート用）スペーサ導体
３３：（ゲート用）スペーサ導体間配線部
３４：（スペーサ導体用）絶縁体
３５：ボンディングワイヤ
５１：本発明による制御配線の引き回し構造部
５２：従来例による制御配線の引き回し構造部
５３：ゲート配線電流
５４：ソース配線リターン電流
１００，１００ａ，１００ｃ，１００ｅ：レグ回路
１１０：バッテリー
１４０：電動機
１５０：電力変換装置
１６０：コンデンサ
１７０：制御回路

Claims (10)

  1. 第１の絶縁基板と、
    前記第１の絶縁基板上に配置された複数の半導体スイッチング素子と、
    前記複数の半導体スイッチング素子を挟んで、前記第１の絶縁基板と対向して配置された第２の絶縁基板と、
    前記複数の半導体スイッチング素子と前記第２の絶縁基板との間に配置され、前記複数の半導体スイッチング素子と前記第２の絶縁基板との間のスペーサとなる複数の第１のスペーサ導体および複数の第２のスペーサ導体と、
    前記複数の第２のスペーサ導体と一体に形成され、前記複数の第２のスペーサ導体の各々を電気的に接続するスペーサ導体間配線部と、を備え、
    前記複数の半導体スイッチング素子の各々は、第１の電極と、前記第１の電極の反対側に設けられた第２の電極および制御電極を有し、
    前記第１の電極は、前記第１の絶縁基板上に設けられた第１の導体層に電気的に接続され、
    前記第２の電極は、前記第１のスペーサ導体を介して前記第２の絶縁基板上に設けられた第２の導体層に電気的に接続され、
    前記制御電極は、前記第２のスペーサ導体および前記スペーサ導体間配線部により互いに電気的に接続され、
    前記スペーサ導体間配線部は、前記第２の導体層と所定の距離を有して対向して配置されていることを特徴とするパワー半導体モジュール。
  2. 請求項１に記載のパワー半導体モジュールにおいて、
    前記制御電極は、前記第２のスペーサ導体および前記スペーサ導体間配線部により互いに電気的に接続されると共に、前記第２のスペーサ導体を介して前記第２の絶縁基板上に設けられた第３の導体層に電気的に接続されることを特徴とするパワー半導体モジュール。
  3. 請求項１に記載のパワー半導体モジュールにおいて、
    前記複数の第２のスペーサ導体と前記第２の導体層の間に、前記複数の第２のスペーサ導体と共に、前記複数の半導体スイッチング素子と前記第２の絶縁基板との間のスペーサとなる絶縁層を有することを特徴とするパワー半導体モジュール。
  4. 請求項１に記載のパワー半導体モジュールにおいて、
    前記所定の距離は、前記スペーサ導体間配線部と前記第２の導体層の電気的な絶縁が可能な絶縁距離であることを特徴とするパワー半導体モジュール。
  5. 請求項１に記載のパワー半導体モジュールにおいて、
    前記制御電極は、ボンディングワイヤを介して、前記第２のスペーサ導体に電気的に接続されることを特徴とするパワー半導体モジュール。
  6. 請求項１に記載のパワー半導体モジュールにおいて、
    前記スペーサ導体間配線部は、前記第２の導体層との間に負性の結合係数によって決定される配線間の相互インダクタンスを形成することを特徴とするパワー半導体モジュール。
  7. 請求項６に記載のパワー半導体モジュールにおいて、
    前記スペーサ導体間配線部と前記第２の導体層との間の結合係数は、－１．０以上、－０．８以下であることを特徴とするパワー半導体モジュール。
  8. 請求項１に記載のパワー半導体モジュールにおいて、
    前記複数の半導体スイッチング素子は、ＭＯＳＦＥＴ型の素子であり、
    前記第１の電極はドレイン電極、前記第２の電極はソース電極、前記制御電極はゲート電極であることを特徴とするパワー半導体モジュール。
  9. 請求項８に記載のパワー半導体モジュールにおいて、
    前記複数の半導体スイッチング素子は、ＳｉＣ－ＭＯＳＦＥＴであることを特徴とするパワー半導体モジュール。
  10. 一対以上の上下アームを有する主回路と、
    前記上下アームを駆動する駆動回路と、を備える電力変換装置において、
    前記上下アームは、請求項１から９のいずれか１項に記載のパワー半導体モジュールを有することを特徴とする電力変換装置。
JP2020138037A 2020-08-18 2020-08-18 パワー半導体モジュールおよび電力変換装置 Active JP7407675B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020138037A JP7407675B2 (ja) 2020-08-18 2020-08-18 パワー半導体モジュールおよび電力変換装置
DE112021003299.2T DE112021003299T5 (de) 2020-08-18 2021-04-19 Leistungshalbleitermodul und leistungsumsetzungsvorrichtung
CN202180057429.2A CN116114064A (zh) 2020-08-18 2021-04-19 功率半导体模块以及电力变换装置
PCT/JP2021/015813 WO2022038831A1 (ja) 2020-08-18 2021-04-19 パワー半導体モジュールおよび電力変換装置
US18/005,748 US20230282561A1 (en) 2020-08-18 2021-04-19 Power semiconductor module and power conversion device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020138037A JP7407675B2 (ja) 2020-08-18 2020-08-18 パワー半導体モジュールおよび電力変換装置

Publications (2)

Publication Number Publication Date
JP2022034300A true JP2022034300A (ja) 2022-03-03
JP7407675B2 JP7407675B2 (ja) 2024-01-04

Family

ID=80322703

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020138037A Active JP7407675B2 (ja) 2020-08-18 2020-08-18 パワー半導体モジュールおよび電力変換装置

Country Status (5)

Country Link
US (1) US20230282561A1 (ja)
JP (1) JP7407675B2 (ja)
CN (1) CN116114064A (ja)
DE (1) DE112021003299T5 (ja)
WO (1) WO2022038831A1 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015128975A1 (ja) 2014-02-26 2015-09-03 株式会社日立製作所 パワーモジュールおよび電力変換装置
JP6373702B2 (ja) 2014-09-26 2018-08-15 株式会社日立製作所 半導体パワーモジュール及び半導体駆動装置
EP3246945B1 (en) 2016-05-19 2018-10-03 ABB Schweiz AG Power module with low stray inductance
US10319670B2 (en) 2017-10-20 2019-06-11 Semiconductor Components Industries, Llc Package including multiple semiconductor devices
JP7099938B2 (ja) 2018-11-16 2022-07-12 株式会社日立製作所 パワー半導体装置

Also Published As

Publication number Publication date
US20230282561A1 (en) 2023-09-07
JP7407675B2 (ja) 2024-01-04
WO2022038831A1 (ja) 2022-02-24
DE112021003299T5 (de) 2023-04-20
CN116114064A (zh) 2023-05-12

Similar Documents

Publication Publication Date Title
US11018117B2 (en) Half-bridge module with coaxial arrangement of the DC terminals
JP6412612B2 (ja) ハーフブリッジを設けるパワーモジュール、ならびにパワーモジュールおよびキャパシタの配置
KR100430772B1 (ko) 반도체장치
JP3941728B2 (ja) 電力用半導体装置
US11532600B2 (en) Semiconductor module
JP6864713B2 (ja) パワーモジュール構造
US8035222B2 (en) Semiconductor device
WO2021130110A1 (en) Power module with improved electrical and thermal characteristics
CN117174680B (zh) 功率模块、封装结构及电子设备
CN117276226B (zh) 功率模块、封装结构及电子设备
WO2014155486A1 (ja) 電力変換装置
US20220216157A1 (en) Semiconductor module
CN112992845A (zh) 功率模块及其制造方法
WO2020229114A1 (en) Semiconductor module
JP3896940B2 (ja) 半導体装置
WO2022038831A1 (ja) パワー半導体モジュールおよび電力変換装置
WO2023042482A1 (ja) パワー半導体モジュールおよび電力変換装置
US11721613B2 (en) Power module
WO2021015050A1 (ja) 電気回路装置
US20190355649A1 (en) Semiconductor device
JP2022130754A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230912

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231219

R150 Certificate of patent or registration of utility model

Ref document number: 7407675

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150