JP2002057295A5 - 半導体集積回路装置 - Google Patents

Description

【特許請求の範囲】
【請求項１】 支持層と、前記支持層上に形成された絶縁層と、前記絶縁像上に形成された半導体領域とからなるＳＯＩ基板の主表面に第１および第２の回路領域を有する半導体集積回路装置であって、
（ａ）前記第１の回路領域を囲み、前記絶縁層まで到達する第１の絶縁分離トレンチと、前記第１の絶縁分離トレンチを囲み、前記絶縁層まで到達する第２の絶縁分離トレンチと、
（ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達する第３の絶縁分離トレンチと、前記第３の絶縁分離トレンチを囲み、前記絶縁層まで到達する第４の絶縁分離トレンチと、
（ｃ）前記第２と第４の絶縁分離トレンチとの間に延在する中間領域と、
（ｄ）前記第１の回路領域と前記第１と第２の絶縁分離トレンチとで区画される第１の分離領域とを接続する第１の配線抵抗と、前記第１の分離領域と中間領域とを接続する第２の配線抵抗と、
（ｅ）前記第２の回路領域と前記第３と第４の絶縁分離トレンチとで区画される第２の分離領域とを接続する第３の配線抵抗と、第２の分離領域と中間領域とを接続する第４の配線抵抗と、
を有することを特徴とする半導体集積回路装置。
【請求項２】 前記第１〜第４の配線抵抗の抵抗値は、４×１０^６〜４×１０^７Ωであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】 前記第１および第２の回路領域を囲む絶縁分離トレンチは、それぞれ１５本以上であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】 前記第１および第２の配線抵抗は、前記第1の絶縁分離トレンチに沿って形成され、前記第３および第４の配線抵抗は、前記第３の絶縁分離トレンチに沿って形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】 前記第１および第２の回路領域は、略矩形状の領域であって、前記第１および第２の配線抵抗は、前記略矩形形状の長辺に沿って形成され、前記第３および第４の配線抵抗は、前記略矩形形状の長辺に沿って形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】 前記ＳＯＩ基板は、ダイパッド上に搭載され、前記中間領域は、前記ダイパッドに電気的に接続されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項７】 前記第１および第２の回路領域は、容量素子を介して互いに接続されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項８】 前記容量素子は、前記中間領域上に形成されていることを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】 前記容量素子は、前記中間領域と中間領域上に形成された絶縁膜と、前記絶縁膜上に形成された上部電極とからなることを特徴とする請求項７記載の半導体集積回路装置。
【請求項１０】 前記容量素子は、前記中間領域上に形成された下部電極と、前記下部電極上に形成された絶縁膜と、前記絶縁膜上に形成された上部電極とからなることを特徴とする請求項７記載の半導体集積回路装置。
【請求項１１】 前記容量素子は、前記第１の回路領域から第２の回路領域、もしくは第２の回路領域から第１の回路領域への信号伝送を行うアイソレータ回路を構成することを特徴とする請求項７記載の半導体集積回路装置。
【請求項１２】 前記第１および第２の回路領域は、容量素子からなるアイソレータを介して接続され、
前記第１の回路領域には、アンプ回路、フィルタ回路、Ａ／Ｄ変換回路およびＤ／Ａ変換回路が形成され、
前記第２の回路領域には、デジタルフィルタ回路およびＤＳＰ回路が形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１３】 支持層と、前記支持層上に形成された絶縁層と、前記絶縁像上に形成された半導体領域とからなるＳＯＩ基板の主表面に第１および第２の回路領域を有する半導体集積回路装置であって、
（ａ）前記第１の回路領域を囲み、前記絶縁層まで到達する第１の幅広絶縁分離トレンチと、
（ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達する第２の幅広絶縁分離トレンチと、
（ｃ）前記第１と第２の幅広絶縁分離トレンチとの間に延在する中間領域と、
（ｄ）前記第１の回路領域と中間領域とを接続する第１の配線抵抗と、
（ｅ）前記第２の回路領域と中間領域とを接続する第２の配線抵抗と、
を有することを特徴とする半導体集積回路装置。
【請求項１４】 前記第１および第２の幅広絶縁分離トレンチの幅は、０．４μｍ以上であることを特徴とする請求項１３記載の半導体集積回路装置。
【請求項１５】 前記第１の配線抵抗は、前記第1の幅広絶縁分離トレンチに沿って形成され、前記第２の配線抵抗は、前記第２の幅広絶縁分離トレンチに沿って形成されていることを特徴とする請求項１３記載の半導体集積回路装置。
【請求項１６】 支持層と、前記支持層上に形成された絶縁層と、前記絶縁像上に形成された半導体領域とからなるＳＯＩ基板の主表面に第１および第２の回路領域を有する半導体集積回路装置であって、
（ａ）前記第１の回路領域を囲み、前記絶縁層まで到達する第１の絶縁分離トレンチと、前記第１の絶縁分離トレンチを囲み、前記絶縁層まで到達する第２の絶縁分離トレンチと、
（ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達する第３の絶縁分離トレンチと、前記第３の絶縁分離トレンチを囲み、前記絶縁層まで到達する第４の絶縁分離トレンチと、
（ｃ）前記第２と第４の絶縁分離トレンチとの間に延在する中間領域と、
（ｄ）前記第１の回路領域と前記第１と第２の絶縁分離トレンチとで区画される第１の分離領域とを接続する第１の配線と、前記第１の分離領域と中間領域とを接続する第２の配線と、
（ｅ）前記第２の回路領域と前記第３と第４の絶縁分離トレンチとで区画される第２の分離領域とを接続する第３の配線と、第２の分離領域と中間領域とを接続する第４の配線と、
を有することを特徴とする半導体集積回路装置。
【請求項１７】 前記第１と第２の配線との間に接続され、前記第１の回路領域と前記第１と第２の絶縁分離トレンチとで区画される第１の分離領域の拡散抵抗、
および前記第３と第４の配線との間に接続され、前記第２の回路領域と前記第３と第４の絶縁分離トレンチとで区画される第２の分離領域の拡散抵抗の抵抗値は、
４×１０^６〜４×１０^７Ωであることを特徴とする請求項７記載の半導体集積回路装置。
【請求項１８】 前記第１および第２の回路領域は、略矩形状の領域であって、
前記第１の配線は、前記第１の回路領域の略矩形形状の長辺の一端近傍に形成され、
前記第２の配線は、前記第１の回路領域の略矩形形状の長辺の他端近傍に形成され、
前記第３の配線は、前記第２の回路領域の略矩形形状の長辺の一端近傍に形成され、
前記第４の配線は、前記第２の回路領域の略矩形形状の長辺の他端近傍に形成されていることを特徴とする請求項１６記載の半導体集積回路装置。
【請求項１９】 前記ＳＯＩ基板は、ダイパッド上に搭載され、前記中間領域は、前記ダイパッドに電気的に接続されていることを特徴とする請求項１６記載の半導体集積回路装置。
【請求項２０】 前記第１および第２の回路領域は、容量素子を介して互いに接続されていることを特徴とする請求項１６記載の半導体集積回路装置。
【請求項２１】 前記容量素子は、前記中間領域上に形成されていることを特徴とする請求項２０記載の半導体集積回路装置。
【請求項２２】 前記容量素子は、前記中間領域と中間領域上に形成された絶縁膜と、前記絶縁膜上に形成された上部電極とからなることを特徴とする請求項２０記載の半導体集積回路装置。
【請求項２３】 前記容量素子は、前記中間領域上に形成された下部電極と、前記下部電極上に形成された絶縁膜と、前記絶縁膜上に形成された上部電極とからなることを特徴とする請求項２０記載の半導体集積回路装置。
【請求項２４】 前記容量素子は、前記第１の回路領域から第２の回路、もしくは第２の回路領域から第１の回路領域への信号伝送を行うアイソレータ回路を構成することを特徴とする請求項１６記載の半導体集積回路装置。
【請求項２５】 前記第１および第２の回路領域は、容量素子からなるアイソレータを介して接続され、
前記第１の回路領域には、アンプ回路、フィルタ回路、Ａ／Ｄ変換回路およびＤ／Ａ変換回路が形成され、
前記第２の回路領域には、デジタルフィルタ回路およびＤＳＰ回路が形成されていることを特徴とする請求項１６記載の半導体集積回路装置。
【請求項２６】 支持層と、前記支持層上に形成された絶縁層と、前記絶縁像上に形成された半導体領域とからなるＳＯＩ基板の主表面に第１および第２の回路領域を有する半導体集積回路装置であって、
（ａ）前記第１の回路領域を囲み、前記絶縁層まで到達する第１の絶縁分離トレンチと、前記第１の絶縁分離トレンチを囲み、前記絶縁層まで到達する第２の絶縁分離トレンチと、
（ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達する第３の絶縁分離トレンチと、前記第３の絶縁分離トレンチを囲み、前記絶縁層まで到達する第４の絶縁分離トレンチと、
（ｃ）前記第２と第４の絶縁分離トレンチとの間に延在する中間領域と、
（ｄ）前記第１の回路領域と前記第１と第２の絶縁分離トレンチとで区画される第１の分離領域とを接続する第１の接続部と、前記第１の分離領域と中間領域とを接続する第２の接続部と、
（ｅ）前記第２の回路領域と前記第３と第４の絶縁分離トレンチとで区画される第２の分離領域とを接続する第３の接続部と、第２の分離領域と中間領域とを接続する第４の接続部と、
を有することを特徴とする半導体集積回路装置。
【請求項２７】 前記第１のおよび第２の接続部は、それぞれ前記第１および第２の絶縁分離トレンチが形成されていないショート領域により構成され、
前記第３のおよび第４の接続部は、それぞれ前記第３および第４の絶縁分離トレンチが形成されていないショート領域により構成されていることを特徴とする請求項２６記載の半導体集積回路装置。
【請求項２８】 支持層と、前記支持層上に形成された絶縁層と、前記絶縁像上に形成された半導体領域とからなるＳＯＩ基板の主表面に第１および第２の回路領域を有する半導体集積回路装置であって、
（ａ）前記第１の回路領域をスパイラル状に囲み、前記絶縁層まで到達する第１の絶縁分離トレンチと、
（ｂ）前記第２の回路領域をスパイラル状に囲み、前記絶縁層まで到達する第２の絶縁分離トレンチと、
を有することを特徴とする半導体集積回路装置。
【請求項２９】 支持層と、前記支持層上に形成された絶縁層と、前記絶縁像上に形成された半導体領域とからなるＳＯＩ基板の主表面に第１および第２の回路領域を有する半導体集積回路装置であって、
（ａ）前記第１の回路領域を囲み、前記絶縁層まで到達する複数の絶縁分離トレンチと、
（ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達する複数の絶縁分離トレンチと、
（ｃ）前記第１の回路領域を囲む複数の絶縁分離トレンチのうち最外絶縁分離トレンチと前記第２の回路領域を囲む複数の絶縁分離トレンチのうち最外絶縁分離トレンチとの間に延在する中間領域と、
（ｄ）前記第１の回路領域と中間領域との間に、前記複数の絶縁分離トレンチと並列に接続された抵抗素子と、
（ｅ）前記第２の回路領域と中間領域との間に、前記複数の絶縁分離トレンチと並列に接続された抵抗素子と、
を有することを特徴とする半導体集積回路装置。

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＳＯＩ（Silicon On Insulator）基板上に形成される高耐電圧ＬＳＩ（Large Scale Integrated Circuit）に適用して有効な技術に関するものである。