JP2001519090A - バイポーラトランジスタ構造 - Google Patents

Abstract

(57)【要約】 バイポーラトランジスタにおいて熱的暴走を避けるため、エミッタに安定抵抗器が設けられる。延長した安定抵抗器を用いて、その長さの部分を適当な抵抗と設計の融通性が得られるように接続することが提案される。１つの態様において、エミッタ（３）を複数のエミッタ部分に分割し、各部分に分離されたエミッタ安定抵抗器を設けることが提案される。好ましい実施例においては、コレクタとベースは対応的に分割され、トランジスタは複数の単位セルに分割され、各単位セルがエミッタ、安定抵抗器、ベースおよびコレクタを含み、それぞれ共通導線（１０、１１、１２）を介して接続される。この構成はＳＯＩ技術により好適に実現され、直流的隔離によりデジタル、アナログおよび電力装置を１つのチップ上に問題なく組み合わすことを可能とする。

Description

【発明の詳細な説明】 バイポーラトランジスタ構造 技術分野 本発明は集積回路に関し、特に低レベルのデジタルおよびアナログ回路を備え た集積回路チップ内の増幅器構造のトランジスタに関する。 関連技術の説明 バイポーラトランジスタにおいて、互いに平行なエミッタ指状部の各々に１つ のエミッタ抵抗器を、一般にエミッタ領域の外側に、かつ一般にそれぞれのエミ ッタ指状部の延長部に設けることが従来知られている。この構造は、エミッタ・ ベース領域の１つの局部的過熱による熱的暴走を招く電流増加の問題をある程度 解決する。しかし、経験によれば、そのような安定抵抗器をもってしても局部的 発熱は起こり全ての指状部は安定抵抗器に接続された部分においてその他の部分 よりも大きく発熱することを示し、赤外線写真はコレクタ指状部の間の総合的発 熱が高負荷において起こり、それが全体の効率を最適より小さくすることを示し ている。 上記の概念による解決として、エミッタ安定抵抗器を、延長したエミッタ指状 部の延長部やエミッタ区域の線状配列に代えて、半導体装置の中に設けることが 公知である。そのような解決は、米国特許第５、３７４、８４４号、第５、４４ ４、２９２号に開示されている。それらの解決に共通することは、抵抗層がシリ コンのエミッタ区域と金属被覆のエミッタ導線との間に設けられ、その間の電流 が、エミッタ方向、すなわちエミッタ区域の直線方向に垂直な深さ方向および側 面方向の抵抗路に依存するようにすることである。 発明の概要 本発明によればその目的は、１つの単位トランジスタとしても、そのような単 位セルの並列の組み合わせの形としても使用できる、融通性のあるセル型集積回 路トランジスタを構成することである。 本発明の他の目的は、分布された安定抵抗器を使用することにより、熱的暴走 に対する手段を更に改良することである。本発明によりこの、及び他の目的は、 エミッタが複数のエミッタ部分に分割され、各部分にそれ自身の安定抵抗器がそ のエミッタ部分に近接して設けられたトランジスタ型式の半導体装置により達成 される。 本発明の重要な特徴は、半導体装置のエミッタ部分を複数の単位セルに分割し て、各セル自身のエミッタと安定抵抗器をもつことである。安定抵抗器は同じ単 位セルに集積され、これはシリコン表面上に所謂実領域を小さくする（saving s o-called real estate）ために重要である。別の実施例においては、コレクタと ベース部分を区画化しても良い。 また、設計を簡易化するため半導体表面に任意に多重化することのできる融通 性のあるセル構造を得ることも、本発明の特定の目的である。 単位セルに区画化することは別の方法でも達成できるが、本発明はインシュレ ータ・オン・シリコン（ＳＯＩ）構成により実現される。このようにして、冷却 性の低下の不利が本発明の安定抵抗器により補償される。チップ上の他の装置か らの分離は垂直の酸化物壁により都合良く達成される。１つのセル、または複数 の単位セルを含む半導体装置は、比較的低電力により作動する各種デジタル回路 とアナログ回路を含むＶＬＳＩ構造の他の部分から直流的に分離される。そのよ うな応用の例としては、呼出し電流を発生するため数個の電力変圧器を必要とす る電話装置、ＳＬＩＣ（加入者線インタフェース回路）におけるインタフェース がある。さらに一般的には、直流的分離は装置の融通性を最大にし、プッシュ・ プル装置はダーリントン対により簡単に構成できる。 有利な構成において、安定抵抗器は、薄膜抵抗または適当にドープされたポリ シリコンであり、抵抗器は同時にフィールド制御（field control）に使用され 、もし例えばｐｎ転移が克服される（laid-over）なら、抵抗器は必然的に、ベ ースおよびエミッタ電圧に近い電圧をもつ。 各セルの薄膜またはポリシリコンの延長した安定抵抗器がセルのエミッタに平 行であるときは、それをエミッタおよび共通のエミッタ導線にそれぞれの接触点 において接触させ、使用される抵抗の長さに応じた抵抗とすることができる。大 規模集積回路に使用される標準のセルは、従って接触点を変更することにより、 意図する使用目的に応じて調整された安定抵抗をもつように形成される。 単位セルの使用は、トランジスタの電気的性質を規定するモデルの変更を容易 にする。複数のセルが異なる応用に適応するように、時には単一セルとして、他 の場合は数百のセルを含むように任意に選択される。 図面の簡単な説明 本発明を、例示的実施例に基づき、図面を参照して説明する。しかし、実施例 は本発明を明らかにするものであるが、本発明をそれに限定するものでなく、図 面は下記を含む。 図１は、本発明の１態様における半導体装置を構成する１組の単位セルを概略 的に示す。 図２は、半導体装置の単位セルの一般的積層の上面図を示す。 図３−５は、図２の単位セルのそれぞれ断面Ａ−Ａ，Ｂ−Ｂ，Ｃ−Ｃに沿った 断面図を示す。 図６、７は、それぞれ集合的、および分布的安定抵抗器で処理される電力の比 較を示すグラフである。 図８、９は分布されたエミッタ安定抵抗の無い場合、およびある場合における 半導体のエミッターベース電圧に対するベース電流およびコレクタ電流のグラフ を示す。 実施例の詳細な説明 図１には、共通のコレクタ導線１２に接続された１組の指状コレクタをもった 半導体装置の１部の上面図が示される。エミッタは複数のエミッタ指状部分に分 割され、各部分は共通のエミッタ導線１０に接続される。ベース導線はこの図に は示されない。エミッタ指状部は一般に共通方向に延長して配置され、安定抵抗 器はこの共通方向に実質的に平行である。さらに図面には、エミッタ安定抵抗器 が一端においてそれぞれのエミッタに接続され、他端が共通のエミッタ導線１０ に接続するように示される。この図には示されないが、下部にベース領域を設け 、ベース領域は複数の部分に分割され、各部分が各エミッタの下に位置して、そ の境界がそれぞれコレクタに向かって延び、それぞれ安定抵抗器がサンドイッチ 状の絶縁をもってその上方に延びるようにすることができる。この実施例におい て は、コレクタは延長した指状であり、それぞれ１組の線状エミッタと協力する。 図示されるエミッタの数は説明の目的で僅かであるが、少なくとも遙に大きい数 であるものと理解すべきである。 図２は、本発明の別の実施例の積層構造の上面図である。図２のＡ−Ａ，Ｂ− Ｂ，Ｃ−Ｃに沿った垂直断面が図３、４、５にそれぞれ示される。この実施例に おいては、図１の各エミッタ指状部が、シリコンチップの隔離された部分に別個 に配置されるエミッタ、ベース、コレクタをもって１つの完全なトランジスタを 形成する単位セルの一部である。これら全ての図面において、大きくハッチング された部分１６が、ＳＯＩ技術において一般的な、例えば酸化シリコン材料のよ うな絶縁層、またはコレクタとは反対の導電型をもった層を示す。他の関連する 実施例においては、同じ構造が任意に多重化され、隔離部分１６は複数の単位セ ルの外側に転移される。 このセルは、ｎ型シリコン１の埋め込まれたコレクタ層をもち、その中にベー スのｐ帯域２が拡散され、さらにその中にｎ⁺エミッタ帯域３とｐ⁺ベース接続帯 域が拡散される。同じ表面に、ｎ⁺コレクタ接続帯域が拡散される。（通常、ｐ ｎｐ型バイポーラトランジスタにおいてはこれら要部は全て反対の導電型をもつ ） これら帯域の接続は、上部酸化シリコンに埋め込まれたコネクタにより形成さ れる。従って、単位セルは共通エミッタ導線１０、共通ベース導線１１および共 通コレクタ導線１２のような１組の金属コネクタにより結合される。図２および 図３、５の断面図に示すように、コレクタ接触帯域５は記号Ｋ１２−５で示され る点接触により金属のコレクタ導線１２に接続される。（１つの長い連続した接 続とすることもできる。）金属のベース導線１１は同じ方法で記号Ｋ１１−４で 示される点接触によりベース接触帯域４に接続される。 これら図面に示されるように、コレクタ接触帯域５はエミッタ帯域３およびベ ース帯域４と同じ表面に配置され、これはＳＯＩ実施例においては一般に好まし いことである。しかし、本発明の一般的実施例において、コレクタ接続を反対側 から設けること、または埋め込まれたコレクタ層のような下部の酸化層に設ける ことも除外されず、本発明から逸脱するものでない。この分野の当業者には、こ れらおよび他の変更が本発明の自明な態様であることが理解される。 しかし共通エミッタ導線１０とエミッタ帯域３の間の接続は、安定抵抗器１４ のために少し複雑になる。この抵抗性の延長した装置は好ましくは適当にドープ されたポリシリコンから作られるが、任意の適当な薄膜抵抗器材料から作っても 良く、薄いSiO₂層の上およびベース帯域２の縁部の上に重ねられる。 金属の共通エミッタ導線１０はそれに平行な隔離された第２の金属導線１３の １端に点接続される。金属導線１３は、セルの長さの大部分をカバーしてもよい が、ここではその約３分の１である。この接続は図５の断面図に示すように、記 号Ｋ１０−１３で示される。図２に見られるようにもう一つの点において、接続 Ｋ１３−１４が第２の金属導線１３と安定抵抗器層１４の間に形成される。安定 層１４はＫ１４−１５（図５にも示される）においてＬ型の第３の金属導線１５ の短い腕に接続される。導線１５の長い腕はエミッタ帯域３の上に重なる。後者 の２つは、多数の接触点Ｋ１５−３（図３、５にも示される）により結合されて いる。接触Ｋ１３−１４の位置は、使用の目的に応じて異なる大きさの安定抵抗 を得るために変更されても良いことは明らかである。 当業者には理解されるように、図３−５の断面図は誇張された厚み寸法をもっ ている。そのようなＳＯＩ材料や、ＳＯＩ材料に基づく要素の製造もまた周知で ある。そのような材料の製造は、米国、マサチューセッツ、クルーバ・アカデミ ック・出版社、１９９５、ソリン クリストビーンおよびシェング、エス、エル 、アイによる「SOI材料および装置の電気的特徴」(Sorin Cristoveanu and Shen g S.Li:“Electrical Characterization of Silicon-On-Insulator Materials a nd Devices”1995，KluwerAcademicPublishers，massachusetts，USA)に記載さ れている。使用される各種の多くの処理の工程に関する情報として、さらにこの 分野における専門文献を引用する。例えば、ウオルフおよびタウベルによる「Ｖ ＬＳＩ時代のシリコン処理」（ラテス、プレス サンセット、ビーチ、カリフォ ルニア、１９８６）（Wolf and Tauber“Silicon Processing for the VLSI Era ”(Lattice Press，Sunset Beach，Cal.，1986)．この文献は本明細書に引用と して含められる。 本実施例において、埋込み絶縁物は二酸化シリコンとシリコン基板より作られ る。装置の層の厚みは０．１から３０μｍの間で変化するが、好ましい実施例に おいては５から１０ｐｍの間である。埋込み層の厚みは０．１から１０μｍの間 で変化するが、全体の担持基板を絶縁材料から作ることができる。そのような材 料から、順次の工程により図３、４、５に示されるような各種の層が、埋込み絶 縁層までエッチングされた溝に付加された最終的に隔離絶縁壁となる層を含んで 形成される。 この分野の当業者にはまた、図２−５に示される単位セルは単一でも、図１に 示すように多数でも使用され、多くの可能な変形のあることが理解されるであろ う。コレクタは埋込みコレクタでも良く、またはコレクタ帯域を２重にしても良 い（図２の上層を導体１１のまわりに対称的に配置する）。 図６、７には、５×２０の単位セルの配列をもって図２−５に従って組み立て られた装置の特性曲線を示すもので、図６においては、外部安定抵抗器が従来の 技術を用いて各列に配置され、図７においては各セルに約１４０オームの安定抵 抗器が設けられる。１０Ｗの電力曲線から見られるように、熱破壊が、電子なだ れ降伏がより早く起こるコレクタ電圧の高電圧端を除いてほぼその電力で起こる 。安定抵抗器をもった同じ装置で、約２５Ｗの電力について高電圧端を除き同様 であり、確実に改良される。 図８と図９には、寸法が１００×２μｍのエミッタをもった１つの単位セルつ いてなされた比較を示す。両方の図面において、ベース電流とエミッタ電流がエ ミッタ・ベース電圧の関数として対数目盛り（１目盛りがディケード）で示され る。ベース・コレクタ電圧は＋６０Ｖに一定に保持される。エミッタ安定抵抗な しで、エミッタ・ベースの絶縁破壊は約−０．６５Ｖのエミッタ・ベース電圧と 約０．５ｍＡのコレクタ電流で起こる。（高エミッタ・ベース電圧における電流 は測定器により限定される。）図９のように約１４０オームの安定抵抗器を設け た場合、約５ｍＡのコレクタ電流においても暴走は見られない。 本発明を基本的に図示された詳細実施例について説明した。ある可能な変形を 簡単に記載したが、当業者には可能な変形が実際的に無数に存在し、本発明の範 囲は添付の請求の範囲によりのみ限定されることが理解されるであろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ (72)発明者 スヨデイン，エルンスト，ハカン スウェーデン国，クニブスタ，スタファン スベーゲン 30

Claims (1)

1. 【特許請求の範囲】 1. 延長したエミッタ（３）、前記エミッタに実質的に平行な延長したベース （２）、およびコレクタ（１、５）を含み、前記エミッタが延長した安定抵抗器 （１４）を介してエミッタ導線（１０）に接続され、前記ベースがベース導線（ １１）に接続され、前記コレクタがコレクタ導線に接続された集積された半導体 装置において、 前記延長した安定抵抗器が実質的に前記延長したエミッタ（３）と前記延長し たベース（２）に実質的に平行であり、前記延長した安定抵抗器（１４）がコレ クタ領域（１）の表面を覆い、前記エミッタ導線（１０）が前記延長した安定抵 抗器上の第１の点に対して電気的接触（Ｋ１３−１４）をもち、前記エミッタ（ ３）が前記延長した安定抵抗器（１４）上の第２の点に対し電気的接触をもち、 前記安定抵抗器上の前記第１の点と第２の点の間の抵抗が前記エミッタ（３）に 対する安定抵抗を形成することを特徴とする、前記集積された半導体装置。 2. 前記延長した安定抵抗器が前記延長したベース（２）の長さの５０−２０ ０％の長さをもつことを特徴とする、請求項１に記載の半導体装置。 3. 前記エミッタ導線（１０）が前記延長した安定抵抗器、第２の延長した導 線（１３）、およびその間に絶縁的にサンドウイッチされた導線（１５）の第１ の腕の端部に平行であり、前記導線（１５）の第２の腕が前記エミッタ（３）の 上に接触して重ねられ、前記エミッタ導線（１０）が前記下部に位置する延長し た安定抵抗器（１４）上の前記第１の点と、点接触（Ｋ１０−１３）を介して前 記第２の延長した導線（１３）に接続され、前記延長した安定抵抗器上の前記第 ２の点（Ｋ１４−１５）が前記導線（１５）を介して前記エミッタ（３）に接続 されることを特徴とする、請求項１または２に記載の半導体装置。 4. 前記延長した安定抵抗器が絶縁的にベース・コレクタｐｎ接合の表面部分 にをカバーしていることを特徴とする、請求項１−３の任意の１つの項に記載の 半導体装置。 5. ＳＯＩ技術により作られることを特徴とする、先行請求項の任意の１つの 項に記載の半導体装置。 6. 前記延長した安定抵抗器（１４）がシリコンを含むことを特徴とする、先 行請求項の任意の１つの項に記載の半導体装置。 7. 他の半導体装置を含むチップの他の部分から直流的に絶縁するための隔離 手段（１６）を備えた、前記チップの１部に形成されることを特徴とする、先行 請求項の任意の１つの項に記載の半導体装置。 8. エミッタ（３）、ベース（２）、およびコレクタ（５）を含み、前記エミ ッタが複数のエミッタ部分に分割され、各エミッタ部分が隔離し延長した安定抵 抗器（１４）を介して共通のエミッタ導線（１０）に接続され、前記エミッタ部 分が共通の方向に延長して配置され、前記安定抵抗器（１４）が前記共通の方向 に実質的に平行である集積された半導体装置において、 前記共通のエミッタ導線（１０）が前記共通の方向に平行で、各々前記延長し た安定抵抗器に近接し、前記延長した安定抵抗器（１４）上の第１の点に対して 電気的接触（Ｋ１３−１４）をもった複数の部分を備え、前記エミッタ部分（３ ）の各々が前記延長した安定抵抗器（１４）上の第２の点に対して電気的接触（ １５．Ｋ１４−１５）をもち、前記安定抵抗器上の前記第１の点と第２の点の間 の抵抗がそれの接続されたエミッタ部分の安定抵抗を形成することを特徴とする 集積された半導体装置。 9. 前記コレクタとベースの接触部分がそれぞれ複数のコレクタ部分とベース 部分に分割されて、共通のコレクタおよびベース導線（１２、１１）に接続され 、前記複数のエミッタ部分、ベース部分、コレクタ部分がセルの中に、各セルが 安定抵抗器（１４）を備えるように分布されていることを特徴とする、請求項８ に記載の半導体装置。 10．前記延長した安定抵抗器（１４）が前記ベース部分の長さの５０−２００ ％の長さをもつことを特徴とする、請求項８に記載の半導体装置。 11．ＳＯＩ技術により作られることを特徴とする、請求項８−１０の任意の１ つの項に記載の半導体装置。 12．前記延長した安定抵抗器（１４）がシリコンを含むことを特徴とする、請 求項８−１１の任意の１つの項に記載の半導体装置。 13．前記延長した安定抵抗器が絶縁的にベースコレクタｐｎ接合の表面部分を カバーすることを特徴とする、請求項８−１２の任意の１つの項に記載の半導体 装置。 14．前記セルの共通のエミッタ導線（１０）が前記延長した安定抵抗器、第２ の延長した導線（１３）、およびその間に絶縁的にサンドウイッチされた導線（ １５）の第１の腕の端部の上に配置され、前記導線（１５）の第２の腕が前記エ ミッタ部分（３）の上に接触して重ねられ、前記共通のエミッタ導線（１０）が 前記下部に位置する延長した安定抵抗器（１４）上の前記第１の点と、点接触（ Ｋ１０−１３）を介して前記第２の延長した導線（１３）に接続され、前記延長 した安定抵抗器上の前記第２の点（Ｋ１４−１５）が前記導線（１５）を介して 前記エミッタ部分（３）に接続されることを特徴とする、請求項８−１３の任意 の１つの項に記載の半導体装置。 15．他の半導体装置を含む他のチップ部分から直流的に絶縁するための隔離手 段（１６）を備えた前記チップの部分に設けられたことを特徴とする、請求項７ −１２の任意の１つの項に記載の半導体装置。