KR19990044370A - 특별한 에미터 접속을 구비한 반도체 장치 - Google Patents

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Abstract

본 발명은, 제 1 도전형의 콜렉터 영역(3)과, 상기 콜렉터 영역(3)과 인접하며 상기 제 1 도전형과는 반대인 제 2 도전형의 베이스 영역(4)과, 상기 베이스 영역(4)과 인접하는 제 1 도전형의 가늘고 긴 에미터 영역(7)을 갖고, 상기 콜렉터 영역(3)과 베이스 영역(6) 및 에미터 영역(7)에는 도전성의 접속면(C,B,E)에 접속된 도전성 트랙(10,11,110,12,120)이 마련되어 있는 바이폴라 트랜지스터(1)를 가진 반도체 기판(2)을 구비한 반도체 장치에 관한 것이다. 본 발명에 따르면, 반도체 장치는, 상기 가늘고 긴 에미터 영역(7)상의 도전성 트랙(11,110)은, 상기 에미터 영역(7)의 2 개의 단부(70,77)의 각각에 있어서 또다른 전기적 접속(25)을 위해 접속면(E1,E2)에 대한 접속부를 갖는다. 이러한 방식에서는 상기 에미터 영역(7)이 더욱 길게 될수 있는데, 그 이유는, 상기 2 개의 단부(70,77)에 있어서의 접속부(11,110)에 의해 에미터 영역(7)의 길이가 유효하게 반감되기 때문이다. 게다가, 전하 캐리어들은 기껏해야 에미터 길이의 절반보다도 작게 전송될 필요가 있다. 따라서, 본 발명에 따른 반도체 장치는 고 전력을 공급할 수 있는데, 그 이유는, 전하의 전송이, 가늘고 긴 에미터 영역(7)상의 도전성 트랙(11,110)을 통하는 전하 전송에 의해 제한을 받지 않기 때문이다.

Description

특별한 에미터 접속을 구비한 반도체 장치
일본 특허 출원 제 62-269360 호의 영문 초록에는 기판이 콜렉터 영역을 형성하는 서두에서 언급한 종류의 장치가 개시되어 있다. 베이스 및 에미터 영역에는 소위 핑거(fingers)가 제공되는데, 즉, 베이스 및 에미터 영역은 서로간에, 그리고 접속 표면에 전기적으로 접속되는 다수의 보다 작은 영역들로 각각 분할된다.
기술된 바와 같은 알려진 장치에서는 트랜지스터가 비교적 높은 전력을 쉽게 공급할 수 없다는 단점이 있다.
본 발명은, 제 1 도전형의 콜렉터 영역과, 상기 콜렉터 영역과 인접하며 상기 제 1 도전형과는 반대인 제 2 도전형의 베이스 영역과, 상기 베이스 영역과 인접하는 제 1 도전형의 가늘고 긴 에미터 영역을 갖고, 상기 콜렉터 영역과 베이스 영역 및 에미터 영역에는 도전성의 접속면에 접속된 도전성 트랙이 마련되어 있는 바이폴라 트랜지스터를 가진 반도체 기판을 구비한 반도체 장치에 관한 것이다.
본 발명은 예를 통해, 도면을 참조하면서 좀 더 상세히 설명될 것이다.
도 1은 잘 알려진 반도체 장치의 평면도,
도 2는 도 1의 잘 알려진 반도체 장치의 a-a' 선에 따른 단면도,
도 3은 본 발명에 따른 반도체 장치의 평면도,
도 4는 도 3에서 점선으로 표시된 영역 A의 상세 평면도이며, 제 1 금속층을 빗금으로 도시한 도면,
도 5는 도 3에서 점선으로 표시된 영역 A의 상세 평면도이며, 제 1 및 제 2 금속층 사이의 절연층에서의 콘택트 홀(또는 비아들)을 빗금으로 도시한 도면,
도 6은 도 3에서 점선으로 표시된 영역 A의 상세 평면도이며, 제 2 금속층을 빗금으로 도시한 도면,
도 7은 도 4, 5 및 6에 있어서의 A-A' 선에 따른 단면도,
도 8은 도 4, 5 및 6에 있어서의 B-B,선에 따른 단면도,
도 9는 도 3에서 바라본 제 1 금속층 패턴의 평면도,
도 10은 도 3에서 바라본 제 1 금속층과 제 2 금속층 사이의 절연층에 있어서의 비아들의 패턴의 평면도,
도 11은 도 3에서 바라본 제 2 금속층 패턴의 평면도,
도 12는 바이폴라 트랜지스터가 마련되어 있는 반도체 기판이 리드 프레임상에 탑재되어 있는, 본 발명에 따른 반도체 장치의 평면도.
상기의 도면들은 단순히 도식적인 것이며, 축적이 정확한 것은 아니다. 도면에 있어서, 대응하는 부분에는 전체적으로 동일한 참조 번호를 부여하고 있다.
본 발명의 목적은 특히 전술한 단점을 극복하는 것이다.
본 발명에 따르면, 이 장치는 에미터 영역의 양 단부의 각각에 또다른 전기적 접속을 위해 가늘고 긴 에미터 영역상의 도전성 트랙이 접속 표면에 접속되는 것을 특징으로 하는 이와 같은 목적을 위한 것이다. 그 후, 본딩 와이어(bonding wires) 또는 소의 범프(bumps)와 같은 또다른 전기적 접속을 위해 가늘고 긴 에미터 영역이 두 개의 길이 방향의 단부에서 접속 표면에 접속된다. 이 경우 본딩 와이어 또는 범프는 바이폴라 트랜지스터의 에미터를 예를 들어, 리드 프레임(lead frame) 또는 인쇄 회로판(printed circuit board)에 접속한다. 가늘고 긴 에미터의 경우, 에미터 영역의 단부에서의 기생 캐패시턴스(parasitic capacitances)가 최소화되기 때문에 실제로 가늘고 긴 에미터가 사용된다. 또한, 주어진 전력은 가늘고 긴 에미터 영역, 주어진 소정의 이용가능한 기판 표면 영역에 의해 가장 효율적인 방법으로 축적될 수 있다. 본 발명은, 최대 에미터 길이 및 그에 따라 소정의 기판 표면 영역에 인가될 수 있는 최대 전력이 가늘고 긴 에미터상의 도전성 트랙들을 통한 전하 전송에 의해 제한됨으로 인해, 알려진 트랜지스터에 의해서는 높은 전력이 공급될 수 없다는 인식에 근거하고 있다. 이러한 관점에 있어서 트랙들에서의 전자이동(electromigration)과 관련한 제한사항은 부분적인 역할을 수행한다. 또다른 접속을 위해 각각의 접속면에 대해 에미터 영역의 양 단부에서의 접속을 제공하면 에미터 영역은 보다 더 길어질 수 있는데, 그 이유는 에미터 영역의 두 단부의 접속이 에미터 영역의 길이를 효과적으로 반분하기 때문이다. 실제로, 전하 캐리어는 현재 기껏해야 에미터 영역의 절반을 통해서만 전송될 필요가 있다.
바람직하게도, 본 발명에 따른 장치는, 콜렉터가 베이스 및 에미터 영역들의 접속면으로서 반도체 기판의 동일 측면에 존재하는 접속면에 접속되는 반면, 반도체 기판은 에미터 영역과 동일한 도전성 형태로 이루어지는 것에 특징을 두고 있다. 기판은 알려진 트랜지스터의 콜렉터로서 기능한다. 이러한 것은 베이스의 캐패시턴스를 콜렉터에 비해 비교적 높게 만든다. 이러한 캐패시턴스는 트랜지스터의 성능에 역영향을 끼친다. 다음에, 이 장치에서는 에미터 리드상의 기판이 리드 프레임상에 최종적으로 장착될 수 있다. 에미터 접속면과 에미터 리드를 접속하는 본딩 와이어는 이 때 짧게 유지되어 트랜지스터의 성능을 개선시킨다. 최종의 장착후, 베이스는 에미터와 비교할 때 다소간 큰 캐패시턴스를 갖지만, 이러한 캐패시턴스는 성능에는 거의 영향을 끼치지 않는다.
반도체 기판이 직사각형 형태를 이루고, 트랜지스터의 활성 영역이 직사각형 기판의 대각선 방향으로 존재할 때 추가적인 장점을 얻을 수 있다. 본 명세서에서 "활성 영역(active region)"이란 표현은 비교적 대량의 전류가 흐르는 트랜지스터의 콜렉터, 에미터, 및 베이스 영역을 의미하는 것으로 이해된다. 활성 영역의 사이즈는 다음에 최대화될 수 있다. 바람직하게도, 이 경우 에미터 영역에 대한 접속면은 대각선에 대해 임의의 한 측면상에 존재한다. 다음에, 이러한 접속면을 위한 상당히 큰 공간을 얻을 수 있지만, 부가적으로 에미터 본딩 와이어는 접속면에 대해 거의 영향을 끼치지 않는다.
바람직하게도, 이러한 장치는 에미터 영역을 위해 3 개 이상의 접속면이 제공된다는데 특징이 있다. 전류 레벨은 현재의 바이폴라 트랜지스터에 있어서 높은 편이며, 이는 높은 동작 주파수와 결합함으로써 에미터 본딩 와이어에서 자체 유도된 임피던스는 트랜지스터의 동작에 커다란 영향을 끼친다. 이 결과, 에미터 본딩 와이어의 수가 적은 경우 부정적인 피드백 영향이 발생되며, 트랜지스터의 고주파수 이득이 감소될 것이다. 에미터 영역에 대한 접속면의 수는 세 개 이상이기 때문에 에미터 영역의 전기적 접속을 위해 세 개 이상의 본딩 와이어를 제공하는 것이 가능하다. 이와 같은 본딩 와이어의 수로 인해 본딩 와이어의 낮은 임피던스 및 양호한 고주파 특성이 유도된다. 활성 영역의 대각선 배치로 인해 이러한 접속면의 수를 제공하는 것이 비교적 용이하다. 대략 500 mW의 전력을 갖는 트랜지스터에 대해서는 세 개의 접속면으로도 충분하고, 대략 1000 mW의 전력을 갖는 트랜지스터에 대해서는 네 개의 접속 와이어로도 충분하다.
바람직하게는, 본 발명에 따른 장치는, 콜렉터 영역에 대해 한 개 이상의 접속면이 존재한다는데 특징이 있다. 콜렉터에 비교적 높은 전류가 흐르는 경우, 콜렉터 접속에서의 과도한 임피던스에 의해 트랜지스터의 성능에 역영향이 미치지 않도록 하기 위해 콜렉터에 대해 하나 이상의 본딩 와이어가 사용될 수 있다.
부가적인 이점은, 본 발명에 따른 장치가, 직사각형 기판의 대각선을 따라 트랜지스터가 대칭적으로 형성되는 것을 특징으로 할 경우 얻을 수 있다. 이와 같은 장치의 대칭적인 배치로 인해 트랜지스터가 열적으로 안정된다.
도 1은 공지의 반도체 장치(1)의 평면도이고, 도 2는, 반도체 기판(2)이 마련되어 있고 제 1 도전형의 콜렉터 영역(2,3)을 구비하고 있는 바이폴라 트랜지스터를 포함하는 공지의 반도체 장치(1)의 a-a,선에 따른 단면도이다. 공지의 장치에 있어서 기판(2)은 n+형 실리콘이 강하게 도핑된 웨이퍼이다. 이 기판상에는 더욱 약하게 도핑된 n-형 에피택셜층(3)이 마련된다. 제 1 도전형과 반대인 제 2 도전형(이 예에서는 p 형)의 베이스 영역(4)은 콜렉터 영역(3)과 인접하도록 마련된다. 이 예에서는 이 베이스 영역(4)이 표면(5)과 인접한다. 도 1에 있어서는 베이스 영역(4)의 주위를 점선으로 나타내고 있다. 동시에, 이 점선은 소위 트랜지스터의 활성 영역을 나타내고 있다. 베이스 영역(4)에는, 가늘고 길며 또한 강하게 도핑된 p+형 베이스 콘택트 영역(6)이 마련되어 있다. 이 예에서의 베이스 콘택트 영역은 여러개의 베이스 콘택트 영역(6)으로 나뉘어 진다. 베이스 영역(4)과 인접하여, n+형이 도핑되어 있는, (이 실시예에서는) 제 1 도전형의 가늘고 긴 에미터 영역(7)이 있다. 이 실시예에 있어서는 에미터 영역이 여러개의 에미터 영역(7)으로 나뉘어져 있다. 가늘고 긴 에미터 영역(7)이 실제로 사용되는데, 그 이유는, 에미터 영역(7)의 세로 방향의 단부에서의 기생 용량이, 가늘고 긴 에미터 영역(7)의 경우에는 최소화될 수 있기 때문이다. 콜렉터 영역(2,3)에는 접속면(C)으로서 작용하는 기판(1)의 하부쪽에 도전층(8)이 마련된다. 베이스 콘택트 영역(6)과 에미터 영역(7)은 소위 핑거라고 하는 여러개의 영역으로 나뉘어 진다. 가늘고 긴 베이스 콘택트 영역(6) 및 가늘고 긴 에미터 영역(7)은 서로 번갈아 있는데, 베이스 콘택트 영역(6)과 에미터 영역(7)은 도전성 트랙(10,11)에 의해 도전성 접속면(B,E)에 각각 접속되어 있다. 상술한 바와 같은 공지의 장치는, 트랜지스터가, 소정의 어떤 기판 표면 영역에, 비교적 고 전력을 용이하게 공급할 수 없다고 하는 불합리한 점을 갖고 있다. 따라서, 도 1에 도시한 트랜지스터에 있어서, 핑거의 갯수나 길이를 증가시키는 것은 쉽지 않다. 또한, 핑거의 행(row)을 추가로 마련하는 것도 불가능하다.
도 3은 평면도이고, 도 4, 5 및 6은 도 3의 평면도에서 본 상세도이며, 도 7 및 8은 본 발명에 따른 반도체 장치에 있어서 도 4, 5 및 6의 A-A,와 B-B,선에 따른 단면도이다.
본 발명에 따른 반도체 장치는, 제 1 도전형의 콜렉터 영역(3)을 갖는 바이폴라 트랜지스터를 구비한 반도체 기판(2)을 포함한다. 이 예에서의 기판(2)은 p-형 도핑되며, 콜렉터 영역(3)은 n--형 도핑된다. 콜렉터 영역은 매립된 n+-형 층(3) 및 n+-형 접속 플러그(300)에 의해 전기적으로 접속된다. 제 1 도전형과 역관계인 제 2 도전형의 베이스 영역(4)은, 이 예에서는 p-형이며, 콜렉터 영역(3)에 인접하도록 배치된다. 이 베이스 영역(4)은 본 예에서는 표면(5)과 인접한다. 베이스 영역(4)은 가늘고 길며 강하게 도핑된 p+-형 베이스 콘택트 영역(6)을 갖는다. 이 예에서, 베이스 콘택트 영역은 다수의 베이스 콘택트 영역(6)으로 분할된다. 이 예에서, n+-형 도핑된 제 1 도전형의 가늘고 긴 에미터 영역(7)이 베이스 영역(4)에 인접해 있다. 본 예에서, 에미터 영역은 다수의 에미터 영역(7)으로 분할된다. 분할된 베이스 콘택트 영역(6) 및 에미터 영역(7)은 소위 핑거를 형성한다. 가늘고 긴 베이스 콘택트 영역(6) 및 가늘고 긴 에미터 영역(7)은 서로 번갈아 위치해 있다. 베이스, 콜렉터, 및 에미터 영역은 도전성 트랙(10, 11, 110, 12, 120)에 의해 각각의 접속면 B, C 및 E에 접속되어 있다. 반도체 장치는, 절연 유전체(15)에 의해 분리되는 두 개의 금속층 IN1 및 IN2의 도전성 트랙을 이용한다. 소위 비아(vias)로 불리우는 콘택트 홀이 여러 영역내의 유전체(15)에 제공된다. 금속층 IN1 및 IN2는 비아 영역에 직접 접촉된다. 도 3은 본 실시예에 따른 전체 반도체 장치의 평면도로서, 금속층 IN1 및 IN2가 도시되어 있다. 여기서, 금속층 IN1은 금속층 IN2 아래에 위치된다. 하부 금속층 IN1의 콘덕터 트랙이, 금속층 IN2 아래에서 종료하는 파선으로 도시되어 있다. 상부 금속층 IN2의 콘덕터 트랙은 실선으로 도시되어 있다. 도 3에서, 상부 금속층 IN2만이 활성 영역 A, 즉 명확성을 위해 점선 A로 표시된 영역으로 나타나 있다. 이 예에서 반도체 기판은 직사각형이며, 콜렉터, 베이스 및 에미터 영역(3, 30, 300, 4, 6, 7)에 의해 형성되는 트랜지스터의 활성 영역 A는 직사각형 기판의 대각선을 따라 위치한다. 이로 인해 활성 영역 A의 사이즈가 최대로 될 수 있다. 콘덕터 트랙에 대한 콜렉터, 베이스, 및 에미터 영역(300, 6, 7)의 접속은 도 4, 5, 및 6의 평면도에 상세하게 도시되어 있다. 도 8은, 도 3과 같이 제 1 금속층 IN1만 도시한 평면도이다. 도 9는 도 3과 같은 평면도로서, 금속간 유전체(15)만을 가지며, 비아의 위치가 도시되어 있다. 도 10은 도 3과 같은 평면도로서, 제 2 금속층 IN2만을 갖는다. 도 7은 가늘고 긴 에미터 영역(7)이, 그 에미터 영역(7)의 2 개의 단부(70, 77) 각각에서 다른 전기적인 접속을 위한 접속면 E에 접속하는 것을 특징으로 하는 본 발명에 따른 반도체 장치를 도시한다. 도 7은 이러한 예에서 에미터 영역(7)의 단부(70)가 제 1 금속층 IN1내의 도전성 트랙(11)을 통해 어떻게 접속되는 지를 도시한다. 도 3은 이 도전성 트랙(11)이 접속면 E1에 접속되고, 도전성 트랙(11)이 금속층 IN1에 제공되는 반면, 접속면 E1은 금속층 IN1 및 금속층 IN2에 모두 제공되는 것을 도시한다. 도 10은 이러한 목적을 위해 금속간 유전체층(15)에 제공된 비아를 도시한다. 비아는 에미터 영역상의 도전성 트랙(11, 110)이 핑거의 접속보다 더 연장되도록, 즉 에미터 핑거가 연장하는 경우 이들 도전성 트랙이 계속해서 연장하도록 길게 제조되어, 에미터 영역상의 전체 도전성 트랙(11, 110)은 2 개의 금속층 IN1 및 IN2으로 구성된다. 제 2 단부(77)의 접속은 금속층 IN2내의 도전성 트랙(110)을 통해 접속면 E2으로 진행된다. 도 3은 접속면 E1이 금속층 IN1내의 비아 및 바이패스(111)에 의해 접속면 E2에 어떻게 전기적으로 접속되는 지를 도시한다. 콜렉터 영역(300)은 베이스 및 에미터 영역의 접속면 B 및 E과 동일한 반도체 기판의 동일한 표면에 존재하는 접속면 C에 금속층 IN2내의 도전성 트랙(12)을 통해 접속된다. 도 3은 베이스 접속 영역(6)이 금속층 IN1내의 도전성 트랙(10) 및 금속층 IN2내의 도전성 트랙(10)을 통해 접속면 B에 접속되는 방법을 도시한다. 반도체 장치에는 접속면의 영역 E, B 및 C에서 피복층(20) 및 접촉 홀이 더 제공된다.
반도체 장치는 리드 프레임상에 실장될 수 있다. 도 12는 리드 프레임(21, 22, 23)상에 바이폴라 트랜지스터가 실장되는 반도체 장치가 제공된 본 발명에 따른 반도체 장치의 평면도이다. 이 예에서, 본딩 와이어(25)는 리드 프레임의 리드(21, 22, 23)에 바이폴라 트랜지스터의 에미터 접속면 E, 베이스 접속면 B, 콜렉터 접속면 C를 접속한다. 이 예에서 반도체 기판은 직사각형의 형태를 가지며, 콜렉터, 베이스 및 에미터 영역에 의해 형성된 트랜지스터의 활성 영역 A은 직사각형의 기판의 대각선을 따라 배치된다. 에미터 영역(7)에 대한 접속면 E은 대각선의 양 측면상에 제공된다. 도 3 및 도 12는 본 발명에 따른 반도체 장치에서 이들 접속면 E에 대해 상대적으로 얼마나 많은 공간을 이용할 수 있는 지를 나타낸다. 바람직하게는, 에미터 영역(7)용으로 셋 또는 그 이상의 접속 표면들 E이 존재하는데, 100㎽ 트랜지스터인 본 발명에서는 네 개가 있다. 네 개의 본딩 와이어(25)들이 접속 표면들 E와 리드 프레임의 리드(21)들간에 저 임피던스 및 양호한 고주파수 특성의 전기적 접속을 제공한다. 활성 영역 A가 대각선 방향으로 배치되어 있어서, 네 개의 접속 표면들 E를 제공하는 것은 비교적 쉽다. 콜렉터 영역들(3, 30, 300)용으로도 하나보다 많은―본 예에서는 2 개― 접속 표면들 C가 있어서, 설사 강한 콜렉터 전류가 있는 경우라도, 전도성 트랙에서의 전자 이동(electromigration)에 관한 어떠한 문제도 발생하지 않게 된다. 도 12는, 콜렉터에 다소 강한 전류가 흘러서 콜렉터 접속부에 너무 높은 임피던스가 발생함으로 인해 트랜지스터 성능이 악영향을 받지 않도록, 두 개의 본딩 와이어(25)들을 이 콜렉터에 대해 어떻게 사용하는지를 도시한다. 본 예에 따른 트랜지스터는 사각형 기판의 대각선 방향을 따라 대칭적으로 마련되어 있다. 디바이스의 이러한 대칭적 구성은 트랜지스터의 열적 안정성의 측면에서 볼 때 바람직하다.
기술한 반도체 디바이스는 표준 방법―확산 프로세서에 의하여 차후의 제조 단계에서 트랜지스터들이 형성될 위치에 n+영역(1×1018㎝-3으로 도핑됨)(30)이 구비된 p형 실리콘 기판(2)(1×1018㎝-3으로 도핑됨)이 제공됨―에 의해 제조된다. 이 n+영역(30)은, 트랜지스터에서, 콜렉터들을 접속시키는 매설층으로서 작용할 것이다. 에피텍셜 n-형 층(1×1016㎝-3으로 도핑됨)이 이 웨이퍼상에 제공된다. 이 층은 트랜지스터에서 콜렉터 영역(3)으로서 작용할 것이다. p형 베이스 영역(4)(1×1018㎝-3으로 도핑됨)이 이온 주입에 의하여 이 n-형 층내에 제공된다. 다음에, CVD(화학 증착) 프로세스에 의해 실리콘 옥사이드 절연층(27)을 구비한 기판(2)의 표면(5)이 제공된다. 이어서, 이 절연층(27)에, 제각기 베이스, 에미터, 콜렉터 영역들(6, 7, 300)의 제조 및 접속을 위한 접촉 구멍들이 에칭된다. 이어서, 꽤 깊은 n+콜렉터 접속 플러그(300)들(1×1019㎝-3으로 도핑됨)이 제공된다. P+형(1×1020㎝-3으로 도핑됨) 베이스 접속 영역(6)들과 n+형(1×1020㎝-3으로 도핑됨) 에미터 영역(7)들이 이온 주입에 의해 에이스 영역(4)내에 제공된다. 0.5㎛ 두께의 Al/Si/Cu 금속층 IN1이 스퍼터링 프로세스에 의해 제공되어 패터닝된다. 도 9는 이 제 1 금속층 IN1의 패턴을 도시한다. 다음에, 실리콘 옥사이드 절연층(5)(금속간 유전체)이 CVD 방법에 의해 제 1 금속층 IN1상에 제공된다. 도 10은, 금속층 IN1과 금속층 IN2내에서의 전도체 트랙들간의 전기적 접촉을 이루기 위해, 이후, 이 층(15)내에 제공되는 접촉 구멍들(비아들)의 패턴을 도시한다. 다음에, 1.1㎛ 두께의 제 2 Al/Si/Cu 금속층 IN2이 스퍼터링 프로세스에 의해 절연층(15)상에 제공된다. 도 11은 이 제 2 금속층(IN2)에 제공되는 패턴을 도시한다. 그리고 나서, 반도체 장치에는 이 장치를 보호하기 위해 실리콘 질화물로 된 절연층(20)이 제공된다. 접속 표면(E, B, C) 영역에서 이 층내로 접촉 홀이 에칭된다. 그리고 나서, 이 기판(2)은, 도 12에 도시된 바와 같이 리드프레임상에 각기 탑재되는 개개의 반도체 장치로 나뉘어진다. 기판(2)은 여기서 리드(21)에 납땜된다. 접속 표면(E,B, C)에는 표준 방법에 의해 본딩 와이어가 제공되며, 이 와이어는 접속 표면들(E, B, C)을 제각기의 리드(21, 22, 23)에 접속한다. 계속해서, 반도체 장치는 표준 에폭시 수지로 싸여진다.
본 발명은 앞서 설명된 실시예들에 국한되지 않는다. 이들 실시예는 npn 트랜지스터에 관련된다. pnp 트랜지스터를 제조하는 것도 또한 가능함이 명백하다. 본 실시예에서는, 접속 표면들(E, B, C)로서 작용하는 각각의 트랜지스터 터미널(E, B, C)에 대해 몇 개의 접속 표면들이 사용되었다. 대안적으로, 하나의 트랜지스터 터미널을 위한 몇 개의 접속 표면들을 하나의 큰 접속 표면으로 결합하여 그 위에 몇 개의 본딩 와이어가 접속될 수 있도록 하는 것도 가능하다. 이러한 큰 접속 표면은 하나의 본딩 와이어 또는 범프용으로 제각기 설계된 몇 개의 개별적인 접속 표면들과 동등하게 간주된다. 트랜지스터는 공지된 각종 방법에 의해 제조될 수 있다. 반도체 장치를 제조하는 특정 기법들이 앞서 설명되었다. 이것은 본 발명에 따른 반도체 장치가 이러한 기법들에 의해서만 실시될 수 있음을 말하는 것은 아니다. 따라서, 예를 들면, 도핑된 유리 또는 다결정 실리콘층으로 부터의 확산과 같은 대안적인 기법이 이온 주입 대신에 사용될 수도 있고, 절연층이, 대안적으로, 예를 들면, 스퍼터링 처리시에 제공될 수도 있다. 본 실시예에서 설명된 바와 같은 트랜지스터의 레이아웃은 탑재 가능성, 열 평형, 고주파 동작 및 이용가능한 실리콘 표면 영역의 최적의 이용에 관한한 최적의 특성을 제공한다. 반도체 장치의 정확한 크기는 중요하지 않다. 본 발명의 기초가 되는 개념으로부터 벗어나지 않고 다른 재료 및 도핑이 트랜지스터에 사용될 수 있으며, 따라서, 예를 들면, 제 1 및 제 2 금속층들(IN1, IN2)이 예를 들어, 금, 텅스텐 또는 티타늄과 같은 다른 재료로 구성되어도 좋다. 또한, 절연층으로, 예를 들면, 실리콘 질화물 또는 실리콘 산화물을 사용하는 것도 가능하다. 공지된 기법에 대한 보다 상세한 사항은 S.M. Sze:"VLSI Technology", McGraw-Hill Book Company, 및 S.Wolf:"Silicon Processing for the VLSI Era", vol. 1, 2, Lattice Press.와 같은 문헌에서 찾아볼 수 있다. 공지된 반도체 장치에 대한, 예를 들면, 트랜지스터에서의 통상적인 도핑 레벨과 같은 보다 상세한 사항은 S.M. Sze:"Physics of Semiconductor Devices", McGraw-Hill Book Company에서 찾아볼 수 있다.

Claims (6)

  1. 제 1 도전형의 콜렉터 영역과, 상기 콜렉터 영역과 인접하며 상기 제 1 도전형과는 반대인 제 2 도전형의 베이스 영역과, 상기 베이스 영역과 인접하는 제 1 도전형의 가늘고 긴 에미터 영역을 갖고, 상기 콜렉터 영역과 베이스 영역 및 에미터 영역에는 도전성의 접속면에 접속된 도전성 트랙이 마련되어 있는 바이폴라 트랜지스터를 가진 반도체 기판을 구비한 반도체 장치에 있어서,
    상기 가늘고 긴 에미터 영역상의 도전성 트랙은, 상기 에미터 영역의 2 개의 단부의 각각에 있어서 또다른 전기적 접속을 달성하기 위해 접속면에 대한 접속부를 가진 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 콜렉터 영역은, 상기 베이스 영역 및 에미터 영역의 접속면과 같은 반도체 기판측에 존재하는 접속면에 접속되며, 상기 반도체 기판이 상기 에미터 영역과 같은 도전형인 것을 특징으로 하는 반도체 장치.
  3. 선행하는 청구항중 어느 한 항에 있어서,
    상기 반도체 기판은 직사각형 형상이고, 상기 트랜지스터의 활성 영역은 직사각형 기판의 대각선을 따라 존재하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 에미터 영역에 대해서 3 개 이상의 접속면이 존재하는 것을 특징으로 하는 반도체 장치.
  5. 선행하는 청구항중 어느 한 항에 있어서,
    상기 콜렉터 영역에 대해서 1 개 이상의 접속면이 존재하는 것을 특징으로 하는 반도체 장치.
  6. 선행하는 청구항중 어느 한 항에 있어서,
    상기 트랜지스터는 직사각형 기판의 대각선을 따라 대칭적으로 형성되는 것을 특징으로 하는 반도체 장치.
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