JPH11297707A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11297707A JPH11297707A JP10105926A JP10592698A JPH11297707A JP H11297707 A JPH11297707 A JP H11297707A JP 10105926 A JP10105926 A JP 10105926A JP 10592698 A JP10592698 A JP 10592698A JP H11297707 A JPH11297707 A JP H11297707A
- Authority
- JP
- Japan
- Prior art keywords
- base
- region
- emitter
- collector
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- 229920005591 polysilicon Polymers 0.000 claims abstract description 30
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 64
- 238000000605 extraction Methods 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 32
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 19
- 238000009413 insulation Methods 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 238000005530 etching Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 229910017052 cobalt Inorganic materials 0.000 description 12
- 239000010941 cobalt Substances 0.000 description 12
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 12
- 239000007789 gas Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000000926 separation method Methods 0.000 description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 10
- 239000010953 base metal Substances 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 229910052719 titanium Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0813—Non-interconnected multi-emitter structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 コレクタ−基板間寄生容量の低減、コレクタ
−ベース間寄生容量の低減、コレクタ抵抗の低減、素子
の小型化。 【構成】 エミッタ領域を複数個有するマルチエミッタ
構造自己整合型トランジスタにおいて、コレクタ引き出
し領域１０６間にベース領域（１１３、１１４）を設
け、外部ベース領域１１３に接するベース引き出し電極
１０９を、コレクタ引き出し領域１０６とベース領域の
並び方向と直交する方向に引き出し、その引き出した領
域にベース用金属配線１１９ｃに接続されるコンタクト
プラグ１１８ｃを形成する。ベース引き出し電極１０９
とエミッタ領域１１５に接続されるエミッタ引き出し電
極１１２とはそれぞれポリシリコン層（１０９ａ、１１
２ａ）とシリサイド層（１０９ｂ、１１２ｂ）の２層膜
によって形成されている。
−ベース間寄生容量の低減、コレクタ抵抗の低減、素子
の小型化。 【構成】 エミッタ領域を複数個有するマルチエミッタ
構造自己整合型トランジスタにおいて、コレクタ引き出
し領域１０６間にベース領域（１１３、１１４）を設
け、外部ベース領域１１３に接するベース引き出し電極
１０９を、コレクタ引き出し領域１０６とベース領域の
並び方向と直交する方向に引き出し、その引き出した領
域にベース用金属配線１１９ｃに接続されるコンタクト
プラグ１１８ｃを形成する。ベース引き出し電極１０９
とエミッタ領域１１５に接続されるエミッタ引き出し電
極１１２とはそれぞれポリシリコン層（１０９ａ、１１
２ａ）とシリサイド層（１０９ｂ、１１２ｂ）の２層膜
によって形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを含む半導体装置の構造に関し、特にセルフアラ
イン型のマルチエミッタ構造バイポーラトランジスタを
含む半導体装置に関するものである。
ジスタを含む半導体装置の構造に関し、特にセルフアラ
イン型のマルチエミッタ構造バイポーラトランジスタを
含む半導体装置に関するものである。
【０００２】
【従来の技術】近年、ＰＨＳや携帯電話等の移動通信機
器や、コンピュータネットワークの急速な普及により、
通信用の高周波回路の高性能化、低コスト化の要求が強
まっており、これを実現するためには、高性能で安価な
バイポーラトランジスタが必要となる。これを実現する
ための一つの方法としてエミッタ引き出し電極およびベ
ース引き出し電極がポリシリコンで形成されたセルフア
ライン型バイポーラトランジスタを用いる方法がある。
まず、ＩＥＥＥ １９９２ Ｂｉｐｏｌａｒ Ｃｉｒｃ
ｕｉｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｍｅｅｔｉ
ｎｇの１０４ページ〜１０７ページに記載された構成
を、第１の従来例のセルフアライン型バイポーラトラン
ジスタとして図１１を参照して説明する。
器や、コンピュータネットワークの急速な普及により、
通信用の高周波回路の高性能化、低コスト化の要求が強
まっており、これを実現するためには、高性能で安価な
バイポーラトランジスタが必要となる。これを実現する
ための一つの方法としてエミッタ引き出し電極およびベ
ース引き出し電極がポリシリコンで形成されたセルフア
ライン型バイポーラトランジスタを用いる方法がある。
まず、ＩＥＥＥ １９９２ Ｂｉｐｏｌａｒ Ｃｉｒｃ
ｕｉｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｍｅｅｔｉ
ｎｇの１０４ページ〜１０７ページに記載された構成
を、第１の従来例のセルフアライン型バイポーラトラン
ジスタとして図１１を参照して説明する。
【０００３】図１１（ａ）は前述した基本的なセルフア
ライン型バイポーラトランジスタの平面レイアウトを示
し、図１１（ｂ）は、図１１（ａ）のＦ−Ｆ′線での断
面図を示す。図１１に示されるように、ｐ型シリコン基
板２０１上に選択的にｎ+ 型埋込層２０２が形成され、
その上にｎ型エピタキシャル層２０３が形成され、第１
の素子分離絶縁膜２０４に囲まれた領域内にバイポーラ
トランジスタが形成される。ｎ+ 型埋込層２０２を外部
に引き出すコレクタ引き出し領域２０６と、外部ベース
領域２１３および真性ベース領域２１４とは、それぞれ
第２の素子分離絶縁膜２０５によって囲まれた領域内に
形成される。外部ベース領域２１３はポリシリコンから
なるベース引き出し電極２０９により引き出され、また
エミッタ領域２１５はポリシリコンからなるエミッタ引
き出し電極２１２によって引き出される。ベース引き出
し電極２０９とエミッタ引き出し電極２１２とは第２お
よび第３の絶縁膜２１０、２１１によって互いに絶縁さ
れている。そして、これらのコレクタ引き出し領域、エ
ミッタ引き出し電極およびベース引き出し電極は、それ
ぞれ層間絶縁膜２１７内に形成されたコンタクトプラグ
２１８ａ、２１８ｂ、２１８ｃを介してコレクタ用金属
配線２１９ａ、エミッタ用金属配線２１９ｂ、ベース用
金属配線２１９ｃに接続されている。また、図中、ａは
ベース拡散領域幅を、ｂはコレクタ−ベース間の絶縁分
離距離を、ｃは各電極用の金属配線間距離を示してお
り、これらはプロセス上の最小寸法にそれぞれ設定され
ている。
ライン型バイポーラトランジスタの平面レイアウトを示
し、図１１（ｂ）は、図１１（ａ）のＦ−Ｆ′線での断
面図を示す。図１１に示されるように、ｐ型シリコン基
板２０１上に選択的にｎ+ 型埋込層２０２が形成され、
その上にｎ型エピタキシャル層２０３が形成され、第１
の素子分離絶縁膜２０４に囲まれた領域内にバイポーラ
トランジスタが形成される。ｎ+ 型埋込層２０２を外部
に引き出すコレクタ引き出し領域２０６と、外部ベース
領域２１３および真性ベース領域２１４とは、それぞれ
第２の素子分離絶縁膜２０５によって囲まれた領域内に
形成される。外部ベース領域２１３はポリシリコンから
なるベース引き出し電極２０９により引き出され、また
エミッタ領域２１５はポリシリコンからなるエミッタ引
き出し電極２１２によって引き出される。ベース引き出
し電極２０９とエミッタ引き出し電極２１２とは第２お
よび第３の絶縁膜２１０、２１１によって互いに絶縁さ
れている。そして、これらのコレクタ引き出し領域、エ
ミッタ引き出し電極およびベース引き出し電極は、それ
ぞれ層間絶縁膜２１７内に形成されたコンタクトプラグ
２１８ａ、２１８ｂ、２１８ｃを介してコレクタ用金属
配線２１９ａ、エミッタ用金属配線２１９ｂ、ベース用
金属配線２１９ｃに接続されている。また、図中、ａは
ベース拡散領域幅を、ｂはコレクタ−ベース間の絶縁分
離距離を、ｃは各電極用の金属配線間距離を示してお
り、これらはプロセス上の最小寸法にそれぞれ設定され
ている。
【０００４】セルフアライン型バイポーラトランジスタ
が、上記の構造を採る理由は、 １）一般に、バイポーラトランジスタではエミッタ／ベ
ース形成領域２０８の面積をできるだけ小さくすること
がトランジスタの性能向上に対し有効であることが知ら
れており、そこで、図１１（ｂ）でのベース拡散領域幅
ａをできるだけ縮小し、エミッタ／ベース形成領域２０
８の面積の低減を計る必要がある、 ２）一般的に、図１１（ｂ）での絶縁分離距離ｂは、コ
レクタ−ベース間の絶縁耐圧で決められるが、バイポー
ラトランジスタの寄生容量を減らすためにはできるだけ
小さくする必要があり、通常プロセス上の最小間隔に設
定される、 ３）一般的に、セルフアライン型バイポーラトランジス
タでは動作時に、エミッタ電極とコレクタ電極に数ｍＡ
〜数十ｍＡの大きな電流を流すことから、エミッタ電極
とコレクタ電極の配線幅は配線の信頼牲を高めるためで
きるだけ広くする必要がある、 等の諸条件を同時に満たさなければならないことによ
る。
が、上記の構造を採る理由は、 １）一般に、バイポーラトランジスタではエミッタ／ベ
ース形成領域２０８の面積をできるだけ小さくすること
がトランジスタの性能向上に対し有効であることが知ら
れており、そこで、図１１（ｂ）でのベース拡散領域幅
ａをできるだけ縮小し、エミッタ／ベース形成領域２０
８の面積の低減を計る必要がある、 ２）一般的に、図１１（ｂ）での絶縁分離距離ｂは、コ
レクタ−ベース間の絶縁耐圧で決められるが、バイポー
ラトランジスタの寄生容量を減らすためにはできるだけ
小さくする必要があり、通常プロセス上の最小間隔に設
定される、 ３）一般的に、セルフアライン型バイポーラトランジス
タでは動作時に、エミッタ電極とコレクタ電極に数ｍＡ
〜数十ｍＡの大きな電流を流すことから、エミッタ電極
とコレクタ電極の配線幅は配線の信頼牲を高めるためで
きるだけ広くする必要がある、 等の諸条件を同時に満たさなければならないことによ
る。
【０００５】すなわち、セルフアライン型バイポーラト
ランジスタでは、上記の１）〜３）の理由により、コレ
クタ用金属配線２１９ａとエミッタ用金属配線２１９ｂ
の間隔を最小間隔のｃに設定したとすると、ベース用金
属配線２１９ｃのコンタクトプラグ２１８ｃは外部べー
ス領域２１３の直上に配置することはできず、外部ベー
ス領域２１３から離れた（エミッタ用金属配線２１９ｂ
とベース用金属配線２１９ｃの間隔がｃとなる）、第２
の素子分離絶縁膜２０５の上で、ベース引き出し電極２
０９を介することにより間接的に外部ベース領域２１３
と接続せざるを得ないことになる。
ランジスタでは、上記の１）〜３）の理由により、コレ
クタ用金属配線２１９ａとエミッタ用金属配線２１９ｂ
の間隔を最小間隔のｃに設定したとすると、ベース用金
属配線２１９ｃのコンタクトプラグ２１８ｃは外部べー
ス領域２１３の直上に配置することはできず、外部ベー
ス領域２１３から離れた（エミッタ用金属配線２１９ｂ
とベース用金属配線２１９ｃの間隔がｃとなる）、第２
の素子分離絶縁膜２０５の上で、ベース引き出し電極２
０９を介することにより間接的に外部ベース領域２１３
と接続せざるを得ないことになる。
【０００６】さて、一般的にセルフアライン型バイポー
ラトランジスタにおいて、高周波特性を向上させるに
は、ｆｍａｘ（最高発振周波数）を向上させる必要があ
り、ｆｍａｘはべース抵抗に反比例することから、ベー
ス抵抗を下げるために、図１１に示したエミッタ、コレ
クタ、ベースの各電極が１個ずつである基本的な構造か
ら、ベース電極をエミッタ電極の両側に配置する構造が
採用され、さらに電流容量を増大させるためにマルチエ
ミッタ構造（エミッタ／ベース形成領域を複数配置した
構造）を用いることが行われている。次に、このエミッ
タ電極の両側にベース電極を配置した従来のマルチエミ
ッタ構造のバイポーラトランジスタを第２の従来例とし
て、図１２を参照して簡単に説明する。
ラトランジスタにおいて、高周波特性を向上させるに
は、ｆｍａｘ（最高発振周波数）を向上させる必要があ
り、ｆｍａｘはべース抵抗に反比例することから、ベー
ス抵抗を下げるために、図１１に示したエミッタ、コレ
クタ、ベースの各電極が１個ずつである基本的な構造か
ら、ベース電極をエミッタ電極の両側に配置する構造が
採用され、さらに電流容量を増大させるためにマルチエ
ミッタ構造（エミッタ／ベース形成領域を複数配置した
構造）を用いることが行われている。次に、このエミッ
タ電極の両側にベース電極を配置した従来のマルチエミ
ッタ構造のバイポーラトランジスタを第２の従来例とし
て、図１２を参照して簡単に説明する。
【０００７】図１２（ａ）は、第２の従来例によるマル
チエミッタ構造のバイポーラトランジスタの平面レイア
ウトを、また、図１２（ｂ）は、図１２（ａ）のＧ−
Ｇ′線での断面図を示す。図１２（ａ）に示した第２の
従来例でのエミッタ、コレクタ、ベースに係る各コンタ
クトホールの平面的な配置は、Ｇ−Ｇ′線の左側から順
に、コレクタ−ベース−エミッタ−ベース−コレクタ−
ベース−エミッタ−ベース−コレクタの順になってお
り、各電極のコンタクトプラグ２１８ａ、２１８ｂ、２
１８ｃは一列に並んでいる。また、図１２（ｂ）におい
て、図１１（ｂ）と構造上の各部の構成は同じである
が、コレクタ−ベース間の絶縁分離の距離（図１１の絶
縁分離距離ｂと図１２の絶縁分離距離ｄ）は、図１２
（ｂ）での第２の素子分離絶縁膜２０５上にはベース用
金属配線２１９ｃが存在し、図１１（ｂ）での第２の素
子分離絶縁膜２０５上にはベース用金属配線２１９ｃが
存在しないことにより、ｂ＜ｄとなっている。
チエミッタ構造のバイポーラトランジスタの平面レイア
ウトを、また、図１２（ｂ）は、図１２（ａ）のＧ−
Ｇ′線での断面図を示す。図１２（ａ）に示した第２の
従来例でのエミッタ、コレクタ、ベースに係る各コンタ
クトホールの平面的な配置は、Ｇ−Ｇ′線の左側から順
に、コレクタ−ベース−エミッタ−ベース−コレクタ−
ベース−エミッタ−ベース−コレクタの順になってお
り、各電極のコンタクトプラグ２１８ａ、２１８ｂ、２
１８ｃは一列に並んでいる。また、図１２（ｂ）におい
て、図１１（ｂ）と構造上の各部の構成は同じである
が、コレクタ−ベース間の絶縁分離の距離（図１１の絶
縁分離距離ｂと図１２の絶縁分離距離ｄ）は、図１２
（ｂ）での第２の素子分離絶縁膜２０５上にはベース用
金属配線２１９ｃが存在し、図１１（ｂ）での第２の素
子分離絶縁膜２０５上にはベース用金属配線２１９ｃが
存在しないことにより、ｂ＜ｄとなっている。
【０００８】次に、従来技術によるマルチエミッタ型ト
ランジスタの他の実現例を第３の従来例として、図１３
を参照して簡単に説明する。図１３（ａ）は、第３の従
来例の平面レイアウトを、また、図１３（ｂ）は、図１
３（ａ）のＨ−Ｈ′線での断面図を示す。図１２に示し
た第２の従来例において、トランジスタのコレクタ抵抗
を回路動作などに影響を及ぼさない程度に低く実現でき
る場合、第２の従来例のコレクタ−ベース−エミッタ−
ベース−コレクタ−ベース−エミッタ−ベース−コレク
タの各電極のコンタクトプラグの配置のうち中央のコレ
クタに係るコンタクトプラグをなくし、図１３（ａ）に
示したように、図１３の左側から順に、コレクタ−ベー
ス−エミッタ−ベース−エミッタ−ベース−コレクタの
配置とすることができる。尚、この際においても、図１
２の場合と同様に、各電極のコンタクトプラグ２１８
ａ、２１８ｂ、２１８ｃは一列に配置されている。
ランジスタの他の実現例を第３の従来例として、図１３
を参照して簡単に説明する。図１３（ａ）は、第３の従
来例の平面レイアウトを、また、図１３（ｂ）は、図１
３（ａ）のＨ−Ｈ′線での断面図を示す。図１２に示し
た第２の従来例において、トランジスタのコレクタ抵抗
を回路動作などに影響を及ぼさない程度に低く実現でき
る場合、第２の従来例のコレクタ−ベース−エミッタ−
ベース−コレクタ−ベース−エミッタ−ベース−コレク
タの各電極のコンタクトプラグの配置のうち中央のコレ
クタに係るコンタクトプラグをなくし、図１３（ａ）に
示したように、図１３の左側から順に、コレクタ−ベー
ス−エミッタ−ベース−エミッタ−ベース−コレクタの
配置とすることができる。尚、この際においても、図１
２の場合と同様に、各電極のコンタクトプラグ２１８
ａ、２１８ｂ、２１８ｃは一列に配置されている。
【０００９】また、第３の従来例では第２の従来例より
コレクタ電極を１つ少なくしているのでより小型化され
ているが、各部の寸法は第２の従来例の場合と同じであ
るため、図１３（ｂ）示されるように、コレクタ−ベー
ス間の絶縁分離距離ｄは、図１２（ｂ）の場合と同じで
あり、図１１に示した第１の従来例の場合に比較して、
ｂ＜ｄとなっている。
コレクタ電極を１つ少なくしているのでより小型化され
ているが、各部の寸法は第２の従来例の場合と同じであ
るため、図１３（ｂ）示されるように、コレクタ−ベー
ス間の絶縁分離距離ｄは、図１２（ｂ）の場合と同じで
あり、図１１に示した第１の従来例の場合に比較して、
ｂ＜ｄとなっている。
【００１０】
【発明が解決しようとする課題】前述したように、セル
フアライン型バイポーラトランジスタを採用する場合、
トランジスタ特性を向上させるにはマルチエミッタ構造
を用いる必要があるが、マルチエミッタ構造を用いる
と、図１２、図１３に示したように、エミッタ、コレク
タ、ベースの各電極が一つずつの図１１に示した基本的
な構造に比較して、コレクタ−ベース間の絶縁分離距離
ｄが、図１１の場合の最小間隔（図１１（ｂ）のｂ）よ
りも広くなってしまう（ｄ＞ｂ）という問題があった。
そして、このことにより、半導体集積回路の高集積化・
高密度化が阻害される外、コレクタ抵抗の増加、コレク
タ−ベース間容量の増加、コレクタ−基板間容量の増加
が生じ、バイポーラトランジスタの高周波特性が劣化す
るという問題が起こる。従って、本願発明の課題は、エ
ミッタ、コレクタ、ベースの各電極が複数個あるマルチ
エミッタ構造を用いた際に、コレクタ−ベース間の絶縁
分離の距離が最小間隔よりも広くなってしまうという問
題点を解決し、コレクタ−ベース間の絶縁分離の距離
を、コレクタ−ベース間の絶縁耐圧で決まる最小間隔と
することにある。
フアライン型バイポーラトランジスタを採用する場合、
トランジスタ特性を向上させるにはマルチエミッタ構造
を用いる必要があるが、マルチエミッタ構造を用いる
と、図１２、図１３に示したように、エミッタ、コレク
タ、ベースの各電極が一つずつの図１１に示した基本的
な構造に比較して、コレクタ−ベース間の絶縁分離距離
ｄが、図１１の場合の最小間隔（図１１（ｂ）のｂ）よ
りも広くなってしまう（ｄ＞ｂ）という問題があった。
そして、このことにより、半導体集積回路の高集積化・
高密度化が阻害される外、コレクタ抵抗の増加、コレク
タ−ベース間容量の増加、コレクタ−基板間容量の増加
が生じ、バイポーラトランジスタの高周波特性が劣化す
るという問題が起こる。従って、本願発明の課題は、エ
ミッタ、コレクタ、ベースの各電極が複数個あるマルチ
エミッタ構造を用いた際に、コレクタ−ベース間の絶縁
分離の距離が最小間隔よりも広くなってしまうという問
題点を解決し、コレクタ−ベース間の絶縁分離の距離
を、コレクタ−ベース間の絶縁耐圧で決まる最小間隔と
することにある。
【００１１】
【課題を解決するための手段】上述の課題を解決するた
め、本発明によれば、半導体基板上に形成された第１導
電型のコレクタ領域と、前記コレクタ領域内に形成され
た第１導電型のコレクタ引き出し領域と、前記コレクタ
領域上に形成された、複数のエミッタ／ベース形成領域
と前記コレクタ引き出し領域上に開口を有する素子分離
絶縁膜と、前記エミッタ／ベース形成領域の前記コレク
タ領域の表面領域内に形成された第２導電型のベース領
域と、前記素子分離絶縁膜上から前記エミッタ／ベース
形成領域上に延在し前記ベース領域の外周部表面に接し
前記エミッタ／ベース形成領域の中央部にエミッタ開口
を有するベース引き出し電極と、前記ベース領域の中央
部表面領域内に形成されたエミッタ拡散層と、前記エミ
ッタ開口内に前記ベース引き出し電極から絶縁されて形
成された、前記エミッタ拡散層の表面に接するエミッタ
引き出し電極と、前記コレクタ引き出し領域上、前記ベ
ース引き出し電極上および前記エミッタ引き出し電極上
にそれぞれコンタクトホールが形成された、半導体基板
上全面を覆う層間絶縁膜と、前記層間絶縁膜上に延在
し、前記コンタクトホールを介してそれぞれコレクタ引
き出し領域、ベース引き出し電極およびエミッタ引き出
し電極に接続された金属配線と、を有する半導体装置に
おいて、複数の前記エミッタ／ベース形成領域と前記コ
レクタ引き出し領域とが１列に配列され、かつ、前記ベ
ース引き出し電極が、前記エミッタ／ベース形成領域と
前記コレクタ引き出し領域との配列の方向と直交する方
向に引き出されるか、若しくは、その配列の配列方向の
外側に引き出され、その引き出された領域にベース引き
出し電極に係るコンタクトホールが形成されていること
を特徴とする半導体装置、が提供される。
め、本発明によれば、半導体基板上に形成された第１導
電型のコレクタ領域と、前記コレクタ領域内に形成され
た第１導電型のコレクタ引き出し領域と、前記コレクタ
領域上に形成された、複数のエミッタ／ベース形成領域
と前記コレクタ引き出し領域上に開口を有する素子分離
絶縁膜と、前記エミッタ／ベース形成領域の前記コレク
タ領域の表面領域内に形成された第２導電型のベース領
域と、前記素子分離絶縁膜上から前記エミッタ／ベース
形成領域上に延在し前記ベース領域の外周部表面に接し
前記エミッタ／ベース形成領域の中央部にエミッタ開口
を有するベース引き出し電極と、前記ベース領域の中央
部表面領域内に形成されたエミッタ拡散層と、前記エミ
ッタ開口内に前記ベース引き出し電極から絶縁されて形
成された、前記エミッタ拡散層の表面に接するエミッタ
引き出し電極と、前記コレクタ引き出し領域上、前記ベ
ース引き出し電極上および前記エミッタ引き出し電極上
にそれぞれコンタクトホールが形成された、半導体基板
上全面を覆う層間絶縁膜と、前記層間絶縁膜上に延在
し、前記コンタクトホールを介してそれぞれコレクタ引
き出し領域、ベース引き出し電極およびエミッタ引き出
し電極に接続された金属配線と、を有する半導体装置に
おいて、複数の前記エミッタ／ベース形成領域と前記コ
レクタ引き出し領域とが１列に配列され、かつ、前記ベ
ース引き出し電極が、前記エミッタ／ベース形成領域と
前記コレクタ引き出し領域との配列の方向と直交する方
向に引き出されるか、若しくは、その配列の配列方向の
外側に引き出され、その引き出された領域にベース引き
出し電極に係るコンタクトホールが形成されていること
を特徴とする半導体装置、が提供される。
【００１２】
【作用】エミッタ引き出し電極が複数個あるマルチエミ
ッタ構造のセルフアライン型バイポーラトランジスタに
おいて、ベース電極用のコンタクトを、ベース引き出し
電極のレイアウトを従来と変えることにより、エミッタ
電極用とコレクタ電極用のコンタクトの並びと直交方向
に離れた所若しくは並びの方向の外側に配置できるよう
にしたので、ベース−コレクタ間の絶縁分離の距離をコ
レクタ−ベース間の絶縁耐圧で決まる最小間隔とするこ
とが可能になり、素子の小型化を実現することができる
外、コレクタ抵抗の低減、コレクタ−ベース間容量の低
減、コレクタ−基板間容量の低減を実現することがで
き、バイポーラトランジスタの高周波特性を向上させる
ことが可能になる。
ッタ構造のセルフアライン型バイポーラトランジスタに
おいて、ベース電極用のコンタクトを、ベース引き出し
電極のレイアウトを従来と変えることにより、エミッタ
電極用とコレクタ電極用のコンタクトの並びと直交方向
に離れた所若しくは並びの方向の外側に配置できるよう
にしたので、ベース−コレクタ間の絶縁分離の距離をコ
レクタ−ベース間の絶縁耐圧で決まる最小間隔とするこ
とが可能になり、素子の小型化を実現することができる
外、コレクタ抵抗の低減、コレクタ−ベース間容量の低
減、コレクタ−基板間容量の低減を実現することがで
き、バイポーラトランジスタの高周波特性を向上させる
ことが可能になる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、実施例に基づいて図面を参照して詳細に説明する。 ［第１の実施例］図１（ａ）は、本発明の第１の実施例
によるマルチエミッタ構造のバイポーラトランジスタの
平面レイアウトを、また、図１（ｂ）は、図１（ａ）の
Ａ−Ａ′線での断面図を示す。本発明の第１の実施例で
のエミッタ、コレクタ、べース用の各コンタクトプラグ
の平面的な配置は、図１（ａ）のＡ−Ａ′線の左側か
ら、コレクタ−エミッタ−コレクタ−エミッタ−コレク
タの順となっていて、Ａ−Ａ′線断面においてはベース
用のコンタクトプラグは配置されていない。そして、エ
ミッタ用のコンタクトプラグ１１８ｂに対するべース用
のコンタクトプラグ１１８ｃと、コレクタ用のコンタク
トプラグ１１８ａは、エミッタ用のコンタクトプラグ１
１８ｂを中心として直交する方向に配置され、そして、
エミッタ用金属配線１１９ｂとべース用金属配線１１９
ｃの間隔、および、エミッタ用金属配線１１９ｂとコレ
クタ用金属配線１１９ａの間隔は、最小間隔のｃで配置
されている。
て、実施例に基づいて図面を参照して詳細に説明する。 ［第１の実施例］図１（ａ）は、本発明の第１の実施例
によるマルチエミッタ構造のバイポーラトランジスタの
平面レイアウトを、また、図１（ｂ）は、図１（ａ）の
Ａ−Ａ′線での断面図を示す。本発明の第１の実施例で
のエミッタ、コレクタ、べース用の各コンタクトプラグ
の平面的な配置は、図１（ａ）のＡ−Ａ′線の左側か
ら、コレクタ−エミッタ−コレクタ−エミッタ−コレク
タの順となっていて、Ａ−Ａ′線断面においてはベース
用のコンタクトプラグは配置されていない。そして、エ
ミッタ用のコンタクトプラグ１１８ｂに対するべース用
のコンタクトプラグ１１８ｃと、コレクタ用のコンタク
トプラグ１１８ａは、エミッタ用のコンタクトプラグ１
１８ｂを中心として直交する方向に配置され、そして、
エミッタ用金属配線１１９ｂとべース用金属配線１１９
ｃの間隔、および、エミッタ用金属配線１１９ｂとコレ
クタ用金属配線１１９ａの間隔は、最小間隔のｃで配置
されている。
【００１４】そして、図１（ｂ）に示されるように、エ
ミッタ引き出し電極１１２は、エミッタ引き出しポリシ
リコン層１１２ａとエミッタ引き出しシリサイド層１１
２ｂの２層膜により形成され、ベース引き出し電極１０
９は、概略ベース引き出しポリシリコン層１０９ａとベ
ース引き出しシリサイド層１０９ｂの２層膜によって形
成されている。また、コレクタ引き出し領域１０６上に
コレクタ引き出しシリサイド層１１６が形成されてい
る。これらのシリサイド層１１２ｂ、１０９ｂ、１１６
には、チタン、コバルト等のシリサイドが用いられてい
る。ここで、図１（ｂ）に示されるように、ベース−コ
レクタ間の絶縁分離距離ｅは、Ａ−Ａ′線断面の第２の
素子分離絶縁膜１０５上にベース用金属配線１１９ｃが
形成されていないので、図１１（ｂ）に示した従来技術
の絶縁分離距離ｂと等しくなされている。
ミッタ引き出し電極１１２は、エミッタ引き出しポリシ
リコン層１１２ａとエミッタ引き出しシリサイド層１１
２ｂの２層膜により形成され、ベース引き出し電極１０
９は、概略ベース引き出しポリシリコン層１０９ａとベ
ース引き出しシリサイド層１０９ｂの２層膜によって形
成されている。また、コレクタ引き出し領域１０６上に
コレクタ引き出しシリサイド層１１６が形成されてい
る。これらのシリサイド層１１２ｂ、１０９ｂ、１１６
には、チタン、コバルト等のシリサイドが用いられてい
る。ここで、図１（ｂ）に示されるように、ベース−コ
レクタ間の絶縁分離距離ｅは、Ａ−Ａ′線断面の第２の
素子分離絶縁膜１０５上にベース用金属配線１１９ｃが
形成されていないので、図１１（ｂ）に示した従来技術
の絶縁分離距離ｂと等しくなされている。
【００１５】次に、図２および図３を参照して第１の実
施例の製造方法について説明する。図２（ａ）、（ｂ）
および図３（ａ）、（ｂ）は、本発明の第１の実施例の
製造方法を説明するための工程順断面図である。まず、
図２（ａ）に示すように、ｐ型シリコン基板１０１上に
ｎ+ 型埋込層１０２をマスクを用いて選択的に形成し、
次に、ｎ型エピタキシャル層１０３を０．４μｍ〜数μ
ｍの厚さに成長させる。次に、エミッタ／ベース形成領
域１０８およびコレクタ引き出し領域１０６の形成され
る領域を囲む広くて浅い溝をｎ+型埋込層１０２まで達
しない深さに形成し、次いで、トランジスタ形成領域を
区画する、０．４μｍ〜２μｍ幅の狭くて深い溝をｎ+
型埋込層１０２を貫通する深さに形成し、狭くて深い溝
と広くて浅い溝の双方の内部を酸化膜などの絶縁膜で完
全に埋め込んで、第１の素子分離絶縁膜１０４と第２の
素子分離絶縁膜１０５を形成する。続いて、５〜３０ｎ
ｍの酸化膜からなる第１の絶縁膜１０７を熱酸化法など
の方法により形成し、さらに選択的イオン注入技術を用
いてｎ+ 型にドープされたコレクタ引き出し領域１０６
を形成する。
施例の製造方法について説明する。図２（ａ）、（ｂ）
および図３（ａ）、（ｂ）は、本発明の第１の実施例の
製造方法を説明するための工程順断面図である。まず、
図２（ａ）に示すように、ｐ型シリコン基板１０１上に
ｎ+ 型埋込層１０２をマスクを用いて選択的に形成し、
次に、ｎ型エピタキシャル層１０３を０．４μｍ〜数μ
ｍの厚さに成長させる。次に、エミッタ／ベース形成領
域１０８およびコレクタ引き出し領域１０６の形成され
る領域を囲む広くて浅い溝をｎ+型埋込層１０２まで達
しない深さに形成し、次いで、トランジスタ形成領域を
区画する、０．４μｍ〜２μｍ幅の狭くて深い溝をｎ+
型埋込層１０２を貫通する深さに形成し、狭くて深い溝
と広くて浅い溝の双方の内部を酸化膜などの絶縁膜で完
全に埋め込んで、第１の素子分離絶縁膜１０４と第２の
素子分離絶縁膜１０５を形成する。続いて、５〜３０ｎ
ｍの酸化膜からなる第１の絶縁膜１０７を熱酸化法など
の方法により形成し、さらに選択的イオン注入技術を用
いてｎ+ 型にドープされたコレクタ引き出し領域１０６
を形成する。
【００１６】次に、図２（ｂ）に示すように、エミッタ
／ベース形成領域１０８上の第１の絶縁膜１０７をフォ
トレジストなどのマスクを用いて選択的に除去し、成長
とイオン注入若しくは不純物ガスの添加された成長ガス
を用いた堆積によりｐ型にドープされた膜厚１０〜４０
ｎｍのポリシリコン膜を形成する。そして、その上に膜
厚５〜２０ｎｍの酸化膜若しくは窒化膜からなる第２の
絶縁膜１１０を形成し、フォトレジストなどのマスクを
形成した後、異方性エッチング技術により中央部にエミ
ッタ開口１０８ａを有するベース引き出しポリシリコン
層１０９ａを形成する。
／ベース形成領域１０８上の第１の絶縁膜１０７をフォ
トレジストなどのマスクを用いて選択的に除去し、成長
とイオン注入若しくは不純物ガスの添加された成長ガス
を用いた堆積によりｐ型にドープされた膜厚１０〜４０
ｎｍのポリシリコン膜を形成する。そして、その上に膜
厚５〜２０ｎｍの酸化膜若しくは窒化膜からなる第２の
絶縁膜１１０を形成し、フォトレジストなどのマスクを
形成した後、異方性エッチング技術により中央部にエミ
ッタ開口１０８ａを有するベース引き出しポリシリコン
層１０９ａを形成する。
【００１７】次に、図３（ａ）に示すように、Ｂ、ＢＦ
2 等のイオン注入、又は、ガスからの熱拡散による不純
物の導入などを行うことにより真性ベース領域１１４を
形成する。その後、５〜２０ｎｍの酸化膜もしくは窒化
膜からなる第３の絶縁膜１１１を形成し、異方性エッチ
ングを行ってベース引き出しポリシリコン層１０９ａの
側面にサイドウォール形成する。次に、成長とイオン注
入、若しくは不純物を含む成長ガスを用いた堆積などに
よりｎ+ 型にドープされた膜厚１０〜４０ｎｍのポリシ
リコンを形成し、フォトレジスト膜１２０からなるマス
クを形成した後、異方牲エッチングを行ってエミッタ引
き出しポリシリコン層１１２ａを形成する。その後、フ
ォトレジストをマスクとしてコレクタ引き出し領域１０
６上の第１の絶縁膜１０７を異方性エッチングにより除
去する。
2 等のイオン注入、又は、ガスからの熱拡散による不純
物の導入などを行うことにより真性ベース領域１１４を
形成する。その後、５〜２０ｎｍの酸化膜もしくは窒化
膜からなる第３の絶縁膜１１１を形成し、異方性エッチ
ングを行ってベース引き出しポリシリコン層１０９ａの
側面にサイドウォール形成する。次に、成長とイオン注
入、若しくは不純物を含む成長ガスを用いた堆積などに
よりｎ+ 型にドープされた膜厚１０〜４０ｎｍのポリシ
リコンを形成し、フォトレジスト膜１２０からなるマス
クを形成した後、異方牲エッチングを行ってエミッタ引
き出しポリシリコン層１１２ａを形成する。その後、フ
ォトレジストをマスクとしてコレクタ引き出し領域１０
６上の第１の絶縁膜１０７を異方性エッチングにより除
去する。
【００１８】次に、図３（ｂ）に示すように、スパッタ
法等により、１０〜５０ｎｍの膜厚にチタン、コバルト
を堆積し、窒素雰囲気若しくはアルゴンと窒素が混合さ
れた雰囲気中でチタン若しくはコバルトとシリコンを反
応させてシリサイド層を形成した後不要のチタン若しく
はコバルトを除去することにより、ベース引き出しポリ
シリコン層１０９ａ、コレクタ引き出し領域１０６、エ
ミッタ引き出しポリシリコン層１１２ａの表面に、それ
ぞれベース引き出しシリサイド層１０９ｂ、コレクタ引
き出しシリサイド層１１６、エミッタ引き出しシリサイ
ド層１１２ｂを形成する。その後に、酸化膜およびボロ
ンとリンを含んだ酸化膜の積層膜からなる層間絶縁膜１
１７を形成し、所望の位置にコンタクトホールを開口し
た後、バリアメタルを含むコンタクトプラグ１１８ａ〜
１１８ｃを形成する。続いて、Ａｌ合金や銅等からなる
金属膜を形成し、異方位エッチング技術により金属膜を
パターニングしてコレクタ用金属配線１１９ａ、エミッ
タ用金属配線１１９ｂ、ベース用金属配線１１９ｃを形
成すれば、図１に示した第１の実施例の半導体装置が得
られる。
法等により、１０〜５０ｎｍの膜厚にチタン、コバルト
を堆積し、窒素雰囲気若しくはアルゴンと窒素が混合さ
れた雰囲気中でチタン若しくはコバルトとシリコンを反
応させてシリサイド層を形成した後不要のチタン若しく
はコバルトを除去することにより、ベース引き出しポリ
シリコン層１０９ａ、コレクタ引き出し領域１０６、エ
ミッタ引き出しポリシリコン層１１２ａの表面に、それ
ぞれベース引き出しシリサイド層１０９ｂ、コレクタ引
き出しシリサイド層１１６、エミッタ引き出しシリサイ
ド層１１２ｂを形成する。その後に、酸化膜およびボロ
ンとリンを含んだ酸化膜の積層膜からなる層間絶縁膜１
１７を形成し、所望の位置にコンタクトホールを開口し
た後、バリアメタルを含むコンタクトプラグ１１８ａ〜
１１８ｃを形成する。続いて、Ａｌ合金や銅等からなる
金属膜を形成し、異方位エッチング技術により金属膜を
パターニングしてコレクタ用金属配線１１９ａ、エミッ
タ用金属配線１１９ｂ、ベース用金属配線１１９ｃを形
成すれば、図１に示した第１の実施例の半導体装置が得
られる。
【００１９】［第２の実施例］図４（ａ）は、本発明の
第２の実施例によるマルチエミッタ構造のバイポーラト
ランジスタの平面レイアウトを、また、図４（ｂ）は、
図４（ａ）のＢ−Ｂ′線での断面図を示す。この第２の
実施例の図１に示した第１の実施例と相違する点は、エ
ミッタ電極間に形成されていたコレクタ電極を削除し、
２つに分けられていたベース引き出し電極１０９とベー
ス用金属配線１１９ｃをそれぞれ１つにまとめた点であ
る。第１の実施例に対して、コレクタ抵抗が若干上昇す
るがこれを許容できる場合には第２の実施例を採用する
ことができる。これにより、第１の実施例に対しベース
抵抗の低減と、コレクタ−ベース間寄生容量、コレクタ
−基板間寄生容量の一層の低減を実現することができ
る。第２の実施例において、さらにコレクタ抵抗の上昇
が許される場合には、図１の実施例に対し、中央部のコ
レクタ電極のみを残し両サイドのコレクタ電極を除去す
ることも可能である。この場合にも、図４に示した第２
の実施例と同様に、ベース引き出し電極１０９は、連続
した１枚の導電膜として形成することが望ましい。
第２の実施例によるマルチエミッタ構造のバイポーラト
ランジスタの平面レイアウトを、また、図４（ｂ）は、
図４（ａ）のＢ−Ｂ′線での断面図を示す。この第２の
実施例の図１に示した第１の実施例と相違する点は、エ
ミッタ電極間に形成されていたコレクタ電極を削除し、
２つに分けられていたベース引き出し電極１０９とベー
ス用金属配線１１９ｃをそれぞれ１つにまとめた点であ
る。第１の実施例に対して、コレクタ抵抗が若干上昇す
るがこれを許容できる場合には第２の実施例を採用する
ことができる。これにより、第１の実施例に対しベース
抵抗の低減と、コレクタ−ベース間寄生容量、コレクタ
−基板間寄生容量の一層の低減を実現することができ
る。第２の実施例において、さらにコレクタ抵抗の上昇
が許される場合には、図１の実施例に対し、中央部のコ
レクタ電極のみを残し両サイドのコレクタ電極を除去す
ることも可能である。この場合にも、図４に示した第２
の実施例と同様に、ベース引き出し電極１０９は、連続
した１枚の導電膜として形成することが望ましい。
【００２０】［第３の実施例］図５（ａ）は、本発明の
第３の実施例によるマルチエミッタ構造のバイポーラト
ランジスタの平面レイアウトを、また、図５（ｂ）は、
図５（ａ）のＣ−Ｃ′線での断面図を示す。本実施例に
おいては、図５に示されるように、コレクタ電極のコン
タクトプラグ１１８ａとエミッタ電極のコンタクトプラ
グ１１８ｂは一列に並んでいて、その並びの両端にベー
ス電極のコンタクトプラグ１１８ｃが配置されている。
図１（ａ）に示した本発明の第１の実施例の平面レイア
ウトでは、ベース用金属配線１１９ｃを、エミッタ電極
とコレクタ電極との配列の片側でベース引き出し電極１
０９に接続しているため、特にエミッタ長を図１（ａ）
のＡ−Ａ′線に対し垂直方向に伸ばした場合、ベース用
金属配線１１９ｃのコンタクトプラグ１１８ｃから最も
離れたベース領域端部で、（シリサイド層１１６の配線
抵抗は数Ω／□と非常に低いが）ベース引き出し電極１
０９の配線抵抗により電位ドロップが起こる可能性が生
じる。
第３の実施例によるマルチエミッタ構造のバイポーラト
ランジスタの平面レイアウトを、また、図５（ｂ）は、
図５（ａ）のＣ−Ｃ′線での断面図を示す。本実施例に
おいては、図５に示されるように、コレクタ電極のコン
タクトプラグ１１８ａとエミッタ電極のコンタクトプラ
グ１１８ｂは一列に並んでいて、その並びの両端にベー
ス電極のコンタクトプラグ１１８ｃが配置されている。
図１（ａ）に示した本発明の第１の実施例の平面レイア
ウトでは、ベース用金属配線１１９ｃを、エミッタ電極
とコレクタ電極との配列の片側でベース引き出し電極１
０９に接続しているため、特にエミッタ長を図１（ａ）
のＡ−Ａ′線に対し垂直方向に伸ばした場合、ベース用
金属配線１１９ｃのコンタクトプラグ１１８ｃから最も
離れたベース領域端部で、（シリサイド層１１６の配線
抵抗は数Ω／□と非常に低いが）ベース引き出し電極１
０９の配線抵抗により電位ドロップが起こる可能性が生
じる。
【００２１】これに対し、本発明の第３の実施例でのエ
ミッタ、コレクタ、ベースの各コンタクトプラグの平面
的な配置は、図５（ａ）のＣ−Ｃ′線の左側から順に、
ベース−コレクタ−エミッタ−コレクタ−エミッタ−コ
レクタ−ベースの順になっているため上記の問題を避け
ることができる。また、この第３の実施例においても、
ベース−コレクタ間の絶縁分離距離ｅは、第１の実施例
と同様に、ｅ＝ｂとなっている。
ミッタ、コレクタ、ベースの各コンタクトプラグの平面
的な配置は、図５（ａ）のＣ−Ｃ′線の左側から順に、
ベース−コレクタ−エミッタ−コレクタ−エミッタ−コ
レクタ−ベースの順になっているため上記の問題を避け
ることができる。また、この第３の実施例においても、
ベース−コレクタ間の絶縁分離距離ｅは、第１の実施例
と同様に、ｅ＝ｂとなっている。
【００２２】次に、図６および図７を参照して第３の実
施例の製造方法について説明する。図６（ａ）、（ｂ）
および図７（ａ）、（ｂ）は、第３の実施例の製造方法
を説明するための工程順の断面図である。まず、図６
（ａ）に示すように、ｐ型シリコン基板１０１上にｎ+
型埋込層１０２をマスクを用いて選択的に形成し、次
に、ｎ型エピタキシャル層１０３を０．４μｍ〜数μｍ
の厚さに成長させる。次に、エミッタ／ベース形成領域
１０８およびコレクタ引き出し領域１０６の形成される
領域を囲む広くて浅い溝をｎ+型埋込層１０２まで達し
ない深さに形成し、次いで、トランジスタ形成領域を区
画する、０．４μｍ〜２μｍ幅の狭くて深い溝をｎ+ 型
埋込層１０２を貫通するように形成し、狭くて深い溝と
広くて浅い溝の双方の内部を酸化膜などの絶縁膜で完全
に埋め込んで、第１の素子分離絶縁膜１０４と第２の素
子分離絶縁膜１０５を形成する。続いて、５〜３０ｎｍ
の酸化膜からなる第１の絶縁膜１０７を熱酸化法などの
方法により形成し、さらに選択的イオン注入技術を用い
てｎ+ 型にドープされたコレクタ引き出し領域１０６を
形成する。
施例の製造方法について説明する。図６（ａ）、（ｂ）
および図７（ａ）、（ｂ）は、第３の実施例の製造方法
を説明するための工程順の断面図である。まず、図６
（ａ）に示すように、ｐ型シリコン基板１０１上にｎ+
型埋込層１０２をマスクを用いて選択的に形成し、次
に、ｎ型エピタキシャル層１０３を０．４μｍ〜数μｍ
の厚さに成長させる。次に、エミッタ／ベース形成領域
１０８およびコレクタ引き出し領域１０６の形成される
領域を囲む広くて浅い溝をｎ+型埋込層１０２まで達し
ない深さに形成し、次いで、トランジスタ形成領域を区
画する、０．４μｍ〜２μｍ幅の狭くて深い溝をｎ+ 型
埋込層１０２を貫通するように形成し、狭くて深い溝と
広くて浅い溝の双方の内部を酸化膜などの絶縁膜で完全
に埋め込んで、第１の素子分離絶縁膜１０４と第２の素
子分離絶縁膜１０５を形成する。続いて、５〜３０ｎｍ
の酸化膜からなる第１の絶縁膜１０７を熱酸化法などの
方法により形成し、さらに選択的イオン注入技術を用い
てｎ+ 型にドープされたコレクタ引き出し領域１０６を
形成する。
【００２３】次に、図６（ｂ）に示すように、エミッタ
／ベース形成領域１０８上の第１の絶縁膜１０７をフォ
トレジストなどのマスクを用いて選択的に除去し、成長
とイオン注入若しくは不純物ガスの添加された成長ガス
を用いた堆積によりｐ型にドープされた膜厚１０〜４０
ｎｍのポリシリコン膜を形成する。そして、その上に膜
厚５〜２０ｎｍの酸化膜若しくは窒化膜からなる第２の
絶縁膜１１０を形成し、フォトレジストなどのマスクを
形成した後、異方性エッチング技術により中央部にエミ
ッタ開口１０８ａを有するベース引き出しポリシリコン
層１０９ａを形成する。
／ベース形成領域１０８上の第１の絶縁膜１０７をフォ
トレジストなどのマスクを用いて選択的に除去し、成長
とイオン注入若しくは不純物ガスの添加された成長ガス
を用いた堆積によりｐ型にドープされた膜厚１０〜４０
ｎｍのポリシリコン膜を形成する。そして、その上に膜
厚５〜２０ｎｍの酸化膜若しくは窒化膜からなる第２の
絶縁膜１１０を形成し、フォトレジストなどのマスクを
形成した後、異方性エッチング技術により中央部にエミ
ッタ開口１０８ａを有するベース引き出しポリシリコン
層１０９ａを形成する。
【００２４】次に、図７（ａ）に示すように、Ｂ、ＢＦ
2 等のイオン注入、又は、ガスからの熱拡散による不純
物の導入などを行うことにより真性ベース領域１１４を
形成する。次いで、５〜２０ｎｍの酸化膜もしくは窒化
膜からなる第３の絶縁膜１１１を形成し、異方性エッチ
ングを行ってベース引き出しポリシリコン層１０９ａの
側面にサイドウォール形成する。次に、成長とイオン注
入、若しくは不純物を含む成長ガスを用いた堆積などに
よりｎ+ 型にドープされた膜厚１０〜４０ｎｍのポリシ
リコンを形成し、フォトレジスト膜１２０からなるマス
クを形成した後、異方牲エッチングを行ってエミッタ引
き出しポリシリコン層１１２ａを形成する。その後、フ
ォトレジストをマスクとしてコレクタ引き出し領域１０
６上の第１の絶縁膜１０７を異方性エッチングにより除
去する。
2 等のイオン注入、又は、ガスからの熱拡散による不純
物の導入などを行うことにより真性ベース領域１１４を
形成する。次いで、５〜２０ｎｍの酸化膜もしくは窒化
膜からなる第３の絶縁膜１１１を形成し、異方性エッチ
ングを行ってベース引き出しポリシリコン層１０９ａの
側面にサイドウォール形成する。次に、成長とイオン注
入、若しくは不純物を含む成長ガスを用いた堆積などに
よりｎ+ 型にドープされた膜厚１０〜４０ｎｍのポリシ
リコンを形成し、フォトレジスト膜１２０からなるマス
クを形成した後、異方牲エッチングを行ってエミッタ引
き出しポリシリコン層１１２ａを形成する。その後、フ
ォトレジストをマスクとしてコレクタ引き出し領域１０
６上の第１の絶縁膜１０７を異方性エッチングにより除
去する。
【００２５】次に、図７（ｂ）に示すように、スパッタ
法等により、１０〜５０ｎｍの膜厚にチタン、コバルト
を堆積し、窒素雰囲気若しくはアルゴンと窒素が混合さ
れた雰囲気中でチタン若しくはコバルトとシリコンを反
応させてシリサイドを形成した後不要のチタン若しくは
コバルトを除去することにより、ベース引き出しポリシ
リコン層１０９ａ、コレクタ引き出し領域１０６、エミ
ッタ引き出しポリシリコン層１１２ａの表面に、それぞ
れベース引き出しシリサイド層１０９ｂ、コレクタ引き
出しシリサイド層１１６、エミッタ引き出しシリサイド
層１１２ｂを形成する。その後に、酸化膜およびボロン
とリンを含んだ酸化膜の積層膜からなる層間絶縁膜１１
７を形成し、所望に位置にコンタクトホールを開口した
後、バリアメタルを含むコンタクトプラグ１１８ａ〜１
１８ｃを形成する。続いて、Ａｌ合金や銅等からなる金
属膜を形成し、異方位エッチング技術により金属膜をパ
ターニングしてコレクタ用金属配線１１９ａ、エミッタ
用金属配線１１９ｂ、ベース用金属配線１１９ｃを形成
すれば、図５に示した第３の実施例の半導体装置が得ら
れる。
法等により、１０〜５０ｎｍの膜厚にチタン、コバルト
を堆積し、窒素雰囲気若しくはアルゴンと窒素が混合さ
れた雰囲気中でチタン若しくはコバルトとシリコンを反
応させてシリサイドを形成した後不要のチタン若しくは
コバルトを除去することにより、ベース引き出しポリシ
リコン層１０９ａ、コレクタ引き出し領域１０６、エミ
ッタ引き出しポリシリコン層１１２ａの表面に、それぞ
れベース引き出しシリサイド層１０９ｂ、コレクタ引き
出しシリサイド層１１６、エミッタ引き出しシリサイド
層１１２ｂを形成する。その後に、酸化膜およびボロン
とリンを含んだ酸化膜の積層膜からなる層間絶縁膜１１
７を形成し、所望に位置にコンタクトホールを開口した
後、バリアメタルを含むコンタクトプラグ１１８ａ〜１
１８ｃを形成する。続いて、Ａｌ合金や銅等からなる金
属膜を形成し、異方位エッチング技術により金属膜をパ
ターニングしてコレクタ用金属配線１１９ａ、エミッタ
用金属配線１１９ｂ、ベース用金属配線１１９ｃを形成
すれば、図５に示した第３の実施例の半導体装置が得ら
れる。
【００２６】［第４の実施例］図８（ａ）は、本発明の
第２の実施例によるマルチエミッタ構造のバイポーラト
ランジスタの平面レイアウトを、また、図８（ｂ）は、
図８（ａ）のＤ−Ｄ′線での断面図を示す。この第４の
実施例の図５に示した第３の実施例と相違する点は、エ
ミッタ電極間に形成されていたコレクタ電極を削除した
点である。第３の実施例に対して、コレクタ抵抗が若干
上昇するがこれを許容できる場合には第４の実施例を採
用することができる。これにより、第３の実施例に対
し、コレクタ−ベース間寄生容量、コレクタ−基板間寄
生容量を一層低減することができる。第４の実施例にお
いて、さらにコレクタ抵抗の上昇が許される場合には、
図５の実施例に対し、中央部のコレクタ電極のみを残し
両サイドのコレクタ電極を除去することも可能である。
このようにする場合には、第４の実施例に比較してベー
ス抵抗を低減し、コレクタ−ベース間寄生容量、コレク
タ−基板間寄生容量の一層の低減を実現することができ
る。尚、第３、第４の実施例において、ベース引き出し
電極の配線抵抗が十分低ければ、片端にのみにベース引
き出し電極に対するコンタクトプラグ１１８ｃを配置
し、片側のみにおいて金属配線を引き出すようにしても
よい。
第２の実施例によるマルチエミッタ構造のバイポーラト
ランジスタの平面レイアウトを、また、図８（ｂ）は、
図８（ａ）のＤ−Ｄ′線での断面図を示す。この第４の
実施例の図５に示した第３の実施例と相違する点は、エ
ミッタ電極間に形成されていたコレクタ電極を削除した
点である。第３の実施例に対して、コレクタ抵抗が若干
上昇するがこれを許容できる場合には第４の実施例を採
用することができる。これにより、第３の実施例に対
し、コレクタ−ベース間寄生容量、コレクタ−基板間寄
生容量を一層低減することができる。第４の実施例にお
いて、さらにコレクタ抵抗の上昇が許される場合には、
図５の実施例に対し、中央部のコレクタ電極のみを残し
両サイドのコレクタ電極を除去することも可能である。
このようにする場合には、第４の実施例に比較してベー
ス抵抗を低減し、コレクタ−ベース間寄生容量、コレク
タ−基板間寄生容量の一層の低減を実現することができ
る。尚、第３、第４の実施例において、ベース引き出し
電極の配線抵抗が十分低ければ、片端にのみにベース引
き出し電極に対するコンタクトプラグ１１８ｃを配置
し、片側のみにおいて金属配線を引き出すようにしても
よい。
【００２７】［第５の実施例］図９（ａ）は、本発明の
第５の実施例によるマルチエミッタ構造のバイポーラト
ランジスタの平面レイアウトを、また、図９（ｂ）は、
図９（ａ）のＥ−Ｅ′線での断面図を示す。本実施例の
図１に示した第１の実施例と相違する点は、第１の実施
例において用いられていたｎ+ 型埋込層１０２とｎ型エ
ピタキシャル層１０３とが用いられておらず、代わりに
イオン注入により形成されたコレクタ領域１０３ａが用
いられている点と、コレクタ引き出し領域１０６ａが第
１の実施例の場合のコレクタ引き出し１０６より浅く形
成されている点である。
第５の実施例によるマルチエミッタ構造のバイポーラト
ランジスタの平面レイアウトを、また、図９（ｂ）は、
図９（ａ）のＥ−Ｅ′線での断面図を示す。本実施例の
図１に示した第１の実施例と相違する点は、第１の実施
例において用いられていたｎ+ 型埋込層１０２とｎ型エ
ピタキシャル層１０３とが用いられておらず、代わりに
イオン注入により形成されたコレクタ領域１０３ａが用
いられている点と、コレクタ引き出し領域１０６ａが第
１の実施例の場合のコレクタ引き出し１０６より浅く形
成されている点である。
【００２８】近年、プロセス上のコスト低減の観点か
ら、ｎ型不純物を高エネルギーで打ち込むことにより、
ｐ型シリコン基板上に直接コレクタ領域を形成すること
が行われるようになってきているが、第５の実施例はこ
の技術を採用したものである。この技術を用いた場合、
ｎ+ 型埋込層が形成されないので、従来構造（図１２）
の場合、コレクタ抵抗が１０〜５０Ωから１００〜５０
０Ωと非常に高くなるが、本実施例では、ベース−コレ
クタ間絶縁分離距離ｅが、第１の実施例の場合と同様
に、最小寸法のｂとなるので、コレクタ領域が狭くな
り、上記したコレクタ抵抗の上昇を抑制することができ
る。
ら、ｎ型不純物を高エネルギーで打ち込むことにより、
ｐ型シリコン基板上に直接コレクタ領域を形成すること
が行われるようになってきているが、第５の実施例はこ
の技術を採用したものである。この技術を用いた場合、
ｎ+ 型埋込層が形成されないので、従来構造（図１２）
の場合、コレクタ抵抗が１０〜５０Ωから１００〜５０
０Ωと非常に高くなるが、本実施例では、ベース−コレ
クタ間絶縁分離距離ｅが、第１の実施例の場合と同様
に、最小寸法のｂとなるので、コレクタ領域が狭くな
り、上記したコレクタ抵抗の上昇を抑制することができ
る。
【００２９】次に、図１０を参照して第５の実施例の製
造方法について説明する。図１０（ａ）、（ｂ）は、本
発明の第５の実施例の製造方法を説明するための工程順
断面図である。まず、図１０（ａ）に示すように、ｐ型
シリコン基板１０１内に、リン（Ｐ）を、５×１０13〜
５×１０14／ｃｍ2 のドーズ量で５００ｋｅＶ〜２Ｍｅ
Ｖの注入エネルギーで打ち込み、コレクタ領域１０３ａ
を形成する。次に、エミッタ／ベース形成領域１０８お
よびコレクタ引き出し領域１０６ａの形成される領域を
囲む広くて浅い溝をコレクタ領域１０３ａの底面にまで
達しない深さに形成し、次いで、トランジスタ形成領域
を区画する、０．４μｍ〜２μｍ幅の狭くて深い溝をコ
レクタ領域１０３ａを貫通する深さに形成し、狭くて深
い溝と広くて浅い溝の双方の内部を酸化膜などの絶縁膜
で完全に埋め込んで、第１の素子分離絶縁膜１０４と第
２の素子分離絶縁膜１０５を形成する。続いて、５〜３
０ｎｍの酸化膜からなる第１の絶縁膜１０７を熱酸化法
などの方法により形成する。
造方法について説明する。図１０（ａ）、（ｂ）は、本
発明の第５の実施例の製造方法を説明するための工程順
断面図である。まず、図１０（ａ）に示すように、ｐ型
シリコン基板１０１内に、リン（Ｐ）を、５×１０13〜
５×１０14／ｃｍ2 のドーズ量で５００ｋｅＶ〜２Ｍｅ
Ｖの注入エネルギーで打ち込み、コレクタ領域１０３ａ
を形成する。次に、エミッタ／ベース形成領域１０８お
よびコレクタ引き出し領域１０６ａの形成される領域を
囲む広くて浅い溝をコレクタ領域１０３ａの底面にまで
達しない深さに形成し、次いで、トランジスタ形成領域
を区画する、０．４μｍ〜２μｍ幅の狭くて深い溝をコ
レクタ領域１０３ａを貫通する深さに形成し、狭くて深
い溝と広くて浅い溝の双方の内部を酸化膜などの絶縁膜
で完全に埋め込んで、第１の素子分離絶縁膜１０４と第
２の素子分離絶縁膜１０５を形成する。続いて、５〜３
０ｎｍの酸化膜からなる第１の絶縁膜１０７を熱酸化法
などの方法により形成する。
【００３０】次に、図１０（ｂ）に示すように、エミッ
タ／ベース形成領域１０８上の第１の絶縁膜１０７をフ
ォトレジストなどのマスクを用いて選択的に除去し、成
長とイオン注入、若しくは不純物を含む成長ガスを用い
た堆積などによりｐ型にドープされた膜厚１０〜４０ｎ
ｍのポリシリコン膜を形成する。そして、その上に膜厚
５〜２０ｎｍの酸化膜若しくは窒化膜からなる第２の絶
縁膜１１０を形成し、フォトレジストなどのマスクを形
成した後、異方性エッチング技術により中央部にエミッ
タ開口を有する短冊状のベース引き出しポリシリコン層
１０９ａを形成する。
タ／ベース形成領域１０８上の第１の絶縁膜１０７をフ
ォトレジストなどのマスクを用いて選択的に除去し、成
長とイオン注入、若しくは不純物を含む成長ガスを用い
た堆積などによりｐ型にドープされた膜厚１０〜４０ｎ
ｍのポリシリコン膜を形成する。そして、その上に膜厚
５〜２０ｎｍの酸化膜若しくは窒化膜からなる第２の絶
縁膜１１０を形成し、フォトレジストなどのマスクを形
成した後、異方性エッチング技術により中央部にエミッ
タ開口を有する短冊状のベース引き出しポリシリコン層
１０９ａを形成する。
【００３１】次に、Ｂ、ＢＦ2 等のイオン注入、又は、
ガスからの熱拡散による不純物の導入などを行うことに
より真性ベース領域１１４を形成する。その後、５〜２
０ｎｍの酸化膜もしくは窒化膜からなる第３の絶縁膜１
１１を形成し、異方性エッチングを行ってベース引き出
しポリシリコン層１０９ａの側面にサイドウォール形成
する。続いて、選択的イオン注入技術を用いてｎ+ 型に
ドープされたコレクタ引き出し領域１０６ａを形成す
る。次に、成長とイオン注入、若しくは不純物を含む成
長ガスを用いた堆積などによりｎ+ 型にドープされた膜
厚１０〜４０ｎｍのポリシリコン膜を形成し、フォトレ
ジスト膜１２０からなるマスクを形成した後、異方牲エ
ッチングを行ってエミッタ引き出しポリシリコン層１１
２ａを形成する。その後、フォトレジストをマスクとし
てコレクタ引き出し領域１０６ａ上の第１の絶縁膜１０
７を異方性エッチングにより除去する。
ガスからの熱拡散による不純物の導入などを行うことに
より真性ベース領域１１４を形成する。その後、５〜２
０ｎｍの酸化膜もしくは窒化膜からなる第３の絶縁膜１
１１を形成し、異方性エッチングを行ってベース引き出
しポリシリコン層１０９ａの側面にサイドウォール形成
する。続いて、選択的イオン注入技術を用いてｎ+ 型に
ドープされたコレクタ引き出し領域１０６ａを形成す
る。次に、成長とイオン注入、若しくは不純物を含む成
長ガスを用いた堆積などによりｎ+ 型にドープされた膜
厚１０〜４０ｎｍのポリシリコン膜を形成し、フォトレ
ジスト膜１２０からなるマスクを形成した後、異方牲エ
ッチングを行ってエミッタ引き出しポリシリコン層１１
２ａを形成する。その後、フォトレジストをマスクとし
てコレクタ引き出し領域１０６ａ上の第１の絶縁膜１０
７を異方性エッチングにより除去する。
【００３２】その後、スパッタ法等により、１０〜５０
ｎｍの膜厚にチタン、コバルトを堆積し、窒素雰囲気若
しくはアルゴンと窒素が混合された雰囲気中でチタン若
しくはコバルトとシリコンを反応させてシリサイド層を
形成した後不要のチタン若しくはコバルトを除去するこ
とにより、ベース引き出しポリシリコン層１０９ａ、コ
レクタ引き出し領域１０６ａ、エミッタ引き出しポリシ
リコン層１１２ａの表面に、それぞれベース引き出しシ
リサイド層１０９ｂ、コレクタ引き出しシリサイド層１
１６、エミッタ引き出しシリサイド層１１２ｂを形成す
る。その後に、酸化膜およびボロンとリンを含んだ酸化
膜の積層膜からなる層間絶縁膜１１７を形成し、所望の
位置にコンタクトホールを開口した後、バリアメタルを
含むコンタクトプラグ１１８ａ〜１１８ｃを形成する。
続いて、Ａｌ合金や銅等からなる金属膜を形成し、異方
位エッチング技術により金属膜をパターニングしてコレ
クタ用金属配線１１９ａ、エミッタ用金属配線１１９
ｂ、ベース用金属配線１１９ｃを形成すれば、図９に示
した本実施例の半導体装置が得られる。
ｎｍの膜厚にチタン、コバルトを堆積し、窒素雰囲気若
しくはアルゴンと窒素が混合された雰囲気中でチタン若
しくはコバルトとシリコンを反応させてシリサイド層を
形成した後不要のチタン若しくはコバルトを除去するこ
とにより、ベース引き出しポリシリコン層１０９ａ、コ
レクタ引き出し領域１０６ａ、エミッタ引き出しポリシ
リコン層１１２ａの表面に、それぞれベース引き出しシ
リサイド層１０９ｂ、コレクタ引き出しシリサイド層１
１６、エミッタ引き出しシリサイド層１１２ｂを形成す
る。その後に、酸化膜およびボロンとリンを含んだ酸化
膜の積層膜からなる層間絶縁膜１１７を形成し、所望の
位置にコンタクトホールを開口した後、バリアメタルを
含むコンタクトプラグ１１８ａ〜１１８ｃを形成する。
続いて、Ａｌ合金や銅等からなる金属膜を形成し、異方
位エッチング技術により金属膜をパターニングしてコレ
クタ用金属配線１１９ａ、エミッタ用金属配線１１９
ｂ、ベース用金属配線１１９ｃを形成すれば、図９に示
した本実施例の半導体装置が得られる。
【００３３】
【発明の効果】以上説明したように、本発明は、エミッ
タ／ベース形成領域が複数個あるマルチエミッタ構造の
セルフアライン型バイポーラトランジスタにおいて、エ
ミッタ／ベース形成領域とコレクタ引き出し領域とを１
列に配列し、この配列の外部にベース引き出し電極を引
き出し、その引き出した位置に金属配線のためのコンタ
クトホールを形成するものであるので、ベース−コレク
タ間の絶縁分離の距離をコレクタ−ベース間の絶縁耐圧
で決まる最小間隔とすることができる。したがって、本
発明によれば、コレクタ埋込層の面積を縮小することが
でき、素子面積を縮小することが出来る外、コレクタ抵
抗、コレクタ−ベース間容量、コレクタ−基板間容量を
低減することができる。実際、本発明の実施例によれ
ば、図１２に示した従来例に対して、コレクタ抵抗、コ
レクタ−ベース間容量、コレクタ−基板間容量をそれぞ
れ、５〜１０％、〜１０％、３５〜４５％ずつ低減する
ことができた。
タ／ベース形成領域が複数個あるマルチエミッタ構造の
セルフアライン型バイポーラトランジスタにおいて、エ
ミッタ／ベース形成領域とコレクタ引き出し領域とを１
列に配列し、この配列の外部にベース引き出し電極を引
き出し、その引き出した位置に金属配線のためのコンタ
クトホールを形成するものであるので、ベース−コレク
タ間の絶縁分離の距離をコレクタ−ベース間の絶縁耐圧
で決まる最小間隔とすることができる。したがって、本
発明によれば、コレクタ埋込層の面積を縮小することが
でき、素子面積を縮小することが出来る外、コレクタ抵
抗、コレクタ−ベース間容量、コレクタ−基板間容量を
低減することができる。実際、本発明の実施例によれ
ば、図１２に示した従来例に対して、コレクタ抵抗、コ
レクタ−ベース間容量、コレクタ−基板間容量をそれぞ
れ、５〜１０％、〜１０％、３５〜４５％ずつ低減する
ことができた。
【図１】本発明の第１の実施例のバイポーラトランジス
タの構造を説明するための平面図および断面図。
タの構造を説明するための平面図および断面図。
【図２】本発明の第１の実施例のバイポーラトランジス
タの製造方法を説明するための工程断面図の一部。
タの製造方法を説明するための工程断面図の一部。
【図３】本発明の第１の実施例のバイポーラトランジス
タの製造方法を説明するための、図２の工程に続く工程
での工程断面図。
タの製造方法を説明するための、図２の工程に続く工程
での工程断面図。
【図４】本発明の第２の実施例のバイポーラトランジス
タの構造を説明するための平面図および断面図。
タの構造を説明するための平面図および断面図。
【図５】本発明の第３の実施例のバイポーラトランジス
タの構造を説明するための平面図および断面図。
タの構造を説明するための平面図および断面図。
【図６】本発明の第３の実施例のバイポーラトランジス
タの製造方法を説明するための工程断面図の一部。
タの製造方法を説明するための工程断面図の一部。
【図７】本発明の第３の実施例のバイポーラトランジス
タの製造方法を説明するための、図６の工程に続く工程
での工程断面図。
タの製造方法を説明するための、図６の工程に続く工程
での工程断面図。
【図８】本発明の第４の実施例のバイポーラトランジス
タの構造を説明するための平面図および断面図。
タの構造を説明するための平面図および断面図。
【図９】本発明の第５の実施例のバイポーラトランジス
タの構造を説明するための平面図および断面図。
タの構造を説明するための平面図および断面図。
【図１０】本発明の第５の実施例のバイポーラトランジ
スタの製造方法を説明するための工程断面図。
スタの製造方法を説明するための工程断面図。
【図１１】従来技術により実現されるバイポーラトラン
ジスタの基本的構造を説明するための平面図および断面
図（第１の従来例）。
ジスタの基本的構造を説明するための平面図および断面
図（第１の従来例）。
【図１２】従来技術によるマルチエミッタ構造のバイポ
ーラトランジスタでの第２の従来例の構造を説明するた
めの平面図および断面図。
ーラトランジスタでの第２の従来例の構造を説明するた
めの平面図および断面図。
【図１３】従来技術によるマルチエミッタ構造のバイポ
ーラトランジスタでの第３の実現例の構造を説明するた
めの平面図および断面図。
ーラトランジスタでの第３の実現例の構造を説明するた
めの平面図および断面図。
１０１、２０１ ｐ型シリコン基板 １０２、２０２ ｎ+ 型埋込層 １０３、２０３ ｎ型エピタキシャル層 １０３ａ コレクタ領域 １０４、２０４ 第１の素子分離絶縁膜 １０５、２０５ 第２の素子分離絶縁膜 １０６、１０６ａ、２０６ コレクタ引き出し領域 １０７、２０７ 第１の絶縁膜 １０８、２０８ エミッタ／ベース形成領域 １０８ａ、２０８ａ エミッタ開口 １０９、２０９ ベース引き出し電極 １０９ａ ベース引き出しポリシリコン層 １０９ｂ ベース引き出しシリサイド層 １１０、２１０ 第２の絶縁膜 １１１、２１１ 第３の絶縁膜 １１２、２１２ エミッタ引き出し電極 １１２ａ エミッタ引き出しポリシリコン層 １１２ｂ エミッタ引き出しシリサイド層 １１３、２１３ 外部ベース領域 １１４、２１４ 真性ベース領域 １１５、２１５ エミッタ領域 １１６ コレクタ引き出しシリサイド層 １１７、２１７ 層間絶縁膜 １１８ａ、２１８ａ コンタクトプラグ（コレクタ電
極） １１８ｂ、２１８ｂ コンタクトプラグ（エミッタ電
極） １１８ｃ、２１８ｃ コンタクトプラグ（ベース電極） １１９ａ、２１９ａ コレクタ用金属配線 １１９ｂ、２１９ｂ エミッタ用金属配線 １１９ｃ、２１９ｃ ベース用金属配線 １２０ フォトレジスト膜
極） １１８ｂ、２１８ｂ コンタクトプラグ（エミッタ電
極） １１８ｃ、２１８ｃ コンタクトプラグ（ベース電極） １１９ａ、２１９ａ コレクタ用金属配線 １１９ｂ、２１９ｂ エミッタ用金属配線 １１９ｃ、２１９ｃ ベース用金属配線 １２０ フォトレジスト膜
Claims (5)
- 【請求項１】 半導体基板上に形成された第１導電型の
コレクタ領域と、前記コレクタ領域内に形成された第１
導電型のコレクタ引き出し領域と、前記コレクタ領域上
に形成された、複数のエミッタ／ベース形成領域と前記
コレクタ引き出し領域上に開口を有する素子分離絶縁膜
と、前記エミッタ／ベース形成領域の前記コレクタ領域
の表面領域内に形成された第２導電型のベース領域と、
前記素子分離絶縁膜上から前記エミッタ／ベース形成領
域上に延在し前記ベース領域の外周部表面に接し前記エ
ミッタ／ベース形成領域の中央部にエミッタ開口を有す
るベース引き出し電極と、前記ベース領域の中央部表面
領域内に形成されたエミッタ拡散層と、前記エミッタ開
口内に前記ベース引き出し電極から絶縁されて形成され
た、前記エミッタ拡散層の表面に接するエミッタ引き出
し電極と、前記コレクタ引き出し領域上、前記ベース引
き出し電極上および前記エミッタ引き出し電極上にそれ
ぞれコンタクトホールが形成された、半導体基板上全面
を覆う層間絶縁膜と、前記層間絶縁膜上に延在し、前記
コンタクトホールを介してそれぞれコレクタ引き出し領
域、ベース引き出し電極およびエミッタ引き出し電極に
接続された金属配線と、を有する半導体装置において、
複数の前記エミッタ／ベース形成領域と前記コレクタ引
き出し領域とが１列に配列され、かつ、前記ベース引き
出し電極が、前記エミッタ／ベース形成領域と前記コレ
クタ引き出し領域との配列の方向と直交する方向に引き
出されるか、若しくは、その配列の配列方向の外側に引
き出され、その引き出された領域にベース引き出し電極
に係るコンタクトホールが形成されていることを特徴と
する半導体装置。 - 【請求項２】 少なくとも前記ベース引き出し電極の一
部が、下層のポリシリコン層と上層のシリサイド層の２
層膜によって形成されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記エミッタ／ベース形成領域間に前記
コレクタ引き出し領域が配置され、かつ／または、前記
エミッタ／ベース形成領域の並びの外側に前記コレクタ
引き出し領域が配置されていることを特徴とする請求項
１または２記載の半導体装置。 - 【請求項４】 複数のエミッタ／ベース形成領域に係る
ベース引き出し電極がコレクタ引き出し領域上にて開口
を有する態様にて一体化され連続した導電膜として形成
されていることを特徴とする請求項１または２記載の半
導体装置。 - 【請求項５】 前記ベース引き出し電極に係るコンタク
トホールが、前記エミッタ／ベース形成領域と前記コレ
クタ引き出し領域との配列の配列方向若しくはこれと直
交する方向に引き出されたベース引き出し電極上に１個
のみ形成されていることを特徴とする請求項１または２
記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10592698A JP3309959B2 (ja) | 1998-04-16 | 1998-04-16 | 半導体装置 |
| US09/288,089 US6043553A (en) | 1998-04-16 | 1999-04-08 | Multi-emitter bipolar transistor of a self-align type |
| CN99105780A CN1232299A (zh) | 1998-04-16 | 1999-04-15 | 半导体器件 |
| EP99107588A EP0951074A3 (en) | 1998-04-16 | 1999-04-15 | Multi-emitter bipolar transistor |
| KR1019990013529A KR100297380B1 (ko) | 1998-04-16 | 1999-04-16 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10592698A JP3309959B2 (ja) | 1998-04-16 | 1998-04-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297707A true JPH11297707A (ja) | 1999-10-29 |
| JP3309959B2 JP3309959B2 (ja) | 2002-07-29 |
Family
ID=14420474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10592698A Expired - Fee Related JP3309959B2 (ja) | 1998-04-16 | 1998-04-16 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6043553A (ja) |
| EP (1) | EP0951074A3 (ja) |
| JP (1) | JP3309959B2 (ja) |
| KR (1) | KR100297380B1 (ja) |
| CN (1) | CN1232299A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415380B1 (ko) * | 2001-12-05 | 2004-01-16 | 주식회사 케이이씨 | 트랜지스터 및 그 제조 방법 |
| US7622790B2 (en) | 2004-05-11 | 2009-11-24 | Infineon Technologies Ag | Transistor assembly and method for manufacturing same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1094523A3 (en) * | 1999-10-21 | 2003-06-11 | Matsushita Electric Industrial Co., Ltd. | Lateral heterojunction bipolar transistor and method of fabricating the same |
| CN100407441C (zh) * | 2003-09-25 | 2008-07-30 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| DE602005005189T2 (de) * | 2004-05-06 | 2009-03-19 | Nxp B.V. | Elektronische einrichtung |
| US20090079031A1 (en) * | 2005-06-01 | 2009-03-26 | Nxp B.V. | Method and device with improved base access resistance for npn bipolar transistor |
| US7821102B2 (en) * | 2006-12-20 | 2010-10-26 | Freescale Semiconductor, Inc. | Power transistor featuring a double-sided feed design and method of making the same |
| CN101834135A (zh) * | 2010-04-22 | 2010-09-15 | 上海宏力半导体制造有限公司 | 一种双极型晶体管及其制作方法 |
| EP2458623B1 (en) * | 2010-11-26 | 2014-06-25 | Nxp B.V. | Method of Manufacturing a Bipolar Transistor and Bipolar Transistor |
| CN103296072B (zh) * | 2013-06-25 | 2016-08-10 | 江苏博普电子科技有限责任公司 | 一种提高了BVcbo的双极型晶体管及其生产工艺 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118669A (en) * | 1981-01-16 | 1982-07-23 | Toshiba Corp | Multiemitter type npn transistor |
| DE3688711T2 (de) * | 1985-03-07 | 1993-12-16 | Toshiba Kawasaki Kk | Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung. |
| NL8503408A (nl) * | 1985-12-11 | 1987-07-01 | Philips Nv | Hoogfrequenttransistor en werkwijze ter vervaardiging daarvan. |
| US5387813A (en) * | 1992-09-25 | 1995-02-07 | National Semiconductor Corporation | Transistors with emitters having at least three sides |
| DE69431609T2 (de) * | 1993-04-08 | 2003-06-26 | Koninkl Philips Electronics Nv | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Bipolartransistor |
| JPH0745671A (ja) * | 1993-08-03 | 1995-02-14 | Nec Yamagata Ltd | 半導体装置 |
| JP3228609B2 (ja) * | 1993-08-13 | 2001-11-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1998
- 1998-04-16 JP JP10592698A patent/JP3309959B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-08 US US09/288,089 patent/US6043553A/en not_active Expired - Fee Related
- 1999-04-15 EP EP99107588A patent/EP0951074A3/en not_active Withdrawn
- 1999-04-15 CN CN99105780A patent/CN1232299A/zh active Pending
- 1999-04-16 KR KR1019990013529A patent/KR100297380B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415380B1 (ko) * | 2001-12-05 | 2004-01-16 | 주식회사 케이이씨 | 트랜지스터 및 그 제조 방법 |
| US7622790B2 (en) | 2004-05-11 | 2009-11-24 | Infineon Technologies Ag | Transistor assembly and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6043553A (en) | 2000-03-28 |
| KR100297380B1 (ko) | 2001-09-26 |
| CN1232299A (zh) | 1999-10-20 |
| EP0951074A2 (en) | 1999-10-20 |
| KR19990083249A (ko) | 1999-11-25 |
| EP0951074A3 (en) | 2000-03-22 |
| JP3309959B2 (ja) | 2002-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6800532B2 (en) | Method of manufacturing a semiconductor device comprising a bipolar transistor and a variable capacitor | |
| JP3309959B2 (ja) | 半導体装置 | |
| US20030193077A1 (en) | Bipolar transistor and method of fabricating the same | |
| JP2000252294A (ja) | 半導体装置及びその製造方法 | |
| US7968416B2 (en) | Integrated circuit arrangement with NPN and PNP bipolar transistors and corresponding production method | |
| JP3489265B2 (ja) | 半導体装置の製法 | |
| JPH0815156B2 (ja) | セルフアライン接触を有するバイポーラトランジスタの製作プロセス | |
| US5106783A (en) | Process for fabricating semiconductor devices with self-aligned contacts | |
| CN107481929A (zh) | 一种半导体器件及其制造方法、电子装置 | |
| JP3621359B2 (ja) | 半導体装置及びその製造方法 | |
| US8455975B2 (en) | Parasitic PNP bipolar transistor in a silicon-germanium BiCMOS process | |
| US6100151A (en) | Highly integrated bipolar junction transistors having trench-based emitter and base regions and methods of forming same | |
| JP2515055B2 (ja) | 半導体デバイス | |
| KR100684906B1 (ko) | 바이폴라 트랜지스터를 갖는 반도체 소자 및 그 형성 방법 | |
| JP2809025B2 (ja) | バイポーラトランジスタ | |
| US7871881B2 (en) | Method for fabrication of a capacitor, and a monolithically integrated circuit comprising such a capacitor | |
| JP2001308106A (ja) | 半導体装置およびその製造方法 | |
| US6387768B1 (en) | Method of manufacturing a semiconductor component and semiconductor component thereof | |
| JP2001267326A (ja) | 半導体装置及びその製造方法 | |
| JP2011044494A (ja) | 半導体装置およびその製造方法 | |
| JP3794963B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002368002A (ja) | 半導体装置およびその製造方法 | |
| CN101304030A (zh) | 半导体装置及其制造方法 | |
| JPS6222479A (ja) | 高速スイツチング・バイポ−ラ・トランジスタ構造とその製法 | |
| JP2001085441A (ja) | バイポーラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |