JP2001085441A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
- Publication number
- JP2001085441A JP2001085441A JP25848899A JP25848899A JP2001085441A JP 2001085441 A JP2001085441 A JP 2001085441A JP 25848899 A JP25848899 A JP 25848899A JP 25848899 A JP25848899 A JP 25848899A JP 2001085441 A JP2001085441 A JP 2001085441A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- collector
- base
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 より高い周波数に適用可能なバイポーラトラ
ンジスタを提供する。 【解決手段】 絶縁材で充填された溝４で囲まれた素子
形成領域５内に、Ｐ型ベース層６とＮ＋型エミッタ領域
７による活性領域と、コレクタ取出口となるＮ＋型領域
８が形成される。Ｐ型ベース層６及びＮ＋型領域８は、
それぞれベース引き出し多結晶シリコン層１０ａ及びコ
レクタ引き出し多結晶シリコン層１０ｂによって素子形
成領域５の外側に引き出され、ベース配線層１５及びコ
レクタ配線層１６に接続される。これにより、ベース配
線層１５及びコレクタ配線層１６の寸法に影響されず、
素子形成領域５の寸法を小形化することが可能になり、
コレクタ・基板間容量とコレクタ抵抗が低減されて高周
波特性が向上する。
ンジスタを提供する。 【解決手段】 絶縁材で充填された溝４で囲まれた素子
形成領域５内に、Ｐ型ベース層６とＮ＋型エミッタ領域
７による活性領域と、コレクタ取出口となるＮ＋型領域
８が形成される。Ｐ型ベース層６及びＮ＋型領域８は、
それぞれベース引き出し多結晶シリコン層１０ａ及びコ
レクタ引き出し多結晶シリコン層１０ｂによって素子形
成領域５の外側に引き出され、ベース配線層１５及びコ
レクタ配線層１６に接続される。これにより、ベース配
線層１５及びコレクタ配線層１６の寸法に影響されず、
素子形成領域５の寸法を小形化することが可能になり、
コレクタ・基板間容量とコレクタ抵抗が低減されて高周
波特性が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタ（以下、単に「トランジスタ」という）、特に高
速動作が可能なトランジスタに関するものである。
ジスタ（以下、単に「トランジスタ」という）、特に高
速動作が可能なトランジスタに関するものである。
【０００２】
【従来の技術】図２（ａ），（ｂ）は、従来のトランジ
スタの構造を示す図であり、同図（ａ）は一部を透視し
た平面図、及び同図（ｂ）は同図（ａ）中のＸ−Ｘ線に
よる断面を示す断面図である。このトランジスタは、光
通信システムやＵＨＦ，ＳＨＦ帯の無線通信等に使用さ
れる半導体集積回路に組み込まれた高速動作用のＮＰＮ
型トランジスタで、Ｐ型のシリコン基板１上に形成され
ている。
スタの構造を示す図であり、同図（ａ）は一部を透視し
た平面図、及び同図（ｂ）は同図（ａ）中のＸ−Ｘ線に
よる断面を示す断面図である。このトランジスタは、光
通信システムやＵＨＦ，ＳＨＦ帯の無線通信等に使用さ
れる半導体集積回路に組み込まれた高速動作用のＮＰＮ
型トランジスタで、Ｐ型のシリコン基板１上に形成され
ている。
【０００３】シリコン基板１上にＮ＋型埋め込み拡散層
２が形成され、更にこのＮ＋型埋め込み拡散層２上に、
コレクタ領域の一部を構成するＮ−型シリコン層３が形
成されている。Ｎ−型シリコン層３及びＮ＋型埋め込み
拡散層２には、深さがシリコン基板１まで達する溝４Ｘ
が形成され、この溝４Ｘに埋め込まれた酸化シリコン等
の絶縁物によって電気的に分離された素子形成領域５Ｘ
が設けられている。素子形成領域５Ｘ内のＮ−型シリコ
ン層３の所定部分には、エピタキシャル成長によってＰ
型ベース層６が選択的に形成され、このＰ型ベース層６
の中央部には、Ｎ＋型エミッタ領域７が形成されてい
る。コレクタ取出口となる部分には、Ｎ＋型埋め込み拡
散層２に達するＮ＋型領域８が形成されている。Ｎ−型
シリコン層３の表面は、Ｐ型ベース層６及びＮ＋型領域
８を除き、絶縁膜９で覆われている。
２が形成され、更にこのＮ＋型埋め込み拡散層２上に、
コレクタ領域の一部を構成するＮ−型シリコン層３が形
成されている。Ｎ−型シリコン層３及びＮ＋型埋め込み
拡散層２には、深さがシリコン基板１まで達する溝４Ｘ
が形成され、この溝４Ｘに埋め込まれた酸化シリコン等
の絶縁物によって電気的に分離された素子形成領域５Ｘ
が設けられている。素子形成領域５Ｘ内のＮ−型シリコ
ン層３の所定部分には、エピタキシャル成長によってＰ
型ベース層６が選択的に形成され、このＰ型ベース層６
の中央部には、Ｎ＋型エミッタ領域７が形成されてい
る。コレクタ取出口となる部分には、Ｎ＋型埋め込み拡
散層２に達するＮ＋型領域８が形成されている。Ｎ−型
シリコン層３の表面は、Ｐ型ベース層６及びＮ＋型領域
８を除き、絶縁膜９で覆われている。
【０００４】Ｐ型ベース層６の周辺部でＮ＋型エミッタ
領域７以外の部分と、絶縁膜９表面の所定の位置には、
ベース引き出し多結晶シリコン層１０ａが形成されてい
る。また、Ｎ＋型領域８及びその周辺の絶縁膜９の表面
には、コレクタ多結晶シリコン層１０Ｘが形成されてい
る。更に、Ｐ型ベース層６上のＮ＋型エミッタ領域７以
外の部分とその周辺のベース引き出し多結晶シリコン層
１０ａには、積層された絶縁膜１１が形成され、このＮ
＋型エミッタ領域７上には、エミッタ多結晶シリコン層
１２が形成されている。
領域７以外の部分と、絶縁膜９表面の所定の位置には、
ベース引き出し多結晶シリコン層１０ａが形成されてい
る。また、Ｎ＋型領域８及びその周辺の絶縁膜９の表面
には、コレクタ多結晶シリコン層１０Ｘが形成されてい
る。更に、Ｐ型ベース層６上のＮ＋型エミッタ領域７以
外の部分とその周辺のベース引き出し多結晶シリコン層
１０ａには、積層された絶縁膜１１が形成され、このＮ
＋型エミッタ領域７上には、エミッタ多結晶シリコン層
１２が形成されている。
【０００５】絶縁膜９、ベース引き出し多結晶シリコン
層１０ａ、コレクタ多結晶シリコン層１０Ｘ、及びエミ
ッタ多結晶シリコン層１２の表面全体に、絶縁膜１４が
形成されている。ベース引き出し多結晶シリコン層１０
ａ上の絶縁膜１４には、素子形成領域５Ｘの外側にコン
タクトホールが形成され、このコンタクトホールを通し
て、このベース引き出し多結晶シリコン層１０ａがベー
ス配線層１５に接続されている。コレクタ多結晶シリコ
ン層１０Ｘ及びエミッタ多結晶シリコン層１２上の絶縁
膜１４には、素子形成領域５Ｘの内側にコンタクトホー
ルが形成されている。そして、コンタクトホールを通し
て、コレクタ多結晶シリコン層１０Ｘ及びエミッタ多結
晶シリコン層１２が、コレクタ配線層１６及びエミッタ
配線層１７にそれぞれ接続されている。
層１０ａ、コレクタ多結晶シリコン層１０Ｘ、及びエミ
ッタ多結晶シリコン層１２の表面全体に、絶縁膜１４が
形成されている。ベース引き出し多結晶シリコン層１０
ａ上の絶縁膜１４には、素子形成領域５Ｘの外側にコン
タクトホールが形成され、このコンタクトホールを通し
て、このベース引き出し多結晶シリコン層１０ａがベー
ス配線層１５に接続されている。コレクタ多結晶シリコ
ン層１０Ｘ及びエミッタ多結晶シリコン層１２上の絶縁
膜１４には、素子形成領域５Ｘの内側にコンタクトホー
ルが形成されている。そして、コンタクトホールを通し
て、コレクタ多結晶シリコン層１０Ｘ及びエミッタ多結
晶シリコン層１２が、コレクタ配線層１６及びエミッタ
配線層１７にそれぞれ接続されている。
【０００６】このトランジスタは、エミッタ（即ち、エ
ミッタ多結晶シリコン層１２）及びベース（即ち、ベー
ス引き出し多結晶シリコン層１０ａ）にポリシリコン
（即ち、多結晶シリコン）を利用した、いわゆるダブル
ポリシリコン構造となっている。そして、ダブルポリシ
リコン構造において、Ｐ型ベース層６の形成を選択的な
エピタキシャル成長法で行い、更にこのＰ型ベース層６
の中央部にＮ＋型エミッタ領域７を形成する自己整合技
術が用いられている。これにより、Ｐ型ベース層６及び
Ｎ＋型エミッタ領域７で構成される活性領域の寸法精度
が良くなり、小形化が可能になって寄生容量や寄生抵抗
の低減が図られるので、高周波特性を向上することがで
きる。
ミッタ多結晶シリコン層１２）及びベース（即ち、ベー
ス引き出し多結晶シリコン層１０ａ）にポリシリコン
（即ち、多結晶シリコン）を利用した、いわゆるダブル
ポリシリコン構造となっている。そして、ダブルポリシ
リコン構造において、Ｐ型ベース層６の形成を選択的な
エピタキシャル成長法で行い、更にこのＰ型ベース層６
の中央部にＮ＋型エミッタ領域７を形成する自己整合技
術が用いられている。これにより、Ｐ型ベース層６及び
Ｎ＋型エミッタ領域７で構成される活性領域の寸法精度
が良くなり、小形化が可能になって寄生容量や寄生抵抗
の低減が図られるので、高周波特性を向上することがで
きる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
トランジスタでは、次のような課題があった。素子形成
領域５ＸのＸ−Ｘ方向の長さは、コレクタ配線層１６及
びエミッタ配線層１７に許された設計ルールによって決
まってしまう。即ち、トランジスタを高速で動作させる
ために大きな電流を流す場合、電子の流れによって原子
が移動して配線層が侵蝕されるエレクトロ・マイグレー
ションを防止するため、コレクタ配線層１６及びエミッ
タ配線層１７の幅を一定値以上に設定する必要がある。
また、配線層１６，１７等の加工技術による制限から、
これらの配線層１６，１７等の間隔も一定距離以上に設
定する必要がある。
トランジスタでは、次のような課題があった。素子形成
領域５ＸのＸ−Ｘ方向の長さは、コレクタ配線層１６及
びエミッタ配線層１７に許された設計ルールによって決
まってしまう。即ち、トランジスタを高速で動作させる
ために大きな電流を流す場合、電子の流れによって原子
が移動して配線層が侵蝕されるエレクトロ・マイグレー
ションを防止するため、コレクタ配線層１６及びエミッ
タ配線層１７の幅を一定値以上に設定する必要がある。
また、配線層１６，１７等の加工技術による制限から、
これらの配線層１６，１７等の間隔も一定距離以上に設
定する必要がある。
【０００８】このような制約により、従来の構造のトラ
ンジスタでは、素子形成領域５Ｘの小形化に限界があ
り、コレクタ・基板間容量の減少が困難であった。ま
た、Ｎ＋型エミッタ領域７の活性領域からコレクタ配線
層１６までのＮ＋型埋め込み拡散層２によるコレクタ抵
抗を減少させることが困難であった。このため、高周波
数特性の向上に限界があった。本発明は、前記従来技術
が持っていた課題を解決し、より高い周波数に適用可能
なトランジスタを提供するものである。
ンジスタでは、素子形成領域５Ｘの小形化に限界があ
り、コレクタ・基板間容量の減少が困難であった。ま
た、Ｎ＋型エミッタ領域７の活性領域からコレクタ配線
層１６までのＮ＋型埋め込み拡散層２によるコレクタ抵
抗を減少させることが困難であった。このため、高周波
数特性の向上に限界があった。本発明は、前記従来技術
が持っていた課題を解決し、より高い周波数に適用可能
なトランジスタを提供するものである。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、トランジスタにおい
て、異なる第１及び第２導電型の内の第１導電型のシリ
コン基板と、前記シリコン基板上の一定領域を素子形成
領域として周囲から電気的に絶縁する第１の絶縁膜と、
前記素子形成領域の表面にベース領域形成用の第１開口
部及びコレクタ接続用の第２開口部を残して前記シリコ
ン基板表面に形成された第２の絶縁膜と、前記第１開口
部に形成された第２導電型のベース層と、前記ベース層
表面の中央部に形成された第１導電型のエミッタ領域と
を備えている。更に、このトランジスタは、前記ベース
層を電気的に接続するために前記第２の絶縁膜上に該ベ
ース層から前記素子形成領域の外側まで延伸して形成さ
れた第２導電型のベース多結晶シリコン層と、前記エミ
ッタ領域を電気的に接続するために第３の絶縁膜を介し
て形成された第１導電型のエミッタ多結晶シリコン層
と、前記シリコン基板を電気的に接続するために前記第
２の絶縁膜上に前記第２開口部から前記素子形成領域の
外側まで延伸して形成された第１導電型のコレクタ多結
晶シリコン層とを備えている。第２の発明では、第１の
発明のトランジスタにおけるコレクタ多結晶シリコン層
の表面に、導電性のシリコン化合物層を形成している。
に、本発明の内の第１の発明は、トランジスタにおい
て、異なる第１及び第２導電型の内の第１導電型のシリ
コン基板と、前記シリコン基板上の一定領域を素子形成
領域として周囲から電気的に絶縁する第１の絶縁膜と、
前記素子形成領域の表面にベース領域形成用の第１開口
部及びコレクタ接続用の第２開口部を残して前記シリコ
ン基板表面に形成された第２の絶縁膜と、前記第１開口
部に形成された第２導電型のベース層と、前記ベース層
表面の中央部に形成された第１導電型のエミッタ領域と
を備えている。更に、このトランジスタは、前記ベース
層を電気的に接続するために前記第２の絶縁膜上に該ベ
ース層から前記素子形成領域の外側まで延伸して形成さ
れた第２導電型のベース多結晶シリコン層と、前記エミ
ッタ領域を電気的に接続するために第３の絶縁膜を介し
て形成された第１導電型のエミッタ多結晶シリコン層
と、前記シリコン基板を電気的に接続するために前記第
２の絶縁膜上に前記第２開口部から前記素子形成領域の
外側まで延伸して形成された第１導電型のコレクタ多結
晶シリコン層とを備えている。第２の発明では、第１の
発明のトランジスタにおけるコレクタ多結晶シリコン層
の表面に、導電性のシリコン化合物層を形成している。
【００１０】本発明によれば、以上のようにトランジス
タを構成したので、次のような作用が行われる。ベース
層はベース多結晶シリコン層によって素子形成領域外に
設けられたベース電極に導かれ、エミッタ領域はエミッ
タ多結晶シリコン層によってエミッタ電極に導かれる。
更に、素子形成領域のシリコン基板はコレクタ接続多結
晶シリコン層によって、この素子形成領域外に設けられ
たコレクタ電極に導かれる。ベース電極とエミッタ電極
間に順方向、ベース電極とコレクタ電極間に逆方向のバ
イアスがかけられると、ベース層からエミッタ領域へ流
れる電流によって生じた電子の流れが、エミッタ領域か
らベース層を通り抜けてシリコン基板に流れ、増幅作用
が行われる。一方、ベース電極及びコレクタ電極は素子
形成領域の外側に設けられているので、これらのベース
電極及びコレクタ電極の寸法に影響されず、この素子形
成領域の寸法を小形化することができる。素子形成領域
の小形化により、コレクタ・基板間容量とコレクタ抵抗
の低減が可能になり、高周波特性が改善される。
タを構成したので、次のような作用が行われる。ベース
層はベース多結晶シリコン層によって素子形成領域外に
設けられたベース電極に導かれ、エミッタ領域はエミッ
タ多結晶シリコン層によってエミッタ電極に導かれる。
更に、素子形成領域のシリコン基板はコレクタ接続多結
晶シリコン層によって、この素子形成領域外に設けられ
たコレクタ電極に導かれる。ベース電極とエミッタ電極
間に順方向、ベース電極とコレクタ電極間に逆方向のバ
イアスがかけられると、ベース層からエミッタ領域へ流
れる電流によって生じた電子の流れが、エミッタ領域か
らベース層を通り抜けてシリコン基板に流れ、増幅作用
が行われる。一方、ベース電極及びコレクタ電極は素子
形成領域の外側に設けられているので、これらのベース
電極及びコレクタ電極の寸法に影響されず、この素子形
成領域の寸法を小形化することができる。素子形成領域
の小形化により、コレクタ・基板間容量とコレクタ抵抗
の低減が可能になり、高周波特性が改善される。
【００１１】
【発明の実施の形態】図１（ａ），（ｂ）は、本発明の
実施形態のトランジスタの構造を示す図であり、同図
（ａ）は一部を透視した平面図、及び同図（ｂ）は同図
（ａ）中のＡ−Ａ線による断面を示す断面図である。図
１（ａ），（ｂ）において、図２（ａ），（ｂ）中の要
素と共通の要素には共通の符号が付されている。このト
ランジスタは、図２と同様に、光通信システムやＵＨ
Ｆ，ＳＨＦ帯の無線通信等に使用される半導体集積回路
に組み込まれた高速動作用のＮＰＮ型トランジスタで、
Ｐ型のシリコン基板１上に形成されている。シリコン基
板１上に高不純物濃度のＮ＋型埋め込み拡散層２が形成
され、更にこのＮ＋型埋め込み拡散層２上に、コレクタ
領域の一部を構成する低不純物濃度のＮ−型シリコン層
３が形成されている。Ｎ−型シリコン層３及びＮ＋型埋
め込み拡散層２には、深さがシリコン基板１まで達する
溝４が形成され、この溝４に埋め込まれたシリコン酸化
物等の絶縁物によって周囲から電気的に分離された素子
形成領域５が設けられている。
実施形態のトランジスタの構造を示す図であり、同図
（ａ）は一部を透視した平面図、及び同図（ｂ）は同図
（ａ）中のＡ−Ａ線による断面を示す断面図である。図
１（ａ），（ｂ）において、図２（ａ），（ｂ）中の要
素と共通の要素には共通の符号が付されている。このト
ランジスタは、図２と同様に、光通信システムやＵＨ
Ｆ，ＳＨＦ帯の無線通信等に使用される半導体集積回路
に組み込まれた高速動作用のＮＰＮ型トランジスタで、
Ｐ型のシリコン基板１上に形成されている。シリコン基
板１上に高不純物濃度のＮ＋型埋め込み拡散層２が形成
され、更にこのＮ＋型埋め込み拡散層２上に、コレクタ
領域の一部を構成する低不純物濃度のＮ−型シリコン層
３が形成されている。Ｎ−型シリコン層３及びＮ＋型埋
め込み拡散層２には、深さがシリコン基板１まで達する
溝４が形成され、この溝４に埋め込まれたシリコン酸化
物等の絶縁物によって周囲から電気的に分離された素子
形成領域５が設けられている。
【００１２】素子形成領域５内のＮ−型シリコン層３の
所定部分の表面には、エピタキシャル成長によってＰ型
ベース層６が選択的に形成され、このＰ型ベース層６の
中央部には高不純物濃度のＮ＋型エミッタ領域７が形成
されている。また、素子形成領域５内のＮ−型シリコン
層３で、コレクタ取出口となる部分には、Ｎ＋型埋め込
み拡散層２に達する高不純物濃度のＮ＋型領域８が形成
されている。Ｎ−型シリコン層３の表面は、Ｐ型ベース
層６及びＮ＋型領域８を除き、絶縁膜９で覆われてい
る。Ｐ型ベース層６の周辺部でＮ＋型エミッタ領域７以
外の部分と、絶縁膜９の表面には、素子形成領域５の外
まで延伸したＰ型のベース引き出し多結晶シリコン層１
０ａが形成されている。また、Ｎ＋型領域８及びその周
辺の絶縁膜９の表面には、ベース引き出し多結晶シリコ
ン層１０ａの反対側に、素子形成領域５の外まで延伸し
たＮ型のコレクタ引き出し多結晶シリコン層１０ｂが形
成されている。更に、Ｐ型ベース層６上のＮ＋型エミッ
タ領域７以外の部分とその周辺のベース引き出し多結晶
シリコン層１０ａには、積層された絶縁膜１１が形成さ
れ、この絶縁膜１１を介してＮ＋型エミッタ領域７上に
Ｎ型のエミッタ多結晶シリコン層１２が形成されてい
る。
所定部分の表面には、エピタキシャル成長によってＰ型
ベース層６が選択的に形成され、このＰ型ベース層６の
中央部には高不純物濃度のＮ＋型エミッタ領域７が形成
されている。また、素子形成領域５内のＮ−型シリコン
層３で、コレクタ取出口となる部分には、Ｎ＋型埋め込
み拡散層２に達する高不純物濃度のＮ＋型領域８が形成
されている。Ｎ−型シリコン層３の表面は、Ｐ型ベース
層６及びＮ＋型領域８を除き、絶縁膜９で覆われてい
る。Ｐ型ベース層６の周辺部でＮ＋型エミッタ領域７以
外の部分と、絶縁膜９の表面には、素子形成領域５の外
まで延伸したＰ型のベース引き出し多結晶シリコン層１
０ａが形成されている。また、Ｎ＋型領域８及びその周
辺の絶縁膜９の表面には、ベース引き出し多結晶シリコ
ン層１０ａの反対側に、素子形成領域５の外まで延伸し
たＮ型のコレクタ引き出し多結晶シリコン層１０ｂが形
成されている。更に、Ｐ型ベース層６上のＮ＋型エミッ
タ領域７以外の部分とその周辺のベース引き出し多結晶
シリコン層１０ａには、積層された絶縁膜１１が形成さ
れ、この絶縁膜１１を介してＮ＋型エミッタ領域７上に
Ｎ型のエミッタ多結晶シリコン層１２が形成されてい
る。
【００１３】ベース引き出し多結晶シリコン層１０ａ、
コレクタ引き出し多結晶シリコン層１０ｂ、及びエミッ
タ多結晶シリコン層１２の表面には、チタン或いはコバ
ルト等を含むシリコン化合物層１３ａ，１３ｂ，１３ｃ
がそれぞれ形成されている。これらのシリコン化合物層
１３ａ〜１３ｃは、ベース電極、コレクタ電極、及びエ
ミッタ電極の抵抗値を低減するための、シート抵抗が数
Ω／□程度のものである。シリコン化合物層１３ａ〜１
３ｃを含む表面全体に絶縁膜１４が形成されている。ベ
ース引き出し多結晶シリコン層１０ａ上の絶縁膜１４に
は、素子形成領域５の外側にコンタクトホールが形成さ
れ、このコンタクトホールを通して、シリコン化合物層
１３ａが、例えばアルミニウム等の金属のベース配線層
１５に接続されている。コレクタ引き出し多結晶シリコ
ン層１０ｂ上の絶縁膜１４には、素子形成領域５の外側
にコンタクトホールが形成され、このコンタクトホール
を通して、シリコン化合物層１３ｂがコレクタ配線層１
６に接続されている。更に、エミッタ多結晶シリコン層
１２上の絶縁膜１４には、素子形成領域５の内側にコン
タクトホールが形成され、このコンタクトホールを通し
て、シリコン化合物層１３ｃがエミッタ配線層１７に接
続されている。
コレクタ引き出し多結晶シリコン層１０ｂ、及びエミッ
タ多結晶シリコン層１２の表面には、チタン或いはコバ
ルト等を含むシリコン化合物層１３ａ，１３ｂ，１３ｃ
がそれぞれ形成されている。これらのシリコン化合物層
１３ａ〜１３ｃは、ベース電極、コレクタ電極、及びエ
ミッタ電極の抵抗値を低減するための、シート抵抗が数
Ω／□程度のものである。シリコン化合物層１３ａ〜１
３ｃを含む表面全体に絶縁膜１４が形成されている。ベ
ース引き出し多結晶シリコン層１０ａ上の絶縁膜１４に
は、素子形成領域５の外側にコンタクトホールが形成さ
れ、このコンタクトホールを通して、シリコン化合物層
１３ａが、例えばアルミニウム等の金属のベース配線層
１５に接続されている。コレクタ引き出し多結晶シリコ
ン層１０ｂ上の絶縁膜１４には、素子形成領域５の外側
にコンタクトホールが形成され、このコンタクトホール
を通して、シリコン化合物層１３ｂがコレクタ配線層１
６に接続されている。更に、エミッタ多結晶シリコン層
１２上の絶縁膜１４には、素子形成領域５の内側にコン
タクトホールが形成され、このコンタクトホールを通し
て、シリコン化合物層１３ｃがエミッタ配線層１７に接
続されている。
【００１４】図３（ａ）〜（ｃ）は、図１のトランジス
タの製造方法を示す概略の工程図である。このトランジ
スタは、おおよそ次のような工程で製造される。まず、
図３（ａ）に示すように、Ｐ型のシリコン基板１にＮ＋
型埋め込み拡散層２及びＮ−型シリコン層３を形成した
後、これらのＮ＋型埋め込み拡散層２及びＮ−型シリコ
ン層３を貫通してＰ型のシリコン基板１に達する溝４を
エッチングによって形成する。形成された溝４にシリコ
ン酸化物等の絶縁材を充填し、周囲から電気的に分離さ
れた素子形成領域５を設ける。更に、表面全体にシリコ
ン酸化膜による絶縁膜９を形成し、この絶縁膜９のコレ
クタ取出口となる部分に開口部９Ａを形成する。そし
て、開口部９Ａの形成された絶縁膜９の表面全体に、不
純物の含まれていない多結晶シリコン層１０を形成す
る。
タの製造方法を示す概略の工程図である。このトランジ
スタは、おおよそ次のような工程で製造される。まず、
図３（ａ）に示すように、Ｐ型のシリコン基板１にＮ＋
型埋め込み拡散層２及びＮ−型シリコン層３を形成した
後、これらのＮ＋型埋め込み拡散層２及びＮ−型シリコ
ン層３を貫通してＰ型のシリコン基板１に達する溝４を
エッチングによって形成する。形成された溝４にシリコ
ン酸化物等の絶縁材を充填し、周囲から電気的に分離さ
れた素子形成領域５を設ける。更に、表面全体にシリコ
ン酸化膜による絶縁膜９を形成し、この絶縁膜９のコレ
クタ取出口となる部分に開口部９Ａを形成する。そし
て、開口部９Ａの形成された絶縁膜９の表面全体に、不
純物の含まれていない多結晶シリコン層１０を形成す
る。
【００１５】多結晶シリコン層１０を形成した後、公知
のリソグラフィ技術及びドライエッチング技術を用いた
パターニングにより、この多結晶シリコン層１０をエッ
チングし、ベース引き出し多結晶シリコン層１０ａとコ
レクタ引き出し多結晶シリコン層１０ｂを残す。更にリ
ソグラフィ技術によって、コレクタ引き出し多結晶シリ
コン層１０ｂ部分のレジストが開口するようにパターニ
ングを行い、燐をイオン注入した後、熱処理を行う。こ
れにより、コレクタ引き出し多結晶シリコン層１０ｂを
Ｎ型化すると共に、開口部９Ａの下側のＮ−型シリコン
層３まで燐を拡散させてＮ＋型領域８を形成する。同様
に、リソグラフィ技術によって、ベース引き出し多結晶
シリコン層１０ａ部分のレジストが開口するようにパタ
ーニングを行い、ボロンをイオン注入した後、熱処理を
行う。これにより、ベース引き出し多結晶シリコン層１
０ａをＰ型化する。
のリソグラフィ技術及びドライエッチング技術を用いた
パターニングにより、この多結晶シリコン層１０をエッ
チングし、ベース引き出し多結晶シリコン層１０ａとコ
レクタ引き出し多結晶シリコン層１０ｂを残す。更にリ
ソグラフィ技術によって、コレクタ引き出し多結晶シリ
コン層１０ｂ部分のレジストが開口するようにパターニ
ングを行い、燐をイオン注入した後、熱処理を行う。こ
れにより、コレクタ引き出し多結晶シリコン層１０ｂを
Ｎ型化すると共に、開口部９Ａの下側のＮ−型シリコン
層３まで燐を拡散させてＮ＋型領域８を形成する。同様
に、リソグラフィ技術によって、ベース引き出し多結晶
シリコン層１０ａ部分のレジストが開口するようにパタ
ーニングを行い、ボロンをイオン注入した後、熱処理を
行う。これにより、ベース引き出し多結晶シリコン層１
０ａをＰ型化する。
【００１６】次に、図３（ｂ）に示すように、ベース引
き出し多結晶シリコン層１０ａとコレクタ引き出し多結
晶シリコン層１０ｂの表面にシリコン化合物層１３ａ，
１３ｂをそれぞれ形成した後、全面にシリコン酸化膜１
１ａ及びシリコン窒化膜１１ｂを順次積層して絶縁膜１
１を形成する。そして、絶縁膜１１及びベース引き出し
多結晶シリコン層１０ａを、リソグラフィ技術及びドラ
イエッチング技術によってパターニングして、エミッタ
開口部１１Ａを形成する。形成したエミッタ開口部１１
Ａの側壁に、窒化シリコンからなるサイドウォール１１
ｃを形成する。その後、等方性のウエットエッチングに
より、エミッタ開口部１１Ａ内部の絶縁膜９を除去する
と共に、更にこの絶縁膜９を開口端から後退させて、ベ
ース引き出し多結晶シリコン層１０ａがこの開口端上部
に突き出した庇部を形成する。このようにしてエミッタ
開口部１１Ａを形成した後、選択エピタキシャル成長技
術を用いて、このエミッタ開口部１１Ａの底部のＮ−型
シリコン層３上に、Ｐ型ベース層６を形成する。この
時、ベース引き出し多結晶シリコン層１０ａの庇部から
Ｐ型ベース層６と同じ厚さの多結晶シリコン層が成長
し、このＰ型ベース層６の周辺部に接続される。
き出し多結晶シリコン層１０ａとコレクタ引き出し多結
晶シリコン層１０ｂの表面にシリコン化合物層１３ａ，
１３ｂをそれぞれ形成した後、全面にシリコン酸化膜１
１ａ及びシリコン窒化膜１１ｂを順次積層して絶縁膜１
１を形成する。そして、絶縁膜１１及びベース引き出し
多結晶シリコン層１０ａを、リソグラフィ技術及びドラ
イエッチング技術によってパターニングして、エミッタ
開口部１１Ａを形成する。形成したエミッタ開口部１１
Ａの側壁に、窒化シリコンからなるサイドウォール１１
ｃを形成する。その後、等方性のウエットエッチングに
より、エミッタ開口部１１Ａ内部の絶縁膜９を除去する
と共に、更にこの絶縁膜９を開口端から後退させて、ベ
ース引き出し多結晶シリコン層１０ａがこの開口端上部
に突き出した庇部を形成する。このようにしてエミッタ
開口部１１Ａを形成した後、選択エピタキシャル成長技
術を用いて、このエミッタ開口部１１Ａの底部のＮ−型
シリコン層３上に、Ｐ型ベース層６を形成する。この
時、ベース引き出し多結晶シリコン層１０ａの庇部から
Ｐ型ベース層６と同じ厚さの多結晶シリコン層が成長
し、このＰ型ベース層６の周辺部に接続される。
【００１７】更に、図３（ｃ）に示すように、サイドウ
ォール１１ｃの壁面に、酸化シリコンからなるサイドウ
ォール１１ｄを形成した後、Ｎ＋型エミッタ領域７及び
エミッタ多結晶シリコン層１２を形成する。エミッタ多
結晶シリコン層１２の表面にシリコン化合物層１３ｃを
形成した後、全面に絶縁膜１４を形成して熱処理を行
う。その後、絶縁膜１４のベース電極、コレクタ電極、
及びエミッタ電極への接続箇所にコンタクトホールを設
け、ベース配線層１５、コレクタ配線層１６、及びエミ
ッタ配線層１７のメタライゼーション等を行い、トラン
ジスタが完成する。
ォール１１ｃの壁面に、酸化シリコンからなるサイドウ
ォール１１ｄを形成した後、Ｎ＋型エミッタ領域７及び
エミッタ多結晶シリコン層１２を形成する。エミッタ多
結晶シリコン層１２の表面にシリコン化合物層１３ｃを
形成した後、全面に絶縁膜１４を形成して熱処理を行
う。その後、絶縁膜１４のベース電極、コレクタ電極、
及びエミッタ電極への接続箇所にコンタクトホールを設
け、ベース配線層１５、コレクタ配線層１６、及びエミ
ッタ配線層１７のメタライゼーション等を行い、トラン
ジスタが完成する。
【００１８】次に、動作を説明する。コレクタ配線層１
６は、シリコン化合物層１３ｂを介してコレクタ引き出
し多結晶シリコン層１０ｂに接続され、更にＮ＋領域
８、Ｎ＋型埋め込み拡散層２、及びＮ−型シリコン層３
を介して活性領域のＰ型ベース層６に電気的に接続され
る。一方、エミッタ配線層１７は、シリコン化合物層１
３ｃを介してエミッタ多結晶シリコン層１２に接続さ
れ、更に活性領域のＮ＋型エミッタ領域７に接続され
る。Ｎ＋型エミッタ領域７はＰ型ベース層６と接合さ
れ、このＰ型ベース層６はベース引き出し多結晶シリコ
ン層１０ａ及びシリコン化合物層１３ａを介してベース
配線層１５に電気的に接続される。
６は、シリコン化合物層１３ｂを介してコレクタ引き出
し多結晶シリコン層１０ｂに接続され、更にＮ＋領域
８、Ｎ＋型埋め込み拡散層２、及びＮ−型シリコン層３
を介して活性領域のＰ型ベース層６に電気的に接続され
る。一方、エミッタ配線層１７は、シリコン化合物層１
３ｃを介してエミッタ多結晶シリコン層１２に接続さ
れ、更に活性領域のＮ＋型エミッタ領域７に接続され
る。Ｎ＋型エミッタ領域７はＰ型ベース層６と接合さ
れ、このＰ型ベース層６はベース引き出し多結晶シリコ
ン層１０ａ及びシリコン化合物層１３ａを介してベース
配線層１５に電気的に接続される。
【００１９】通常の動作状態において、コレクタ配線層
１６とベース配線層１５の間は、逆方向にバイアスされ
て十分高い抵抗となる。また、エミッタ配線層１７とベ
ース配線層１５の間は、順方向にバイアスされて十分に
低い抵抗となる。これにより、ベース配線層１５に入力
された入力信号は、順方向のＰＮ接合を通してエミッタ
配線層１７へ流れる。エミッタ電流によってＮ＋型エミ
ッタ領域７からＰ型ベース層６へ流れた電子は、このＰ
型ベース層６を通り抜けて逆方向のＰＮ接合を通してコ
レクタ側のＮ−型シリコン層３へ流れる。この逆方向Ｐ
Ｎ接合の高い抵抗を通して流れる電流により、増幅作用
が行われる。この時、素子形成領域５の面積が小さく、
かつ活性領域のＰ型ベース層６からＮ＋型埋め込み拡散
層２を介してコレクタ配線層１６へ至る距離が短いの
で、コレクタ・基板間容量及びコレクタ抵抗が小さく、
高周波信号を減衰させずに増幅することができる。
１６とベース配線層１５の間は、逆方向にバイアスされ
て十分高い抵抗となる。また、エミッタ配線層１７とベ
ース配線層１５の間は、順方向にバイアスされて十分に
低い抵抗となる。これにより、ベース配線層１５に入力
された入力信号は、順方向のＰＮ接合を通してエミッタ
配線層１７へ流れる。エミッタ電流によってＮ＋型エミ
ッタ領域７からＰ型ベース層６へ流れた電子は、このＰ
型ベース層６を通り抜けて逆方向のＰＮ接合を通してコ
レクタ側のＮ−型シリコン層３へ流れる。この逆方向Ｐ
Ｎ接合の高い抵抗を通して流れる電流により、増幅作用
が行われる。この時、素子形成領域５の面積が小さく、
かつ活性領域のＰ型ベース層６からＮ＋型埋め込み拡散
層２を介してコレクタ配線層１６へ至る距離が短いの
で、コレクタ・基板間容量及びコレクタ抵抗が小さく、
高周波信号を減衰させずに増幅することができる。
【００２０】このように、本実施形態のトランジスタ
は、素子形成領域５の外側まで延伸して形成されたコレ
クタ引き出し多結晶シリコン層１０ｂを有し、この素子
形成領域５の外側でコンタクトホールを通してコレクタ
配線層１６に接続するように構成している。このため、
コレクタ配線層１６及びエミッタ配線層１７の幅や、こ
れらの間隔に影響されず、素子形成領域５のＡ−Ａ方向
の長さを短くすることができる。従って、素子形成領域
５の面積を小さくすることが可能になり、コレクタ・基
板間容量及びコレクタ抵抗が低減され、より高い周波数
での動作が可能になるという利点がある。更に、コレク
タ引き出し多結晶シリコン層１０ｂの表面には、チタン
或いはコバルト等を含むシリコン化合物層１３ｂが形成
されている。このシリコン化合物層１３ｂのシート抵抗
は、Ｎ＋型埋め込み拡散層２のシート抵抗（数１０Ω／
□程度）に比べて小さいので、コレクタ抵抗を更に小さ
くすることが可能になり、より高い周波数での動作が可
能になるという利点がある。
は、素子形成領域５の外側まで延伸して形成されたコレ
クタ引き出し多結晶シリコン層１０ｂを有し、この素子
形成領域５の外側でコンタクトホールを通してコレクタ
配線層１６に接続するように構成している。このため、
コレクタ配線層１６及びエミッタ配線層１７の幅や、こ
れらの間隔に影響されず、素子形成領域５のＡ−Ａ方向
の長さを短くすることができる。従って、素子形成領域
５の面積を小さくすることが可能になり、コレクタ・基
板間容量及びコレクタ抵抗が低減され、より高い周波数
での動作が可能になるという利点がある。更に、コレク
タ引き出し多結晶シリコン層１０ｂの表面には、チタン
或いはコバルト等を含むシリコン化合物層１３ｂが形成
されている。このシリコン化合物層１３ｂのシート抵抗
は、Ｎ＋型埋め込み拡散層２のシート抵抗（数１０Ω／
□程度）に比べて小さいので、コレクタ抵抗を更に小さ
くすることが可能になり、より高い周波数での動作が可
能になるという利点がある。
【００２１】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） ＮＰＮ型に限定されず、ＰＮＰ型のトランジス
タにも同様に適用可能である。 （ｂ） 集積回路に組み込まずにトランジスタ単体とし
ても構成することができる。 （ｃ） Ｐ型ベース層６の形成方法は、選択的なエピタ
キシャル成長法に限定されず、イオン注入法等を用いる
こともできる。 （ｄ） 図１のトランジスタの製造方法は、図３を用い
て説明した方法に限定されない。同様のトランジスタを
製造することができれば、どのような方法で製造しても
良い。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） ＮＰＮ型に限定されず、ＰＮＰ型のトランジス
タにも同様に適用可能である。 （ｂ） 集積回路に組み込まずにトランジスタ単体とし
ても構成することができる。 （ｃ） Ｐ型ベース層６の形成方法は、選択的なエピタ
キシャル成長法に限定されず、イオン注入法等を用いる
こともできる。 （ｄ） 図１のトランジスタの製造方法は、図３を用い
て説明した方法に限定されない。同様のトランジスタを
製造することができれば、どのような方法で製造しても
良い。
【００２２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、素子形成領域の外側まで延伸されたベース多
結晶シリコン層と、同じく素子形成領域の外側まで延伸
されたコレクタ多結晶シリコン層を有している。これに
より、ベース電極及びコレクタ電極の寸法に影響され
ず、素子形成領域の寸法を小形化することが可能にな
り、コレクタ・基板間容量とコレクタ抵抗が低減されて
高周波特性が向上する。第２の発明によれば、コレクタ
多結晶シリコン層の表面に導電性のシリコン化合物層を
形成している。このため、コレクタ抵抗を更に低減する
ことが可能になり、第１の発明よりも更に高周波特性を
向上することができる。
によれば、素子形成領域の外側まで延伸されたベース多
結晶シリコン層と、同じく素子形成領域の外側まで延伸
されたコレクタ多結晶シリコン層を有している。これに
より、ベース電極及びコレクタ電極の寸法に影響され
ず、素子形成領域の寸法を小形化することが可能にな
り、コレクタ・基板間容量とコレクタ抵抗が低減されて
高周波特性が向上する。第２の発明によれば、コレクタ
多結晶シリコン層の表面に導電性のシリコン化合物層を
形成している。このため、コレクタ抵抗を更に低減する
ことが可能になり、第１の発明よりも更に高周波特性を
向上することができる。
【図１】本発明の実施形態のトランジスタの構造を示す
図である。
図である。
【図２】従来のトランジスタの構造を示す図である。
【図３】図１のトランジスタの製造方法を示す概略の工
程図である。
程図である。
１ シリコン基板 ２ Ｎ＋型埋め込み拡散層 ３ Ｎ−型シリコン層 ４ 溝 ５ 素子形成領域 ６ Ｐ型ベース層 ７ Ｎ＋型エミッタ領域 ８ Ｎ＋型領域 ９，１１，１４ 絶縁膜 １０ａ ベース引き出し多結晶シリコン層 １０ｂ コレクタ引き出し多結晶シリコン層 １２ エミッタ多結晶シリコン層 １３ シリコン化合物層 １５ ベース配線層 １６ コレクタ配線層 １７ エミッタ配線層
Claims (2)
- 【請求項１】 異なる第１及び第２導電型の内の第１導
電型のシリコン基板と、 前記シリコン基板上の一定領域を素子形成領域として周
囲から電気的に絶縁する第１の絶縁膜と、 前記素子形成領域の表面にベース領域形成用の第１開口
部及びコレクタ接続用の第２開口部を残して前記シリコ
ン基板表面に形成された第２の絶縁膜と、 前記第１開口部に形成された第２導電型のベース層と、 前記ベース層表面の中央部に形成された第１導電型のエ
ミッタ領域と、 前記ベース層を電気的に接続するために前記第２の絶縁
膜上に該ベース層から前記素子形成領域の外側まで延伸
して形成された第２導電型のベース多結晶シリコン層
と、 前記エミッタ領域を電気的に接続するために第３の絶縁
膜を介して形成された第１導電型のエミッタ多結晶シリ
コン層と、 前記シリコン基板を電気的に接続するために前記第２の
絶縁膜上に前記第２開口部から前記素子形成領域の外側
まで延伸して形成された第１導電型のコレクタ多結晶シ
リコン層とを、 備えたことを特徴とするバイポーラトランジスタ。 - 【請求項２】 前記コレクタ多結晶シリコン層は、その
表面に導電性のシリコン化合物層を形成したことを特徴
とする請求項１記載のバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848899A JP2001085441A (ja) | 1999-09-13 | 1999-09-13 | バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848899A JP2001085441A (ja) | 1999-09-13 | 1999-09-13 | バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085441A true JP2001085441A (ja) | 2001-03-30 |
Family
ID=17320914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25848899A Withdrawn JP2001085441A (ja) | 1999-09-13 | 1999-09-13 | バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007536724A (ja) * | 2004-04-14 | 2007-12-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | バイポーラ・デバイス、トランジスタ・デバイス、ならびにトランジスタおよびバイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）デバイスを製造する方法 |
-
1999
- 1999-09-13 JP JP25848899A patent/JP2001085441A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007536724A (ja) * | 2004-04-14 | 2007-12-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | バイポーラ・デバイス、トランジスタ・デバイス、ならびにトランジスタおよびバイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）デバイスを製造する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6770952B2 (en) | Integrated process for high voltage and high performance silicon-on-insulator bipolar devices | |
| US5320972A (en) | Method of forming a bipolar transistor | |
| US6956255B2 (en) | Semiconductor device and drive circuit using the semiconductor devices | |
| JP2003303830A (ja) | 半導体装置及びその製造方法 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| JP2002289834A (ja) | 半導体装置の製造方法および半導体装置 | |
| US7968416B2 (en) | Integrated circuit arrangement with NPN and PNP bipolar transistors and corresponding production method | |
| JPH0241170B2 (ja) | ||
| JPS60202965A (ja) | 改良した酸化物画定型トランジスタの製造方法及びその結果得られる構成体 | |
| EP0951074A2 (en) | Multi-emitter bipolar transistor | |
| US7141479B2 (en) | Bipolar transistor and method for producing the same | |
| JPH098054A (ja) | 半導体装置の製造方法 | |
| KR100800354B1 (ko) | ｆＴ와 ｆＭＡＸ가 높은 양극성 트랜지스터 및 그 제조방법 | |
| JP2001023998A (ja) | セルフアライン型ベース−エミッタ接合を有するバイポーラ素子の製造方法 | |
| US6444536B2 (en) | Method for fabricating bipolar transistors | |
| KR0182000B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| JP2809025B2 (ja) | バイポーラトランジスタ | |
| JP2001085441A (ja) | バイポーラトランジスタ | |
| CN100499042C (zh) | 制作电容器的方法及包含此种电容器的单片式集成电路 | |
| JP2669377B2 (ja) | 半導体装置の製造方法 | |
| JPH06318600A (ja) | 半導体デバイス | |
| US6137147A (en) | Bipolar transistor and semiconductor integrated circuit device | |
| US20020092463A1 (en) | Method of manufacturing a semiconductor component | |
| JP3186676B2 (ja) | 半導体装置の構造と製法 | |
| US6579774B2 (en) | Semiconductor device fabrication method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |