KR100800354B1 - ｆＴ와 ｆＭＡＸ가 높은 양극성 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

높은 fT와 fmax를 갖는 양극성 트랜지스터(100)는 에미터(104), 베이스(120) 및 컬렉터(116)를 포함한다. 에미터는 하부(108)와 하부 위로 뻗어 있는 상부(112)를 갖는다. 베이스는 내부 베이스(140)와 외부 베이스(144)를 포함한다. 내부 베이스는 에미터의 하부와 컬렉터 사이에 위치한다. 외부 베이스는 에미터의 하부에서부터 에미터의 상부를 넘어서까지 뻗어 있으며, 에미터의 상부 바로 아래에서부터 에미터의 상부 아래에서 멀리 있는 곳까지 뻗어 있는 연속적인 도체(148)를 포함한다. 연속적인 도체는 베이스 콘택트(도시 생략)에서 내부 베이스까지 전기적 저항을 작게 해 준다. 트랜지스터는 에미터의 상부 아래에는 뻗어 있지 않은 제2 도체(152)를 포함할 수 있는데, 이것은 외부 베이스를 통하는 전기적 저항을 더 줄여준다.
양극성 트랜지스터, 바이폴라 트랜지스터, 에미터, 베이스, 컬렉터

Description

ｆＴ와 ｆＭＡＸ가 높은 양극성 트랜지스터 및 그 제조 방법{HIGH fT AND fMAX BIPOLAR TRANSISTOR AND METHOD OF MAKING SAME}
본 발명은 일반적으로 마이크로전자 반도체 장치 분야에 관한 것이다. 좀 더 구체적으로, 본 발명은 fT와 fMAX가 높은 양극성 트랜지스터 및 그 제조 방법에 관한 것이다.
마이크로전자 반도체 장치의 각 세대에서, 예컨대 마이크로프로세서, 메모리, ASIC(application specific integrated circuits) 및 기타 장치들에서, 이들 장치가 동작하는 속도는 계속해서 증가해왔다. 동일한 맥락에서, SiGe 헤테로접합(heterojunction) 양극성 트랜지스터(HBT) 장치는 CMOS 기술의 전계 효과 트랜지스터(FET: field effect transistor)보다 빠른 속도를 갖는다. 이러한 SiGe HBT의 빠른 속도 성능과 기타 관련된 이유들 때문에, 반도체 장치들의 다양한 애플리케이션에서 양극성 CMOS(BiCMOS: bipolar complimentary metallic oxide semiconductor) 구성이 점점 더 많이 사용되는 추세이다.
종래의 BiCMOS 양극성 트랜지스터(20)가 도 1에 도시되어 있다. 도시된 트랜지스터(20)는 n-타입 에미터(24), p-타입 베이스(28) 및 웨이퍼(36) 내에 형성된 도핑된 컬렉터 페디스털(doped collector pedestal; 32)로 일반적으로 표시되는 n-타입 컬렉터를 갖는 n-p-n 트랜지스터이다. 컬렉터 페디스털(32)에 추가하여, 웨이퍼(36)는 트랜지스터(20)를 주변 마이크로전자 컴포넌트들(도시 생략), 예컨대 다른 트랜지스터 또는 커패시터 등으로부터 절연시키기 위하여 제1 딥 트렌치 절연부(deep trench insulator; 40)와 제2 쉘로우 트렌치 절연부(STI: shallow trench insulator; 44)를 포함한다. 컬렉터 페디스털과 STI(44) 아래에 있는 높은 농도로 도핑된 서브 컬렉터(heavily-doped sub-collector; 48)는 컬렉터 콘택트(도시 생략)와의 저저항 링크를 제공한다. 에미터(24)는 대개 일반적으로 T형의 수직 단면을 가져서 컬렉터 페디스털(32) 근처의 하부(52)는 상대적으로 작고(컬렉터로 들어오는 전류를 제한하도록 단면적을 작게 하기 위함), 반면 에미터 콘택트(58)와 접촉하기 위한 상부(56)는 상대적으로 크다.
베이스(28)는 일반적으로 에미터와 컬렉터 사이에 위치하고, 두께가 얇은 고농축 p-도핑층(highly p-doped layer; 도시 생략)을 포함하는 내부 베이스(intrinsic base; 60) 및 베이스 콘택트(도시 생략)와 내부 베이스 사이에 전기적 경로를 제공하는 외부 베이스(64)를 포함한다. 트랜지스터(20)를 제작하는 공정 중, 외부 베이스(64)는 일반적으로 웨이퍼(36) 정상에 폴리실리콘층(68)을 증착함으로써 이루어진다. 이어서, 폴리실리콘층(68)은 에칭되어 에미터(24)의 하부(52)에 트렌치(72)를 제공하고 그리하여 에미터가 형성된다. 에미터(24)가 형성된 후, 폴리실리콘층(68)은 금속과 함께 규화되어(silicidated) 도체(76)를 형성함으로써 외부 베이스(64)의 전기 전도도(conductance)를 증가시킨다. 그러나 에미터(24)가 이미 형성되어 있기 때문에, 에미터(24) 아래 외부 베이스(64)의 일부(80)는 위에서 외부 베이스의 이 부분에 도달하는 금속 원자를 차단하는 에미터 때문에 규화되지 못한다.
외부 베이스(64)의 일부(80)가 규화되지 않은 상태라는 사실은 이 부분의 폴리실리콘 저항 Rpoly가 에미터(24) 아래에서 떨어져 있는 규화된 부분의 저항 Rsilicide보다 훨씬 크기 때문에 문제가 된다. 예를 들면, Rpoly가 1000Å 두께에 대해 약 100-200Ω/sq인 반면, Rsilicide는 그 두께의 1/3에 대해 약 8Ω/sq일 수 있다. Rpoly가 상대적으로 크기 때문에 외부 베이스(64)를 통해 흐르는 전류에 대한 저항이 상대적으로 크다.
기술 발전에 따라 장치의 피처 크기는 작아지고, 고속 SiGe HBT에서는 에미터에서 컬렉터로 가는 전자들의 통과 시간을 줄이기 위해 베이스는 더 얇아지며 그에 따라 단위 전류 이득 주파수 fT가 증가된다. 그러나, 베이스가 얇아지면 베이스 저항이 증가되어 최대 달성가능 진동 주파수(maximum achievable oscillation frequency) fmax를 제한하게 되는데, fmax 또한 고속 장치 애플리케이션들에서 필요로 하는 것이다. 그러므로 베이스 저항 Rb를 줄이기 방법들을 개발하는 것이 중요하다.
일 태양에서, 본 발명은 컬렉터 및 컬렉터와 간격을 두고 배치된 에미터를 갖는 기판을 포함하는 양극성 장치에 관한 것이다. 베이스는 기판과 에미터 사이에 위치한 제1 부분 및 제1 부분 주위의 제2 부분을 갖는다. 베이스는 제1 부분과 제2 부분 속에 위치한 제1 도체를 포함하며, 제1 부분에서 제1 전기 전도도를 제2 부분에서 제2 전기 전도도를 갖는다. 제1 전기 전도도와 제2 전기 전도도는 실질적으로 서로 동일하다.
다른 태양에서, 본 발명은 컬렉터를 갖는 기판상에 양극성 장치를 형성하는 방법으로서, 기판상에 내부 베이스층을 형성하는 단계를 포함하는 방법에 관한 것이다. 그 다음 내부 베이스층 위에 제1 도체가 형성된다. 제1 도체는 전체에 걸쳐 실질적으로 균일한 전기 전도도를 갖는다. 적어도 그 일부가 제1 도체의 일부에 위에 뻗어 있는 에미터가 형성된다.
본 발명을 설명하기 위하여, 도면들은 현재 바람직한 본 발명의 형태를 도시한다. 그러나 본 발명은 도면들에 도시된 배치나 수단에 정확히 제한되는 것이 아님을 이해해야 한다.
도 1은 에미터 아래에 위치한 외부 베이스 부분이 상대적으로 큰 전기적 저항을 갖는 것을 도시하는 일반적인 T형 에미터를 갖는 종래의 트랜지스터의 단면도.
도 2는 본 발명에 따라, 일반적인 T형의 에미터를 갖고, 에미터 아래의 외부 베이스 부분이 상대적으로 작은 전기적 저항을 갖는 트랜지스터의 단면도.
도 3은 제작 중, 내부 베이스층, i-Si층 및 외부 베이스의 제1 부분의 성장 을 도시하는 도 2의 트랜지스터의 단면도.
도 4는 제작 중, 외부 베이스의 제1 부분에 절연 랜딩 패드(dielectric landing pad)의 형성을 도시하는 도 2의 트랜지스터의 단면도.
도 5는 제작 중, 외부 베이스의 제1 부분의 규화를 도시하는 도 2의 트랜지스터의 단면도.
도 6은 제작 중, 외부 베이스의 제2 부분 및 절연층의 성장을 도시하는 도 2의 트랜지스터의 단면도.
도 7은 제작 중, 에미터를 위한 트렌치의 형성을 도시하는 도 2의 트랜지스터의 단면도.
도 8은 제작 중, 질화물 스페이서의 형성, 랜딩 패드의 에칭 및 에미터 트렌치와 의도적으로 도핑되지 않은 층 사이에 있는 외부 베이스의 제1 부분의 일부의 산화를 도시하는 도 2의 트랜지스터의 단면도.
도 9는 제작 중, 외부 베이스의 제1 부분의 산회된 일부의 에칭을 도시하는 도 2의 트랜지스터의 단면도.
도 10은 제작 중, 에미터의 형성을 도시하는 도 2의 트랜지스터의 단면도.
이제부터 도면들을 참조하면, 도 2는 참조번호(100)로 일반적으로 식별되는 본 발명에 따른 BiCMOS 트랜지스터를 도시한다. 트랜지스터(100)는 에미터(104), 예컨대 하부(108)와 상부(112)를 갖는 T형의 에미터, 컬렉터(컬렉터 페디스털(116)로 도시되었으며 높은 농도로 도핑된 서브 컬렉터) 및 베이스(120)를 포함할 수 있 다. 트랜지스터(100)는 웨이퍼와 같은 기판(124) 상에 형성될 수 있는데, 보통 기판 내에 컬렉터 페디스털(116)이 이온 주입(ion implantation)으로 형성된다. 기판(124)은 또한 하나 이상의 쉘로우 및/또는 딥 트렌치 절연부(deep trench insulation; 128, 132)와, 컬렉터 페디스털(116) 및 컬렉터 콘택트(도시 생략) 사이에 전기적 경로를 제공하는 서브 컬렉터(136)를 포함할 수 있다. 베이스(120)는 일반적으로 에미터(104)의 하부(108)와 컬렉터 페디스털(116) 사이에 위치한 내부 베이스(140)를 포함한다. 내부 베이스(140)는 복수의 에피택셜 실리콘층으로부터 형성될 수 있는데, 이 층들 중 적어도 하나는 에미터(104) 및 컬렉터 페디스털(116)의 도핑 타입과 반대인 도핑 타입으로 상대적으로 높은 농도로 도핑될 수 있다. 예를 들면, 트랜지스터(100)가 n-p-n 타입이라면, 에미터(104)와 컬렉터 페디스털(116)은 n-타입 도핑을 갖고, 내부 베이스(140)는 p-타입 도핑을 포함할 것이다. 물론 트랜지스터(100)가 p-n-p 타입이라면, 도핑 타입들은 반대가 될 것이다.
베이스(120)는 복수의 층을 포함할 수 있는 외부 베이스(144)를 더 포함하는데, 이 층들 중 하나는 에미터(104)의 상부(112) 아래의 에미터 하부(108) 근방에서 에미터 아래로부터 떨어져 있는 위치에 이르기까지 뻗어 있는 연속의 도체(148)를 형성하는 도전층이다. 도체(148)는 에미터(104) 아래에서 떨어져 있는 위치와 에미터(104)의 상부(112) 아래가 실질적으로 동일한 전기 전도도를 갖는다. 도체(148)는 규화물 또는 예컨대 폴리실리콘의 저항과 비교했을 때 상대적으로 저항이 작은 다른 물질을 포함할 수 있다. 중요한 점은, 도체(148)가 에미터(104)의 상부(112) 아래에 뻗어 있다는 점이다. 왜 이점이 중요한가 하면, 도체(148)는 도 1에 도시된 예시적인 종래의 트랜지스터(100)의 에미터(24) 아래의 폴리실리콘 부분(80)의 저항과 비교할 때 상대적으로 작은 저항을 갖기 때문이다. 상기의 배경기술 부분에서 언급한 바와 같이, 규화물 및 폴리실리콘을 통하는 전형적인 저항값은 일반적으로 300Å 두께에 대해 약 8Ω/sq, 1000Å 두께에 대해 약 100-200Ω/sq의 자리수를 각각 갖는다.
중요한 점은, 에미터(104)의 상부(112) 아래 도체(148) 부분에서 전류 흐름에 대한 저항이 상대적으로 작으면, 트랜지스터(100)의 단위 전류 이득 차단 주파수(unit current gain cutoff frequency) fT가 예컨대 200GHz 이상으로 높아지고, 최대 진동 주파수 fMAX가 예컨대 250GHz 이상으로 높아지는 것이다. 외부 베이스(144)의 전기 전도도를 더욱더 향상시키려면, 외부 베이스는 역시 규화 공정을 사용하여 형성될 수 있는 제2 도체(152)를 포함할 수 있다.
도 3-10은 에미터(104)의 상부(112) 아래와 아래에서 멀리 있는 곳 모두에 도체(148; 도 2)가 있어서 높은 fT와 fMAX값을 갖는 트랜지스터(100)를 생산할 수 있도록 트랜지스터(100)를 제작하는 한 가지 방법의 다양한 단계들을 도시한다. 도 3 및 도 2를 참조하면, 공지의 기술들을 사용하여 형성되는 컬렉터 페디스털(116) 및 트렌치 절연부들(128, 132)을 갖는 기판(124)이 구비될 수 있다. 기판(124)은 약하게 도핑된(lightly-doped) 실리콘 웨이퍼와 같은 종래의 웨이퍼일 수 있다. 내부 베이스층(156)은 기판의 표면상에, 예컨대 업계에 공지된 저온 에피택시(LTE: low temperature epitaxy) 기법을 사용하여 형성될 수 있으며, 이는 내부 베이스 (140)를 제공한다. 내부 베이스층(156)은, 에미터(104; 도 2) 및 컬렉터 페디스털(116)의 도핑과 반대의 도핑 영역을 제공하는 상대적으로 높은 농도로 도핑된 적어도 하나의 층을 포함할 수 있는, Si 및/또는 Ge를 포함하는 복수의 층(도시 생략)을 포함할 수 있다.
내부 베이스층(156)이 형성된 후, 의도적으로 도핑되지 않은 층(intentionally undoped layer; 160), 예컨대 고유의 실리콘(i-Si: intrinsic silicon)이 내부 베이스층의 표면상에 성장될 수 있다. 도핑되지 않은 층(160)은 이하에서 논의되는 바와 같이, 이후의 단계들에서 산화 및 에칭 정지로 사용될 것이다. 도핑되지 않은 층(160)의 성장 후, 제1 외부 베이스층(164)이 도핑되지 않은 층 위에 예컨대, 종래의 LTE 기술들을 사용하여 성장될 수 있다. 제1 외부 베이스층(164)은 예컨대, 두껍게 인-시츄(in-situ) 도핑된 Si나 SiGe가 될 수 있다.
도 4 및 도 2를 참조하면, 도 4는 트랜지스터(100)의 내부 부분의 일반적인 영역(즉, n-p-n 또는 p-n-p 접합 영역)에서, 제1 외부 베이스층(164)의 표면상에 랜딩 패드(168)의 형성을 도시한다. 랜딩 패드(168)는 이어지는 단계들 중, 도체(148) 형성 단계에서는 마스크로서, 에미터(104)를 위한 트렌치(172) 형성 단계에서는 에칭 정지로 사용될 것이다. 랜딩 패드(168)는 SiO2 및/또는 SiN이나 SiON의 단일층 또는 적층과 같은 절연 물질을 포함할 수 있다. SiO2가 사용되는 경우, 화학적 산화 제거(COR: chemical oxide removal) 에칭이 측면 임계치수 수축(lateral critical dimension shrinkage)을 최소화시키기 위해 사용될 수 있다. 랜딩 패드 (168)는 업계에 공지된 PECVD 증착 및 열 산화, 포토리소그래프 패터닝과 에칭 기술들과 같은 다양한 기술들을 활용하여 형성될 수 있다.
도 5 및 도 2를 참조하면, 도 5는 도체(148)의 형성을 도시한다. 도시된 실시예에서, 도체(148)는 규화 형성 공정으로 형성되어, 제1 외부 베이스층(164)의 적어도 일부에 도포된 규화물 영역을 포함한다. 이 공정은 단일 금속 원소, 예컨대 Co, Ti, Ni 또는 Nb와 같은 핵 원소가 있거나 없는 2 이상의 금속의 결합을 스퍼터링한 후, 어닐링하여 MSi나 MSi2(M=Co, Ti, Ni 등)를 형성하는 것을 포함할 수 있다. 이 공정은 규화물 "링(ring)"을 형성하는데, 규화물 영역(176)은 랜딩 패드(168) 아래를 제외한 제1 외부 베이스층(164) 내에 존재한다. 절연 랜딩 패드(168) 상에 존재하는 미반응 금속(unreacted metal)은 예컨대, 습식 화학 스트립(wet chemical strip)을 사용하여 벗겨질 수 있다.
도 6에 도시된 바와 같이, 제1 외부 베이스층(164)이 규화되어 규화물 영역(176; 도체(148; 도 2))을 형성한 후, 선택적으로 제2 외부 베이스층이 제1 외부 베이스층(180) 위에 구비될 수 있다. 제2 외부 베이스층(180)은 인-시츄 도핑된 폴리실리콘을 포함할 수 있다. 비록 제2 외부 베이스층(180)은 선택적이지만, 이는 제1 외부 베이스층(164)의 규화물 영역(176)에서 Si 손실을 최소화시키는 장점을 제공할 수 있다. 베이스 절연층(184)이 예컨대, TEOS나 기타 SiO2 형성 공정을 이용하여 제2 외부 베이스층(또는 제2 층이 없는 경우 제1 층) 위에 구비될 수 있다. 또한, 요구되는 경우, 선택적으로 예컨대 폴리실리콘이나 질화물을 포함하는 보호층(도시 생략)이 베이스 절연층(184) 위에 구비될 수 있다.
도 7 및 도 2를 참조하면, 도 7은 에미터 트렌치(172)의 제1 부분(188)의 형성을 도시한다. 에미터 트렌치(172)의 제1 부분(188)을 형성하기 위해서, 포토레지스트층(192)이 도포, 노출 및 처리되어 에미터 트렌치에 해당하는 개구(aperture; 196)를 형성할 수 있다. 이것은 반사-방지(anti-reflective) 코팅 기술들을 포함하는 업계의 공지된 임의의 기술을 사용하여 달성될 수 있다. 개구(196)가 형성된 후, 랜딩 패드(168) 위에 있는 하나 이상의 층들, 예컨대 제2 외부층(180), 베이스 절연층(184) 및/또는 보호층(도시 생략)은 예컨대, 랜딩 패드 상에서 정지하는 선택 폴리 에칭(selective poly etch)을 사용하여 에칭되어 에미터 트렌치(172)의 제1 부분(188)을 형성할 수 있다. 에미터 트렌치(172)의 제1 부분(188)이 형성된 후, 포토레지스트(192)가 최상층으로부터 벗겨질 수 있다.
도 8을 참조하면, 에미터 트렌치(172)의 상부(188)가 형성된 후, 질화물 스페이서(nitride space; 200)가 트렌치의 제1 부분의 벽 상에 형성될 수 있다. 이것은 에미터 트렌치(172)의 제1 부분(188) 속 및 주변에 질화물 증착과 같은 업계의 공지된 기술들을 사용하고, 원하지 않는 질화물을 제거하기 위한 직접 에칭을 사용하여 달성될 수 있다. 질화물 스페이서(200)를 형성한 후, 랜딩 패드(168)의 중심 부분은, 예컨대 COR 에칭으로 제거되어 랜딩 패드 내에 개구(204)를 형성할 수 있으며, 이후 선택적으로 완충 플루오르화수소산(BHF: buffered hydrofluoric acid) 세정이 수행될 수 있다. 개구(204)가 형성된 후, 개구 아래 제1 고농축 도핑된 외부 베이스층(164)의 일부(208)가 예컨대, 열 산화를 이용하여 도핑되지 않 은 층(160)의 깊이까지 산화될 수 있다. 제1 외부 베이스층(164)의 도핑 농도가 높으면, 이 층은 아래의 도핑되지 않은 층(160)보다 훨씬 더 빨리 산화된다. 따라서, 산화 공정은 도핑되지 않은 층(160)의 과도한 또는 임의의 산화를 방지하기 위해 적당한 시간으로 조절될 수 있다. 제1 외부 베이스층(164)은 상대적으로 산화가 깊게 진행되는 반면, 도핑되지 않은 층(160)은 그렇지 않기 때문에 제1 외부 베이스층의 산화된 부분(208)을, 예컨대 COR 에칭을 사용하여 도핑되지 않은 층까지 에칭 조절하여, 에미터 트렌치(172)의 제2 부분(212)을 형성할 수 있다. 이것은 도 9에 도시되어 있다. 제1 외부 베이스층(164)이 에칭된 후, 선택적으로 에미터 트렌치(172)는 묽은 플루오르화수소산(DHF: dilute hydrofluoric acid) 세정을 사용하여 세정될 수 있다.
도 10은 에미터(104)의 형성을 도시한 것인데, 에미터는 인-시츄 도핑되고, 종래의 증착, 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 에미터(104)는 규화되거나 규화되지 않을 수 있다. 에미터(104)를 형성한 후, 선택적으로 질화물 캡층(nitride cap layer; 도시 생략)이 구비될 수 있다. 도 2를 참조하면, 에미터(104) 주위의 제2 외부 베이스층(180) 위의 층(들), 예컨대 베이스 절연층(184; 도 6) 및/또는 보호층(도시 생략)은 선택적으로 제거되어 종래의 트랜지스터들, 예컨대 도 1의 트랜지스터(20)와 유사한 방식으로 규화되도록 허용할 수 있는데, 규화는 에미터(104) 상부 아래의 외부 영역에서 일어나서 제2 도체(152)를 형성하게 된다. 이렇게 추가적인 규화가 있으면, 외부 베이스(144)의 저항을 더 줄일 수 있다. 트랜지스터(100)에 대한 이후의 처리는 종래의 절차에 따라 진행될 수 있다.
본 발명은 바람직한 실시예와 관련하여 기술되었지만, 이에 제한되지 않음을 이해해야 할 것이다. 오히려, 본 발명은 이하 첨부된 청구항 및 상기 정의된 본 발명의 사상과 범위에 포함되는 모든 대안, 변형 및 등가물들을 커버하는 것으로 의도된다.

Claims (15)

  1. 양극성 장치(bipolar device)에 있어서,
    (a) 컬렉터를 갖는 기판;
    (b) 상기 컬렉터 위의 상기 기판 위에 형성된, 도핑되지 않은 에피택셜층(undoped epitaxial layer);
    (c) 상기 도핑되지 않은 에피택셜층에 직면하고 내부에 개구(aperture)를 갖는, 도핑된 에피택셜 외부 베이스층(doped epitaxial extrinsic base layer)- 상기 도핑된 에피택셜 외부 베이스층은 상기 개구를 바로 둘러싸는 여분의 산화 링(remnant oxidated ring)을 포함함 -;
    (d) 상기 개구 내에 위치하는 하부(lower portion)를 가지며, 상기 도핑되지 않은 에피택셜층과 직면하는 에미터; 및
    (e) 상기 에미터의 상기 하부를 둘러싸는 상기 도핑된 에피택셜 외부 베이스층 내에 형성된 도체 링(conductor ring)
    을 포함하는 양극성 장치.
  2. 제1항에 있어서,
    상기 도핑되지 않은 에피택셜층과 상기 기판 사이에 위치하는, 도핑된 에피택셜 내부 베이스층(doped epitaxial intrinsic base layer)
    을 더 포함하는 양극성 장치.
  3. 제1항에 있어서,
    상기 에미터는 상기 기판으로부터 먼 부위의 상부(upper portion)- 상기 상부는 상기 도핑된 에피택셜 외부 베이스층의 일부 위로 뻗어 있음 -를 포함하고,
    상기 도체 링은 상기 상부 밑에서부터 방사상으로 뻗어 있는 양극성 장치.
  4. 제1항에 있어서, 상기 도체 링은 상기 도핑된 에피택셜 외부 베이스층의 규화된 영역(silicidated region)을 포함하는 양극성 장치.
  5. 제1항에 있어서, 상기 도핑된 에피택셜 외부 베이스층은 두께를 가지며, 상기 도체 링은 상기 도핑된 에피택셜 외부 베이스층의 상기 두께보다 얇은 두께를 갖는 양극성 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 여분의 산화 링은 상기 개구에 대해 대칭인 양극성 장치.
  7. 컬렉터를 갖는 기판상에 양극성 장치를 형성하는 방법으로서,
    (a) 상기 기판상에 내부 베이스층(intrinsic base layer)과 도핑되지 않은 층을 형성하는 단계;
    (b) 상기 내부 베이스층 위에 제1 도체- 상기 제1 도체는 전체에 걸쳐 균일한 전기 전도도를 가짐 -를 형성하는 단계; 및
    (c) 그 일부가 상기 제1 도체의 일부 위에 뻗어 있는 에미터를 형성하는 단계
    를 포함하는 방법.
  8. 삭제
  9. 제7항에 있어서, 상기 (b)단계는,
    제1 외부 베이스층(extrinsic base layer)을 형성하는 단계, 및
    상기 (c) 단계 이전에 상기 제1 외부 베이스층을 규화시켜 상기 제1 도체를 형성하는 단계를 포함하는 방법.
  10. 제9항에 있어서, 상기 (b)단계는, 상기 제1 외부 베이스층을 규화시키기 전에 상기 제1 외부 베이스층 위에 랜딩 패드(landing pad)를 형성하는 단계를 더 포함하는 방법.
  11. 제10항에 있어서, 상기 (c)단계는 상기 랜딩 패드의 일부를 제거하여 개구(aperture)를 형성하는 단계를 포함하는 방법.
  12. 제11항에 있어서, 상기 (c)단계는,
    상기 개구 아래의 상기 제1 외부 베이스층을 산화시켜 산화된 영역을 형성하는 단계, 및
    상기 산화된 영역의 일부를 상기 내부 베이스층까지 제거하는 단계를 더 포함하는 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 제2 외부 베이스층을 통해 상기 제1 외부 베이스층까지 제1 에칭을 수행한 후, 상기 제1 외부 베이스층을 통해 상기 내부 베이스층까지 제2 에칭을 수행하는 단계
    를 더 포함하는 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 에미터 아래에는 뻗어 있지 않은 제2 도체를 형성하는 단계
    를 더 포함하는 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서, 상기 제2 도체는 규화에 의해 형성되는 방법.
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