JPH05166824A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05166824A JPH05166824A JP3332285A JP33228591A JPH05166824A JP H05166824 A JPH05166824 A JP H05166824A JP 3332285 A JP3332285 A JP 3332285A JP 33228591 A JP33228591 A JP 33228591A JP H05166824 A JPH05166824 A JP H05166824A
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Abstract
(57)【要約】 （修正有）
【目的】容易に低いベース層抵抗を構成できるバイボー
トランジスタとする。 【構成】内部ベース領域となる第８の半導体の不純物非
導入層１６に隣接して外部ベース領域となる不純物導入
層１７と前記半導体層１６と第５の半導体層１４の３層
にベース電極を接続してトランジスタを構成する。非導
入半導体層１６を設けることにより薄い膜厚の第５の半
導体層を精度良く残すことができる。また、第８の半導
体層を構成する半導体層１６，１７を厚くすることによ
って薄い内部ベース層を構成する半導体層１４の膜厚の
薄い場合も低いベース抵抗を確保できる。
トランジスタとする。 【構成】内部ベース領域となる第８の半導体の不純物非
導入層１６に隣接して外部ベース領域となる不純物導入
層１７と前記半導体層１６と第５の半導体層１４の３層
にベース電極を接続してトランジスタを構成する。非導
入半導体層１６を設けることにより薄い膜厚の第５の半
導体層を精度良く残すことができる。また、第８の半導
体層を構成する半導体層１６，１７を厚くすることによ
って薄い内部ベース層を構成する半導体層１４の膜厚の
薄い場合も低いベース抵抗を確保できる。
Description
【０００１】 （目次） ・産業上の利用分野 ・従来の技術（図６〜図８） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例 （１）第１の実施例（図１〜図４） （２）第２の実施例（図５） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、バイポーラトランジスタの
製造方法に関する。
に関し、更に詳しく言えば、バイポーラトランジスタの
製造方法に関する。
【０００３】近年、半導体集積回路装置の高速化に伴
い、集積回路素子としてのバイポーラトランジスタも高
速化が望まれている。
い、集積回路素子としてのバイポーラトランジスタも高
速化が望まれている。
【０００４】
【従来の技術】図６（ａ）〜（ｄ），図７（ｅ）〜
（ｈ），図８（ｉ）は、従来例のバイポーラトランジス
タの製造方法について説明する断面図である。
（ｈ），図８（ｉ）は、従来例のバイポーラトランジス
タの製造方法について説明する断面図である。
【０００５】まず、図６（ａ）に示すように、半導体基
板１上に単結晶のシリコンからなる第１の半導体層２を
エピタキシャル成長等により形成した後、図６（ｂ）に
示すように、第１の半導体層２を選択的にエッチング
し、凸部２ａを形成する。
板１上に単結晶のシリコンからなる第１の半導体層２を
エピタキシャル成長等により形成した後、図６（ｂ）に
示すように、第１の半導体層２を選択的にエッチング
し、凸部２ａを形成する。
【０００６】次いで、図６（ｃ）に示すように、凸部２
ａを被覆して第１の絶縁膜３を形成した後、図６（ｄ）
に示すように、研磨又はエッチングにより凸部２ａの表
面を表出するとともに凸部２ａの周辺部の凹部２ｂを第
１の絶縁膜３ａで埋めて、表面を平坦化する。
ａを被覆して第１の絶縁膜３を形成した後、図６（ｄ）
に示すように、研磨又はエッチングにより凸部２ａの表
面を表出するとともに凸部２ａの周辺部の凹部２ｂを第
１の絶縁膜３ａで埋めて、表面を平坦化する。
【０００７】次に、図７（ｅ）に示すように、凸部２ａ
及び凹部２ｂの第１の絶縁膜３ａを被覆してシリコンか
らなる第２の半導体層４を形成する。次いで、図７
（ｆ）に示すように、第２の半導体層４にｐ型不純物を
導入した後、図７（ｇ）に示すように、第２の半導体層
４上に第２の絶縁膜５を形成する。
及び凹部２ｂの第１の絶縁膜３ａを被覆してシリコンか
らなる第２の半導体層４を形成する。次いで、図７
（ｆ）に示すように、第２の半導体層４にｐ型不純物を
導入した後、図７（ｇ）に示すように、第２の半導体層
４上に第２の絶縁膜５を形成する。
【０００８】次に、凸部２ａの上側の第２の絶縁膜５に
第１の開口部６を形成して、第２の半導体層４を表出し
た後、第２の開口部６の底部の第２の半導体層４にｎ型
不純物を選択的に導入し、エミッタ領域層７を形成す
る。なお、エミッタ領域層７に隣接する第２の半導体層
４は内部ベース領域層４ａとなり、内部ベース領域層４
ａの周辺部の第２の半導体層４は外部ベース領域層４ｂ
となる（図７（ｈ））。
第１の開口部６を形成して、第２の半導体層４を表出し
た後、第２の開口部６の底部の第２の半導体層４にｎ型
不純物を選択的に導入し、エミッタ領域層７を形成す
る。なお、エミッタ領域層７に隣接する第２の半導体層
４は内部ベース領域層４ａとなり、内部ベース領域層４
ａの周辺部の第２の半導体層４は外部ベース領域層４ｂ
となる（図７（ｈ））。
【０００９】次いで、外部ベース領域層４ｂ上の第２の
絶縁膜５にベースコンタクトホールとしての第２の開口
部８を形成した後、第１及び第２の開口部６，８を介し
てエミッタ領域層７及び外部ベース領域層４ｂと接続す
るエミッタ電極９及びベース電極１０を形成すると、バ
イポーラトランジスタが完成する（図８（ｉ））。
絶縁膜５にベースコンタクトホールとしての第２の開口
部８を形成した後、第１及び第２の開口部６，８を介し
てエミッタ領域層７及び外部ベース領域層４ｂと接続す
るエミッタ電極９及びベース電極１０を形成すると、バ
イポーラトランジスタが完成する（図８（ｉ））。
【００１０】
【発明が解決しようとする課題】ところで、高速化を図
るために内部ベース領域層４ａの厚さを薄くしようとし
た場合、第２の半導体層４により内部ベース領域層４ａ
と一体的に形成されている外部ベース領域層４ｂの厚さ
も薄くせざるをえない。このため、ベース抵抗値が大き
くなるという問題がある。
るために内部ベース領域層４ａの厚さを薄くしようとし
た場合、第２の半導体層４により内部ベース領域層４ａ
と一体的に形成されている外部ベース領域層４ｂの厚さ
も薄くせざるをえない。このため、ベース抵抗値が大き
くなるという問題がある。
【００１１】本発明は、かかる従来技術の問題点に鑑み
て創作されたものであり、内部ベース領域層を薄くした
場合でも、低いベース抵抗値を確保することができる半
導体装置の製造方法の提供を目的とする。
て創作されたものであり、内部ベース領域層を薄くした
場合でも、低いベース抵抗値を確保することができる半
導体装置の製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】上記課題は、第１に、一
導電型の第１の半導体層上に、反対導電型不純物が導入
された第２の半導体層と、反対導電型不純物が導入され
た第３の半導体層と、第１の開口部を有する第１の絶縁
膜とを順次形成する工程と、前記第１の開口部を介して
前記第３の半導体層を選択的にエッチングし、前記第２
の半導体層に到達するような凹部を形成する工程と、前
記凹部内に露出する第２及び第３の半導体層の表面に第
２の絶縁膜を形成する工程と、前記凹部を被覆する第３
の絶縁膜を形成した後、前記第３の絶縁膜を異方性エッ
チングし、前記凹部の側壁に第３の絶縁膜を残存する工
程と、前記残存する第３の絶縁膜をマスクとして前記第
２の絶縁膜をエッチング・除去し、第２の開口部を形成
する工程と、前記第２の開口部を介して前記第２の半導
体層に一導電型不純物を導入し、前記第２の半導体層内
に一導電型領域層を形成する工程とを有することを特徴
とする半導体装置の製造方法によって達成され、第２
に、一導電型の第４の半導体層上に、反対導電型不純物
が導入された第５の半導体層と、導電型不純物が導入さ
れていない第６の半導体層と、反対導電型不純物が導入
された第７の半導体層と、第３の開口部を有する第４の
絶縁膜とを順次形成する工程と、前記第６の半導体層に
到達し、かつ少なくとも前記第６の半導体層の一部層が
残存するように前記第３の開口部を介して前記第７の半
導体層を選択的にエッチングする工程と、前記反対導電
型不純物の濃度差により前記第６の半導体層のエッチン
グレートが前記第５の半導体層のエッチングレートより
も大きくなるようなエッチング液又はエッチングガスに
より前記第３の開口部を介して前記第６の半導体層をエ
ッチングし、前記第５の半導体層に到達するような凹部
を形成する工程と、前記凹部内に露出する第５及び第６
の半導体層の表面に第４の絶縁膜を形成する工程と、前
記凹部を被覆する第６の絶縁膜を形成した後、前記第６
の絶縁膜を異方性エッチングし、前記凹部の側壁に第６
の絶縁膜を残存する工程と、前記残存する第６の絶縁膜
をマスクとして前記第５の絶縁膜をエッチング・除去
し、第４の開口部を形成する工程と、前記第４の開口部
を介して前記第５の半導体層に一導電型不純物を導入
し、前記第５の半導体層内に一導電型領域層を形成する
工程とを有することを特徴とする半導体装置の製造方法
によって達成され、第３に、前記第１及び第２の絶縁
膜、又は前記第４及び第５の絶縁膜はSiO2膜であり、か
つ前記第３の絶縁膜又は前記第６の絶縁膜はSi3N4 膜で
あることを特徴とする第１又は第２の発明に記載の半導
体装置の製造方法。
導電型の第１の半導体層上に、反対導電型不純物が導入
された第２の半導体層と、反対導電型不純物が導入され
た第３の半導体層と、第１の開口部を有する第１の絶縁
膜とを順次形成する工程と、前記第１の開口部を介して
前記第３の半導体層を選択的にエッチングし、前記第２
の半導体層に到達するような凹部を形成する工程と、前
記凹部内に露出する第２及び第３の半導体層の表面に第
２の絶縁膜を形成する工程と、前記凹部を被覆する第３
の絶縁膜を形成した後、前記第３の絶縁膜を異方性エッ
チングし、前記凹部の側壁に第３の絶縁膜を残存する工
程と、前記残存する第３の絶縁膜をマスクとして前記第
２の絶縁膜をエッチング・除去し、第２の開口部を形成
する工程と、前記第２の開口部を介して前記第２の半導
体層に一導電型不純物を導入し、前記第２の半導体層内
に一導電型領域層を形成する工程とを有することを特徴
とする半導体装置の製造方法によって達成され、第２
に、一導電型の第４の半導体層上に、反対導電型不純物
が導入された第５の半導体層と、導電型不純物が導入さ
れていない第６の半導体層と、反対導電型不純物が導入
された第７の半導体層と、第３の開口部を有する第４の
絶縁膜とを順次形成する工程と、前記第６の半導体層に
到達し、かつ少なくとも前記第６の半導体層の一部層が
残存するように前記第３の開口部を介して前記第７の半
導体層を選択的にエッチングする工程と、前記反対導電
型不純物の濃度差により前記第６の半導体層のエッチン
グレートが前記第５の半導体層のエッチングレートより
も大きくなるようなエッチング液又はエッチングガスに
より前記第３の開口部を介して前記第６の半導体層をエ
ッチングし、前記第５の半導体層に到達するような凹部
を形成する工程と、前記凹部内に露出する第５及び第６
の半導体層の表面に第４の絶縁膜を形成する工程と、前
記凹部を被覆する第６の絶縁膜を形成した後、前記第６
の絶縁膜を異方性エッチングし、前記凹部の側壁に第６
の絶縁膜を残存する工程と、前記残存する第６の絶縁膜
をマスクとして前記第５の絶縁膜をエッチング・除去
し、第４の開口部を形成する工程と、前記第４の開口部
を介して前記第５の半導体層に一導電型不純物を導入
し、前記第５の半導体層内に一導電型領域層を形成する
工程とを有することを特徴とする半導体装置の製造方法
によって達成され、第３に、前記第１及び第２の絶縁
膜、又は前記第４及び第５の絶縁膜はSiO2膜であり、か
つ前記第３の絶縁膜又は前記第６の絶縁膜はSi3N4 膜で
あることを特徴とする第１又は第２の発明に記載の半導
体装置の製造方法。
【００１３】第４に、前記第４，第５及び第６の半導体
層の材質はシリコンであり、前記エッチング液はＫＯＨ
＋イソプロパノールの水溶液であることを特徴とする第
２又は第３の発明に記載の半導体装置の製造方法によっ
て達成され、第５に、前記一導電型領域層はエミッタ領
域層であり、前記エミッタ領域層に隣接する第２又は第
５の半導体層は内部ベース領域層であり、前記内部ベー
ス領域層に隣接する第１又は第４の半導体層はコレクタ
領域層であり、前記第１又は第４の絶縁膜の下の第２又
は第５の半導体層及び前記残存する第３又は第６の半導
体層は外部ベース領域層であることを特徴とする第１，
第２，第３又は第４の発明に記載の半導体装置の製造方
法によって達成される。
層の材質はシリコンであり、前記エッチング液はＫＯＨ
＋イソプロパノールの水溶液であることを特徴とする第
２又は第３の発明に記載の半導体装置の製造方法によっ
て達成され、第５に、前記一導電型領域層はエミッタ領
域層であり、前記エミッタ領域層に隣接する第２又は第
５の半導体層は内部ベース領域層であり、前記内部ベー
ス領域層に隣接する第１又は第４の半導体層はコレクタ
領域層であり、前記第１又は第４の絶縁膜の下の第２又
は第５の半導体層及び前記残存する第３又は第６の半導
体層は外部ベース領域層であることを特徴とする第１，
第２，第３又は第４の発明に記載の半導体装置の製造方
法によって達成される。
【００１４】
【作 用】本発明の半導体装置の製造方法においては、
コレクタ領域層となる第１又は第４の半導体層上の最終
的な内部ベース領域層の厚さを決定する第２又は第５の
半導体層の上に、第３又は第６の半導体層を形成した
後、選択的に第３又は第６の半導体層を除去し、内部ベ
ース領域層に隣接する第２又は第５の半導体層及びこの
上に残存する第３又は第６の半導体層を外部ベース領域
層として用いている。従って、最終的な内部ベース領域
層の厚さを薄くするため、第２又は第５の半導体層の厚
さを薄くした場合でも、第３又は第６の半導体層の膜厚
を厚くすることにより第２又は第５の半導体層の厚さを
薄くしたことによるベース抵抗値の増大を補うことがで
きる。これにより、内部ベース領域層の厚さを薄くした
場合でも、低いベース抵抗値を確保することができる。
コレクタ領域層となる第１又は第４の半導体層上の最終
的な内部ベース領域層の厚さを決定する第２又は第５の
半導体層の上に、第３又は第６の半導体層を形成した
後、選択的に第３又は第６の半導体層を除去し、内部ベ
ース領域層に隣接する第２又は第５の半導体層及びこの
上に残存する第３又は第６の半導体層を外部ベース領域
層として用いている。従って、最終的な内部ベース領域
層の厚さを薄くするため、第２又は第５の半導体層の厚
さを薄くした場合でも、第３又は第６の半導体層の膜厚
を厚くすることにより第２又は第５の半導体層の厚さを
薄くしたことによるベース抵抗値の増大を補うことがで
きる。これにより、内部ベース領域層の厚さを薄くした
場合でも、低いベース抵抗値を確保することができる。
【００１５】また、反対導電型不純物が導入された薄い
膜厚の第５の半導体層に隣接して導電型不純物が導入さ
れていない第６の半導体層を形成している。従って、第
５の半導体層上の第６の半導体層を選択的にエッチング
する際、例えば第５及び第６の半導体層の材質としてシ
リコンを用いる場合、導電型不純物の濃度差によりエッ
チングレートが異なるようなエッチング液、例えばＫＯ
Ｈ＋イソプロパノールの水溶液を用いることにより、第
５の半導体層のエッチングレートを第６の半導体層のエ
ッチングレートよりも小さくなるようにすることがで
き、これにより、第６の半導体層のみをエッチングし、
薄い膜厚の第５の半導体層を精度良く残すことができ
る。
膜厚の第５の半導体層に隣接して導電型不純物が導入さ
れていない第６の半導体層を形成している。従って、第
５の半導体層上の第６の半導体層を選択的にエッチング
する際、例えば第５及び第６の半導体層の材質としてシ
リコンを用いる場合、導電型不純物の濃度差によりエッ
チングレートが異なるようなエッチング液、例えばＫＯ
Ｈ＋イソプロパノールの水溶液を用いることにより、第
５の半導体層のエッチングレートを第６の半導体層のエ
ッチングレートよりも小さくなるようにすることがで
き、これにより、第６の半導体層のみをエッチングし、
薄い膜厚の第５の半導体層を精度良く残すことができ
る。
【００１６】また、第１及び第２の絶縁膜、又は第４及
び第５の絶縁膜はSiO2膜であり、かつ第３の絶縁膜又は
第６の絶縁膜はSi3N4 膜である。従って、選択比を確保
しつつエッチングすることができる。これにより、第３
又は第６の半導体層の側壁に第３又は第６の絶縁膜を残
存し、かつ第３又は第６の半導体層の上に第１又は第４
の絶縁膜を残存して絶縁するとともに、第２又は第５の
絶縁膜を除去して第２又は第４の開口部の底部に第２又
は第５の半導体層を表出することができる。
び第５の絶縁膜はSiO2膜であり、かつ第３の絶縁膜又は
第６の絶縁膜はSi3N4 膜である。従って、選択比を確保
しつつエッチングすることができる。これにより、第３
又は第６の半導体層の側壁に第３又は第６の絶縁膜を残
存し、かつ第３又は第６の半導体層の上に第１又は第４
の絶縁膜を残存して絶縁するとともに、第２又は第５の
絶縁膜を除去して第２又は第４の開口部の底部に第２又
は第５の半導体層を表出することができる。
【００１７】
【実施例】（１）第１の実施例 図１（ａ）〜（ｄ），図２（ｅ）〜（ｈ），図３（ｉ）
〜（ｌ），図４（ｍ）〜（ｐ）は、本発明の第１の実施
例の半導体装置の製造方法について説明する断面図であ
る。
〜（ｌ），図４（ｍ）〜（ｐ）は、本発明の第１の実施
例の半導体装置の製造方法について説明する断面図であ
る。
【００１８】まず、図１（ａ）に示すように、ｎ+ 型の
単結晶シリコンからなる半導体基板１１上に膜厚約１μ
ｍのｎ型の単結晶シリコンからなる第４の半導体層１２
を形成した後、図１（ｂ）に示すように、第４の半導体
層１２を選択的にエッチングし、凸部（第４の半導体
層）12ａを形成する。
単結晶シリコンからなる半導体基板１１上に膜厚約１μ
ｍのｎ型の単結晶シリコンからなる第４の半導体層１２
を形成した後、図１（ｂ）に示すように、第４の半導体
層１２を選択的にエッチングし、凸部（第４の半導体
層）12ａを形成する。
【００１９】次いで、図１（ｃ）に示すように、凸部12
ａを被覆して膜厚約１．５μｍのSiO2膜からなる絶縁膜
１３を形成した後、図１（ｄ）に示すように、研磨又は
エッチングにより凸部12ａの表面を表出するとともに凸
部12ａの周辺部の凹部12ｂを絶縁膜13ａで埋める。
ａを被覆して膜厚約１．５μｍのSiO2膜からなる絶縁膜
１３を形成した後、図１（ｄ）に示すように、研磨又は
エッチングにより凸部12ａの表面を表出するとともに凸
部12ａの周辺部の凹部12ｂを絶縁膜13ａで埋める。
【００２０】次に、図２（ｅ）に示すように、ＣＶＤ
（Chemical Vapor Deposition ）法により温度約６００
℃の条件で、凸部12ａ及び凹部12ｂの絶縁膜13ａを被覆
して膜厚約５００Åのシリコンからなる第５の半導体層
１４を形成する。このとき、単結晶シリコン層である凸
部12ａと隣接する第５の半導体層１４は単結晶に近い結
晶性を有する。
（Chemical Vapor Deposition ）法により温度約６００
℃の条件で、凸部12ａ及び凹部12ｂの絶縁膜13ａを被覆
して膜厚約５００Åのシリコンからなる第５の半導体層
１４を形成する。このとき、単結晶シリコン層である凸
部12ａと隣接する第５の半導体層１４は単結晶に近い結
晶性を有する。
【００２１】次いで、図２（ｆ）に示すように、第５の
半導体層１４に１×1019ｃｍ-3程度の濃度となるような
ｐ型不純物のボロンをイオン注入により導入し、ｐ型化
する。なお、図２（ｅ）において、第５の半導体層１４
を形成する際、１×1019ｃｍ -3程度の濃度のボロン等の
ｐ型不純物をドープすることによりｐ型化することもで
きる。
半導体層１４に１×1019ｃｍ-3程度の濃度となるような
ｐ型不純物のボロンをイオン注入により導入し、ｐ型化
する。なお、図２（ｅ）において、第５の半導体層１４
を形成する際、１×1019ｃｍ -3程度の濃度のボロン等の
ｐ型不純物をドープすることによりｐ型化することもで
きる。
【００２２】次に、図２（ｇ）に示すように、第５の半
導体層１４上に膜厚約２００Åのシリコンからなる第８
の半導体層１５を形成する。続いて、第８の半導体層１
５の表層に１×1016ｃｍ-2以上のドーズ量でボロンをイ
オン注入により導入し、第８の半導体層１５の表面から
膜厚の約２／３の上層部に導電型不純物導入層（第７の
半導体層）１７を形成するとともに、第５の半導体層１
４と隣接する下層部に、ボロンが導入されていない非導
入層（第６の半導体層）１６を形成する。
導体層１４上に膜厚約２００Åのシリコンからなる第８
の半導体層１５を形成する。続いて、第８の半導体層１
５の表層に１×1016ｃｍ-2以上のドーズ量でボロンをイ
オン注入により導入し、第８の半導体層１５の表面から
膜厚の約２／３の上層部に導電型不純物導入層（第７の
半導体層）１７を形成するとともに、第５の半導体層１
４と隣接する下層部に、ボロンが導入されていない非導
入層（第６の半導体層）１６を形成する。
【００２３】次に、図２（ｈ）に示すように、第８の半
導体層１５上に膜厚約2000ÅのSiO2膜からなる第４の絶
縁膜１８を形成する。次いで、凸部12ａの上方の第４の
絶縁膜１８に幅約１μｍの第３の開口部１９を形成し
て、導電型不純物導入層１７を表出する（図３
（ｉ））。続いて、ＢＣｌ3 ＋Ｃｌ2 ガスを用いたＲＩ
Ｅ（反応性イオンエッチング）により、ボロンが導入さ
れていない非導入層１６に到達し、かつ少なくとも非導
入層１６の一部層が残存するように第３の開口部１９を
介して導電型不純物導入層１７をエッチングする（図３
（ｊ））。
導体層１５上に膜厚約2000ÅのSiO2膜からなる第４の絶
縁膜１８を形成する。次いで、凸部12ａの上方の第４の
絶縁膜１８に幅約１μｍの第３の開口部１９を形成し
て、導電型不純物導入層１７を表出する（図３
（ｉ））。続いて、ＢＣｌ3 ＋Ｃｌ2 ガスを用いたＲＩ
Ｅ（反応性イオンエッチング）により、ボロンが導入さ
れていない非導入層１６に到達し、かつ少なくとも非導
入層１６の一部層が残存するように第３の開口部１９を
介して導電型不純物導入層１７をエッチングする（図３
（ｊ））。
【００２４】次に、ボロン等導電型不純物の濃度差によ
りエッチングレートの異なるようなエッチング液、例え
ば、ＫＯＨ＋イソプロパノールの水溶液により第３の開
口部１９を介して導電型不純物導入層１７をエッチング
し、第５の半導体層１４に到達するような凹部２０を形
成する（図３（ｋ））。このとき、第５の半導体層１４
には１×1019ｃｍ-3以上の濃度のボロン等導電型不純物
が導入されているので、第５の半導体層１４のエッチン
グレートは非導入層１６のエッチングレートに対して１
桁程度小さくなる。これにより、エッチングの制御性を
向上させることができるので、非導入層１６のみをエッ
チングし、薄い膜厚の第５の半導体層１４を精度良く残
すことができる。
りエッチングレートの異なるようなエッチング液、例え
ば、ＫＯＨ＋イソプロパノールの水溶液により第３の開
口部１９を介して導電型不純物導入層１７をエッチング
し、第５の半導体層１４に到達するような凹部２０を形
成する（図３（ｋ））。このとき、第５の半導体層１４
には１×1019ｃｍ-3以上の濃度のボロン等導電型不純物
が導入されているので、第５の半導体層１４のエッチン
グレートは非導入層１６のエッチングレートに対して１
桁程度小さくなる。これにより、エッチングの制御性を
向上させることができるので、非導入層１６のみをエッ
チングし、薄い膜厚の第５の半導体層１４を精度良く残
すことができる。
【００２５】次いで、凹部２０内に露出する第５及び第
８の半導体層１４，１５の表面に膜厚約１００ÅのSiO2
膜からなる第５の絶縁膜２１を形成する。このとき、導
電型不純物導入層１７のボロン粒子が非導入層１６に拡
散されて第８の半導体層１５の全体と第８の半導体層１
５の下方の第５の半導体層１４とがｐ++型化する（図３
（ｌ））。
８の半導体層１４，１５の表面に膜厚約１００ÅのSiO2
膜からなる第５の絶縁膜２１を形成する。このとき、導
電型不純物導入層１７のボロン粒子が非導入層１６に拡
散されて第８の半導体層１５の全体と第８の半導体層１
５の下方の第５の半導体層１４とがｐ++型化する（図３
（ｌ））。
【００２６】次に、凹部２０を被覆する膜厚約1000Åの
Si3N4 膜からなる第６の絶縁膜２２を形成する（図４
（ｍ））。次いで、ＣＨＦ3 ＋ＣＦ4 ガスを用いたＲＩ
Ｅにより、第６の絶縁膜２２を異方性エッチングし、第
３の開口部１９及び凹部２０の側壁に第６の絶縁膜22ａ
を残存する（図４（ｎ））。
Si3N4 膜からなる第６の絶縁膜２２を形成する（図４
（ｍ））。次いで、ＣＨＦ3 ＋ＣＦ4 ガスを用いたＲＩ
Ｅにより、第６の絶縁膜２２を異方性エッチングし、第
３の開口部１９及び凹部２０の側壁に第６の絶縁膜22ａ
を残存する（図４（ｎ））。
【００２７】次に、残存する第６の絶縁膜22ａをマスク
として第５の半導体層１４にｎ型不純物のリン粒子又は
砒素粒子を選択的に導入し、ｎ+ 型のエミッタ領域層２
３を形成する。なお、エミッタ領域層２３に隣接する第
５の半導体層１４は内部ベース領域層24ａとなり、内部
ベース領域層24ａの周辺部の第５の半導体層１４及び第
８の半導体層１５は外部ベース領域層24ｂとなる。ま
た、内部ベース領域層24ａと隣接する第４の半導体層１
２からなる凸部12ａはコレクタ領域層となる（図４
（ｏ））。
として第５の半導体層１４にｎ型不純物のリン粒子又は
砒素粒子を選択的に導入し、ｎ+ 型のエミッタ領域層２
３を形成する。なお、エミッタ領域層２３に隣接する第
５の半導体層１４は内部ベース領域層24ａとなり、内部
ベース領域層24ａの周辺部の第５の半導体層１４及び第
８の半導体層１５は外部ベース領域層24ｂとなる。ま
た、内部ベース領域層24ａと隣接する第４の半導体層１
２からなる凸部12ａはコレクタ領域層となる（図４
（ｏ））。
【００２８】次いで、残存する第６の絶縁膜22ａをマス
クとして第５の絶縁膜２１を選択的にエッチング・除去
してエミッタコンタクトホールとしての第４の開口部２
５を形成する。このとき、第４及び第５の絶縁膜１８，
２１はSiO2膜であり、かつ第６の絶縁膜２２はSi3N4 膜
であるので、選択比を確保しつつエッチングすることが
できる。これにより、第８の半導体層１５及び第３の開
口部１９の側壁に第６の絶縁膜２２を残存し、かつ第８
の半導体層１５の上に第４の絶縁膜１８を残存して絶縁
するとともに、第５の絶縁膜２１を除去して第４の開口
部２５の底部に第５の半導体層１４を表出することがで
きる（図４（ｐ））。
クとして第５の絶縁膜２１を選択的にエッチング・除去
してエミッタコンタクトホールとしての第４の開口部２
５を形成する。このとき、第４及び第５の絶縁膜１８，
２１はSiO2膜であり、かつ第６の絶縁膜２２はSi3N4 膜
であるので、選択比を確保しつつエッチングすることが
できる。これにより、第８の半導体層１５及び第３の開
口部１９の側壁に第６の絶縁膜２２を残存し、かつ第８
の半導体層１５の上に第４の絶縁膜１８を残存して絶縁
するとともに、第５の絶縁膜２１を除去して第４の開口
部２５の底部に第５の半導体層１４を表出することがで
きる（図４（ｐ））。
【００２９】次に、外部ベース領域層24ｂ上の第４の絶
縁膜１８にベースコンタクトホール２６を形成した後、
第４の開口部２５及びベースコンタクトホール２６を介
してエミッタ領域層２３及び外部ベース領域層24ｂと接
続するエミッタ電極２７及びベース電極２８を形成する
と、バイポーラトランジスタが完成する（図４
（ｐ））。
縁膜１８にベースコンタクトホール２６を形成した後、
第４の開口部２５及びベースコンタクトホール２６を介
してエミッタ領域層２３及び外部ベース領域層24ｂと接
続するエミッタ電極２７及びベース電極２８を形成する
と、バイポーラトランジスタが完成する（図４
（ｐ））。
【００３０】以上のように、本発明の第１の実施例にお
いては、コレクタ領域層となる第４の半導体層12ａ上の
最終的な内部ベース領域層24ａの厚さを決定する第５の
半導体層１４の上に、第８の半導体層１５を形成した
後、選択的に第８の半導体層１５を除去し、内部ベース
領域層24ａに隣接する第５の半導体層１４及びこの上に
残存する第８の半導体層１５を外部ベース領域層24ｂと
して用いている。従って、最終的な内部ベース領域層24
ａの厚さを薄くするため、第５の半導体層１４の厚さを
薄くした場合でも、第８の半導体層１５の膜厚を厚くす
ることにより第５の半導体層１４の厚さを薄くしたこと
によるベース抵抗値の増大を補うことができる。これに
より、低いベース抵抗値を確保することができる。
いては、コレクタ領域層となる第４の半導体層12ａ上の
最終的な内部ベース領域層24ａの厚さを決定する第５の
半導体層１４の上に、第８の半導体層１５を形成した
後、選択的に第８の半導体層１５を除去し、内部ベース
領域層24ａに隣接する第５の半導体層１４及びこの上に
残存する第８の半導体層１５を外部ベース領域層24ｂと
して用いている。従って、最終的な内部ベース領域層24
ａの厚さを薄くするため、第５の半導体層１４の厚さを
薄くした場合でも、第８の半導体層１５の膜厚を厚くす
ることにより第５の半導体層１４の厚さを薄くしたこと
によるベース抵抗値の増大を補うことができる。これに
より、低いベース抵抗値を確保することができる。
【００３１】また、ｐ型不純物が導入された薄い膜厚の
第５の半導体層１４に隣接して導電型不純物が導入され
ていない非導入層１６を形成している。従って、第５の
半導体層１４上の非導入層１６を選択的にエッチングす
る際、エッチング液としてＫＯＨ＋イソプロパノールの
水溶液を用いることにより、非導入層１６のエッチング
レートが第５の半導体層１４のエッチングレートよりも
大きくなるようにすることができる。これにより、非導
入層１６のみをエッチングし、薄い膜厚の第５の半導体
層１４を精度良く残すことができる。
第５の半導体層１４に隣接して導電型不純物が導入され
ていない非導入層１６を形成している。従って、第５の
半導体層１４上の非導入層１６を選択的にエッチングす
る際、エッチング液としてＫＯＨ＋イソプロパノールの
水溶液を用いることにより、非導入層１６のエッチング
レートが第５の半導体層１４のエッチングレートよりも
大きくなるようにすることができる。これにより、非導
入層１６のみをエッチングし、薄い膜厚の第５の半導体
層１４を精度良く残すことができる。
【００３２】なお、第１の実施例では、非導入層１６を
エッチングする際、エッチング液としてＫＯＨ＋イソプ
ロパノールの水溶液を用いているが、不純物濃度の違い
により半導体層のエッチングレートが異なるような他の
エッチング液を用いてもよいし、エッチングガスを用い
てもよい。
エッチングする際、エッチング液としてＫＯＨ＋イソプ
ロパノールの水溶液を用いているが、不純物濃度の違い
により半導体層のエッチングレートが異なるような他の
エッチング液を用いてもよいし、エッチングガスを用い
てもよい。
【００３３】また、ｎ型の半導体基板１１を用いている
が、ｐ型の半導体基板を用いてもよい。このとき、半導
体層及び導電型不純物の導電型は実施例と逆のものを用
いる必要がある。この場合ｎ型の導電型不純物としてリ
ン粒子や砒素粒子を用いることができる。
が、ｐ型の半導体基板を用いてもよい。このとき、半導
体層及び導電型不純物の導電型は実施例と逆のものを用
いる必要がある。この場合ｎ型の導電型不純物としてリ
ン粒子や砒素粒子を用いることができる。
【００３４】更に、第４の半導体層１２を半導体基板１
１上に形成しているが、張り合わせ法等により絶縁性基
板上に形成することもできる。 （２）第２の実施例 図５（ａ）〜（ｃ）は、本発明の第２の実施例の半導体
装置の製造方法について説明する断面図である。
１上に形成しているが、張り合わせ法等により絶縁性基
板上に形成することもできる。 （２）第２の実施例 図５（ａ）〜（ｃ）は、本発明の第２の実施例の半導体
装置の製造方法について説明する断面図である。
【００３５】第１の実施例と異なるところは、ｐ+ 型の
第２の半導体層３３上の第３の半導体層３４は膜厚全体
にボロンが導入されてｐ++型化されており、第２及び第
３の半導体層３３，３４の結晶性により第２及び第３の
半導体層３３，３４のエッチングレートが異なることを
利用して第３の半導体層３４のエッチングを行うことに
よりベース領域層となる第２の半導体層３３を残すよう
にしていることである。
第２の半導体層３３上の第３の半導体層３４は膜厚全体
にボロンが導入されてｐ++型化されており、第２及び第
３の半導体層３３，３４の結晶性により第２及び第３の
半導体層３３，３４のエッチングレートが異なることを
利用して第３の半導体層３４のエッチングを行うことに
よりベース領域層となる第２の半導体層３３を残すよう
にしていることである。
【００３６】まず、第１の実施例の図１（ａ）〜図２
（ｆ）と同様な工程を経て、図５（ａ）に示すような状
態の半導体基板を形成する。即ち、まず、ｎ+ 型の単結
晶シリコンからなる半導体基板１１上に膜厚約１．５μ
ｍのｎ型の単結晶シリコン膜からなる凸部（第１の半導
体層）31ａと、凸部31ａの周辺部の凹部31ｂを埋める絶
縁膜３２とを形成する。なお、凸部31ａは後にコレクタ
領域層となる。
（ｆ）と同様な工程を経て、図５（ａ）に示すような状
態の半導体基板を形成する。即ち、まず、ｎ+ 型の単結
晶シリコンからなる半導体基板１１上に膜厚約１．５μ
ｍのｎ型の単結晶シリコン膜からなる凸部（第１の半導
体層）31ａと、凸部31ａの周辺部の凹部31ｂを埋める絶
縁膜３２とを形成する。なお、凸部31ａは後にコレクタ
領域層となる。
【００３７】続いて、ＣＶＤ法により温度約６００℃の
条件で、凸部31ａ及び凹部31ｂを埋める絶縁膜３２の上
に、１×1019ｃｍ-3程度の濃度のボロン等のｐ型不純物
が膜全体にドープされた膜厚約５００Åのｐ+ 型のシリ
コン膜からなる第２の半導体層３３とを順次形成する。
このとき、単結晶シリコン層である凸部31ａと隣接する
第２の半導体層３３は単結晶に近い結晶性を有する。
条件で、凸部31ａ及び凹部31ｂを埋める絶縁膜３２の上
に、１×1019ｃｍ-3程度の濃度のボロン等のｐ型不純物
が膜全体にドープされた膜厚約５００Åのｐ+ 型のシリ
コン膜からなる第２の半導体層３３とを順次形成する。
このとき、単結晶シリコン層である凸部31ａと隣接する
第２の半導体層３３は単結晶に近い結晶性を有する。
【００３８】次いで、ＣＶＤ法により温度約６００℃の
条件で、第２の半導体層３３上に１×1020ｃｍ-3以上の
濃度のボロン等のｐ型不純物が膜全体にドープされた膜
厚約２００Åの多結晶と同等或いは多結晶に近い結晶性
を有するシリコン膜からなる第３の半導体層３４を形成
する。
条件で、第２の半導体層３３上に１×1020ｃｍ-3以上の
濃度のボロン等のｐ型不純物が膜全体にドープされた膜
厚約２００Åの多結晶と同等或いは多結晶に近い結晶性
を有するシリコン膜からなる第３の半導体層３４を形成
する。
【００３９】次に、第３の半導体層３４上に膜厚約2000
ÅのSiO2膜からなる第１の絶縁膜３５を形成した後、凸
部31ａの上方の第１の絶縁膜３５に幅約１μｍの第１の
開口部３６を形成して、第３の半導体層３４を表出する
（図５（ａ））。
ÅのSiO2膜からなる第１の絶縁膜３５を形成した後、凸
部31ａの上方の第１の絶縁膜３５に幅約１μｍの第１の
開口部３６を形成して、第３の半導体層３４を表出する
（図５（ａ））。
【００４０】次いで、図５（ｂ）に示すように、エッチ
ング液としてＫＯＨ＋イソプロパノールの水溶液を用い
て、第１の開口部３６を介して第３の半導体層３４を選
択的にエッチング・除去して第２の半導体層３３を表出
し、凹部３７を形成する。このとき、単結晶に近い結晶
性を有するシリコン膜からなる第２の半導体層３３のエ
ッチングレートは多結晶と同等或いは多結晶に近い結晶
性を有するシリコン膜からなる第３の半導体層３４のエ
ッチングレートよりも１桁程度小さくなる。これによ
り、エッチングの制御性を向上させることができるの
で、第３の半導体層３４のみをエッチングし、薄い膜厚
の第２の半導体層３３を精度良く残すことができる。
ング液としてＫＯＨ＋イソプロパノールの水溶液を用い
て、第１の開口部３６を介して第３の半導体層３４を選
択的にエッチング・除去して第２の半導体層３３を表出
し、凹部３７を形成する。このとき、単結晶に近い結晶
性を有するシリコン膜からなる第２の半導体層３３のエ
ッチングレートは多結晶と同等或いは多結晶に近い結晶
性を有するシリコン膜からなる第３の半導体層３４のエ
ッチングレートよりも１桁程度小さくなる。これによ
り、エッチングの制御性を向上させることができるの
で、第３の半導体層３４のみをエッチングし、薄い膜厚
の第２の半導体層３３を精度良く残すことができる。
【００４１】次に、図５（ｃ）に示すように、凹部３７
内に露出する第２及び第３の半導体層３３，３４の表面
に膜厚約１００ÅのSiO2膜からなる第２の絶縁膜３８を
形成する。このとき、第３の半導体層３４のボロン粒子
が第２の半導体層３３に拡散されて第３の半導体層３４
の下方の第２の半導体層３３がｐ++型化する。
内に露出する第２及び第３の半導体層３３，３４の表面
に膜厚約１００ÅのSiO2膜からなる第２の絶縁膜３８を
形成する。このとき、第３の半導体層３４のボロン粒子
が第２の半導体層３３に拡散されて第３の半導体層３４
の下方の第２の半導体層３３がｐ++型化する。
【００４２】その後、図４（ｍ）〜（ｐ）と同様な工程
を経てバイポーラトランジスタが完成する（図５
（ｄ））。なお、図中符号３９は第１の開口部３６及び
凹部３７の側壁に形成された膜厚約1000ÅのSi3N4 膜か
らなる第３の絶縁膜、４０はエミッタコンタクトホール
としての第２の開口部、４１は第２の開口部４０の底部
の第２の半導体層３３に形成されたｎ+ 型のエミッタ領
域層、４２はエミッタ領域層４１の周辺部のｐ型の第２
の半導体層３３からなる内部ベース領域層、４３は内部
ベース領域層４２に隣接するｐ++型の第２の半導体層３
３及び第３の半導体層３４からなる外部ベース領域層、
４４は外部ベース領域層４３上の第１の絶縁膜３５に形
成されたベースコンタクトホール、４５，４６は第２の
開口部４０及びベースコンタクトホール４４を介してエ
ミッタ領域層４１及び外部ベース領域層４３と接続する
エミッタ電極及びベース電極である。
を経てバイポーラトランジスタが完成する（図５
（ｄ））。なお、図中符号３９は第１の開口部３６及び
凹部３７の側壁に形成された膜厚約1000ÅのSi3N4 膜か
らなる第３の絶縁膜、４０はエミッタコンタクトホール
としての第２の開口部、４１は第２の開口部４０の底部
の第２の半導体層３３に形成されたｎ+ 型のエミッタ領
域層、４２はエミッタ領域層４１の周辺部のｐ型の第２
の半導体層３３からなる内部ベース領域層、４３は内部
ベース領域層４２に隣接するｐ++型の第２の半導体層３
３及び第３の半導体層３４からなる外部ベース領域層、
４４は外部ベース領域層４３上の第１の絶縁膜３５に形
成されたベースコンタクトホール、４５，４６は第２の
開口部４０及びベースコンタクトホール４４を介してエ
ミッタ領域層４１及び外部ベース領域層４３と接続する
エミッタ電極及びベース電極である。
【００４３】以上のように、本発明の第２の実施例によ
れば、コレクタ領域層となる凸部（第１の半導体層）31
ａ上の最終的な内部ベース領域層４２の厚さを決定する
第２の半導体層３３の上に、第３の半導体層３４を形成
した後、選択的に第３の半導体層３４を除去し、内部ベ
ース領域層４２に隣接する第２の半導体層３３及びこの
上に残存する第３の半導体層３４を外部ベース領域層４
３として用いている。従って、最終的な内部ベース領域
層４２の厚さを薄くするため、第２の半導体層３３の厚
さを薄くした場合でも、第３の半導体層３４の膜厚を厚
くすることにより第２の半導体層３３の厚さを薄くした
ことによるベース抵抗値の増大を補うことができる。こ
れにより、低いベース抵抗値を確保することができる。
れば、コレクタ領域層となる凸部（第１の半導体層）31
ａ上の最終的な内部ベース領域層４２の厚さを決定する
第２の半導体層３３の上に、第３の半導体層３４を形成
した後、選択的に第３の半導体層３４を除去し、内部ベ
ース領域層４２に隣接する第２の半導体層３３及びこの
上に残存する第３の半導体層３４を外部ベース領域層４
３として用いている。従って、最終的な内部ベース領域
層４２の厚さを薄くするため、第２の半導体層３３の厚
さを薄くした場合でも、第３の半導体層３４の膜厚を厚
くすることにより第２の半導体層３３の厚さを薄くした
ことによるベース抵抗値の増大を補うことができる。こ
れにより、低いベース抵抗値を確保することができる。
【００４４】また、単結晶層である凸部（第１の半導体
層）31ａ上に形成された第２の半導体層３３は比較的単
結晶に近い結晶性を有し、かつ、第２の半導体層３３上
に多結晶と同等か多結晶に近い結晶性を有する第３の半
導体層３４を形成している。従って、結晶性の違いによ
り第２の半導体層３３のエッチングレートが第３の半導
体層３４のエッチングレートよりも大きくなるようなエ
ッチング液を用いて第３の半導体層３４のみをエッチン
グすることにより、薄い膜厚の第２の半導体層３３を精
度良く残すことができる。
層）31ａ上に形成された第２の半導体層３３は比較的単
結晶に近い結晶性を有し、かつ、第２の半導体層３３上
に多結晶と同等か多結晶に近い結晶性を有する第３の半
導体層３４を形成している。従って、結晶性の違いによ
り第２の半導体層３３のエッチングレートが第３の半導
体層３４のエッチングレートよりも大きくなるようなエ
ッチング液を用いて第３の半導体層３４のみをエッチン
グすることにより、薄い膜厚の第２の半導体層３３を精
度良く残すことができる。
【００４５】なお、第２の実施例では、第３の半導体層
３４をエッチングする際、エッチング液としてＫＯＨ＋
イソプロパノールの水溶液を用いているが、結晶性の違
いにより半導体層のエッチングレートが異なるような他
のエッチング液を用いてもよいし、エッチングガスを用
いてもよい。
３４をエッチングする際、エッチング液としてＫＯＨ＋
イソプロパノールの水溶液を用いているが、結晶性の違
いにより半導体層のエッチングレートが異なるような他
のエッチング液を用いてもよいし、エッチングガスを用
いてもよい。
【００４６】また、凸部（第１の半導体層）31ａを半導
体基板１１上に形成しているが、張り合わせ法等により
絶縁性基板上に形成することもできる。
体基板１１上に形成しているが、張り合わせ法等により
絶縁性基板上に形成することもできる。
【００４７】
【発明の効果】以上のように、本発明の半導体装置の製
造方法においては、内部ベース領域層を第２又は第５の
半導体層で形成し、第２又は第５の半導体層の上に第３
又は第８の半導体層を重ねて外部ベース領域層を形成し
ているので、最終的な内部ベース領域層の厚さを薄くす
るため、内部ベース領域層となる第２又は第５の半導体
層の厚さを薄くした場合でも、外部ベース領域層となる
第３又は第８の半導体層の膜厚を厚くすることにより内
部ベース領域層となる第２又は第５の半導体層の厚さを
薄くしたことによる抵抗値の増大を補うことができる。
これにより、内部ベース領域層の厚さを薄くした場合で
も、低いベース抵抗値を確保することができる。
造方法においては、内部ベース領域層を第２又は第５の
半導体層で形成し、第２又は第５の半導体層の上に第３
又は第８の半導体層を重ねて外部ベース領域層を形成し
ているので、最終的な内部ベース領域層の厚さを薄くす
るため、内部ベース領域層となる第２又は第５の半導体
層の厚さを薄くした場合でも、外部ベース領域層となる
第３又は第８の半導体層の膜厚を厚くすることにより内
部ベース領域層となる第２又は第５の半導体層の厚さを
薄くしたことによる抵抗値の増大を補うことができる。
これにより、内部ベース領域層の厚さを薄くした場合で
も、低いベース抵抗値を確保することができる。
【００４８】また、導電型不純物が導入された半導体層
と導入されていない半導体層とを重ねて形成し、かつ導
電型不純物の濃度差により半導体層のエッチングレート
の異なるエッチング液又はエッチングガスを用いること
により、エッチングの制御性を向上させ、内部ベース領
域層となる薄い膜厚の半導体層を精度良く残存・形成す
ることができる。
と導入されていない半導体層とを重ねて形成し、かつ導
電型不純物の濃度差により半導体層のエッチングレート
の異なるエッチング液又はエッチングガスを用いること
により、エッチングの制御性を向上させ、内部ベース領
域層となる薄い膜厚の半導体層を精度良く残存・形成す
ることができる。
【図１】本発明の第１の実施例について説明する断面図
（その１）である。
（その１）である。
【図２】本発明の第１の実施例について説明する断面図
（その２）である。
（その２）である。
【図３】本発明の第１の実施例について説明する断面図
（その３）である。
（その３）である。
【図４】本発明の第１の実施例について説明する断面図
（その４）である。
（その４）である。
【図５】本発明の第２の実施例について説明する断面図
である。
である。
【図６】従来例について説明する断面図（その１）であ
る。
る。
【図７】従来例について説明する断面図（その２）であ
る。
る。
【図８】従来例について説明する断面図（その３）であ
る。
る。
１１ 半導体基板、 １２ 第４の半導体層、 12ａ 凸部（第４の半導体層）、 12ｂ，２０，31ｂ，３７ 凹部、 １３，13ａ，３２ 絶縁膜、 １４ 第５の半導体層、 １５ 第８の半導体層、 １６ 非導入層（第６の半導体層）、 １７ 導電型不純物導入層（第７の半導体層）、 １８ 第４の絶縁膜、 １９ 第３の開口部、 ２１ 第５の絶縁膜、 ２２，22ａ 第６の絶縁膜、 ２３，４１ エミッタ領域層、 24ａ，４２ 内部ベース領域層、 24ｂ，４３ 外部ベース領域層、 ２５ 第４の開口部、 ２６，４４ ベースコンタクトホール、 ２７，４５ エミッタ電極、 ２８，４６ ベース電極、 31ａ 凸部（第１の半導体層）、 ３３ 第２の半導体層、 ３４ 第３の半導体層、 ３５ 第１の絶縁膜、 ３６ 第１の開口部、 ３８ 第２の絶縁膜、 ３９ 第３の絶縁膜、 ４０ 第２の開口部。
Claims (5)
- 【請求項１】 一導電型の第１の半導体層上に、反対導
電型不純物が導入された第２の半導体層と、反対導電型
不純物が導入された第３の半導体層と、第１の開口部を
有する第１の絶縁膜とを順次形成する工程と、 前記第１の開口部を介して前記第３の半導体層を選択的
にエッチングし、前記第２の半導体層に到達するような
凹部を形成する工程と、 前記凹部内に露出する第２及び第３の半導体層の表面に
第２の絶縁膜を形成する工程と、 前記凹部を被覆する第３の絶縁膜を形成した後、前記第
３の絶縁膜を異方性エッチングし、前記凹部の側壁に第
３の絶縁膜を残存する工程と、 前記残存する第３の絶縁膜をマスクとして前記第２の絶
縁膜をエッチング・除去し、第２の開口部を形成する工
程と、 前記第２の開口部を介して前記第２の半導体層に一導電
型不純物を導入し、前記第２の半導体層内に一導電型領
域層を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 一導電型の第４の半導体層上に、反対導
電型不純物が導入された第５の半導体層と、導電型不純
物が導入されていない第６の半導体層と、反対導電型不
純物が導入された第７の半導体層と、第３の開口部を有
する第４の絶縁膜とを順次形成する工程と、 前記第６の半導体層に到達し、かつ少なくとも前記第６
の半導体層の一部層が残存するように前記第３の開口部
を介して前記第７の半導体層を選択的にエッチングする
工程と、 前記導電型不純物の濃度差により前記第５の半導体層の
エッチングレートが前記第６の半導体層のエッチングレ
ートよりも小さくなるようなエッチング液又はエッチン
グガスにより前記第３の開口部を介して前記第６の半導
体層をエッチングし、前記第５の半導体層に到達するよ
うな凹部を形成する工程と、 前記凹部内に露出する第５及び第６の半導体層の表面に
第４の絶縁膜を形成する工程と、 前記凹部を被覆する第６の絶縁膜を形成した後、前記第
６の絶縁膜を異方性エッチングし、前記凹部の側壁に第
６の絶縁膜を残存する工程と、 前記残存する第６の絶縁膜をマスクとして前記第５の絶
縁膜をエッチング・除去し、第４の開口部を形成する工
程と、 前記第４の開口部を介して前記第５の半導体層に一導電
型不純物を導入し、前記第５の半導体層内に一導電型領
域層を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項３】 前記第１及び第２の絶縁膜，又は前記第
４及び第５の絶縁膜はSiO2膜であり、かつ前記第３の絶
縁膜又は前記第６の絶縁膜はSi3N4 膜であることを特徴
とする請求項１又は請求項２記載の半導体装置の製造方
法。 - 【請求項４】 前記第４，第５及び第６の半導体層の材
質はシリコンであり、前記エッチング液はＫＯＨ＋イソ
プロパノールの水溶液であることを特徴とする請求項２
又は請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記一導電型領域層はエミッタ領域層で
あり、前記エミッタ領域層に隣接する第２又は第５の半
導体層は内部ベース領域層であり、前記ベース領域層に
隣接する第１又は第４の半導体層はコレクタ領域層であ
り、前記第１又は第４の絶縁膜の下の第２又は第５の半
導体層及び前記残存する第３又は第６の半導体層は外部
ベース領域層であることを特徴とする請求項１，請求項
２，請求項３又は請求項４記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332285A JPH05166824A (ja) | 1991-12-16 | 1991-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332285A JPH05166824A (ja) | 1991-12-16 | 1991-12-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166824A true JPH05166824A (ja) | 1993-07-02 |
Family
ID=18253246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332285A Withdrawn JPH05166824A (ja) | 1991-12-16 | 1991-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007504647A (ja) * | 2003-08-29 | 2007-03-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 選択可能な自己整合性を備えた隆起型外因性ベースを有するバイポーラ・トランジスタ及びその形成方法 |
| JP2007535799A (ja) * | 2003-06-24 | 2007-12-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高いｆＴおよびｆｍａｘを有するバイポーラ・トランジスタおよびこれを製造する方法 |
-
1991
- 1991-12-16 JP JP3332285A patent/JPH05166824A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535799A (ja) * | 2003-06-24 | 2007-12-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高いｆＴおよびｆｍａｘを有するバイポーラ・トランジスタおよびこれを製造する方法 |
| JP2007504647A (ja) * | 2003-08-29 | 2007-03-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 選択可能な自己整合性を備えた隆起型外因性ベースを有するバイポーラ・トランジスタ及びその形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |