JP2002134522A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ラテラルバイポーラトランジスタの外部エミッ
タ領域と外部ベース領域の寄生容量及び寄生ベース抵抗
を低減させ、高周波特性及び雑音特性の改善する。 【解決手段】SOI基板のシリコンに形成されるコレクタ
領域１０５，１０７、内部ベース領域１０４及び内部エ
ミッタ領域１１８と、前記コレクタ領域１０５，１０７
の一部上に形成される第1の絶縁膜１０９と、前記第1の
絶縁膜１０９上に形成される前記外部ベース領域１１０
と、前記内部ベース領域１０４と前記外部ベース領域１
１０を接続する接続部１１２と、前記接続部１１２側壁
に形成される第2の絶縁膜１１４と、前記外部ベース領
域１１０上面の高さよりも低い位置に、前記内部エミッ
タ領域１１８側壁に接するよう形成される外部エミッタ
領域１１５と、前記外部エミッタ領域１１５、前記外部
ベース領域１１０、前記接続部１１２、及び上部に前記
第1の絶縁膜１０９が形成されていない前記コレクタ領
域１０５，１０７全面に形成される第1の導電性材料１
１９とを具備したことを特徴する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
特にＳＯＩ（Silicon On Insulator）基板上に形成さ
れるラテラルバイポーラトランジスタ及びその製造方法
に関する。

【０００２】

【従来の技術】近年、半導体装置において、さらなる高
速化、高集積化が要求されている。絶縁膜上にシリコン
薄膜を設けた構造のＳＯＩ（Silicon On Insulator）基
板上に形成されたデバイスは、潜在的に高性能で信頼性
が高く注目されている。ＳＯＩ基板上に形成されるデバ
イスとしては、例えばバイポーラトランジスタがある。
高性能バイポーラトランジスタは、移動体通信の発達に
伴い、電子計算機、光通信、各種アナログ回路等の様々
な応用分野で要求されている。

【０００３】これらのバイポーラトランジスタは高周波
動作が要求されており、この高周波特性は遮断周波数ｆ
_T や最大発振周波数ｆ_maxなどのパラメータを用いて表
すことができる。また、バイポーラトランジスタの中で
も特に、ＳＯＩ基板上にバイポーラトランジスタを横型
（ラテラル型）に構成する手法、例えばIEDM'98：Inter
natinal Electron Devices Meeting ’９８、Techn
ical Digest,p.953、特開平５―１６０１３６号公報、
或いはUSP4,990,991に記載されるような手法を用いるこ
とにより、高速性を追求した場合に寄生容量が大きくな
るという問題をやや緩和することが可能となる。そこ
で、図４乃至図６に、従来の半導体装置としてＳＯＩ基
板上に形成されたＮＰＮ型のラテラルバイポーラトラン
ジスタの構造及びその製造方法を示す。この構造は、公
知例として特開平5-267322に開示されている。

【０００４】まず、図４（ａ）に示すように、ＳＯＩ基
板として、支持基板３０１、埋め込み酸化膜３０２、活
性層Ｓｉ ３０３を用いる。前記活性層Ｓｉ ３０３に
形成される内部ベース領域３０４及び内部コレクタ領域
３０５の形成予定領域に、Ｎ ^-型不純物拡散層３０６を
形成し、外部コレクタ領域３０７の形成予定領域にＮ⁺
型不純物拡散層３０８を形成する。

【０００５】次に、図４（ｂ）に示すように、前記活性
層Ｓｉ ３０３の前記内部コレクタ領域３０５及び前記
外部コレクタ領域３０７上に絶縁膜３０９を堆積する。
前記絶縁膜３０９上には、Ｐ型不純物が導入されたポリ
シリコンを用いて外部ベース領域３１０を形成する。続
いて、前記外部ベース領域３１０上に酸化膜３１１を形
成する。

【０００６】次に、前記外部ベース領域３１０と前記活
性層Ｓｉ ３０３内の前記内部ベース領域３０４の形成
予定領域を接続する接続部３１２を形成する。次にボロ
ン等のＰ型不純物を内部ベース領域に対してイオン注入
を行い、ドーピングする。

【０００７】次に、図４（ｃ）に示すように、まず接続
部３１２の側壁に絶縁膜からなるスペーサ３１４を形成
したのちに、前記スペーサ３１４をマスクとして前記活
性層Ｓｉ ３０３を異方性エッチングする。

【０００８】次に、図５（ａ）に示すように、外部エミ
ッタ領域３１５を構成する導電性材料３１６を基板全体
に堆積したのち砒素等のＮ型不純物をイオン注入により
導入する。次に、前記外部ベース領域３１０上の前記導
電性材料３１６及び前記酸化膜３１１の一部を除去し、
前記外部ベース領域３１０の上面を露出させる。次に、
図５（ｂ）に示すように、前記外部ベース領域３１０及
び前記絶縁膜３０９のエッチングを行うことによって、
前記活性層Ｓｉ ３０３に形成された前記外部コレクタ
領域３０７の上面の一部を露出させる。次に、ＲＴＡ
（Rapid Thermal Anneal）を施すことにより前記外部エ
ミッタ領域３１５から前記内部ベース領域３０４へ砒素
を拡散させ、内部エミッタ領域３１８を形成する。次
に、前記外部エミッタ領域３１５、前記外部ベース領域
３１０、及び前記外部コレクタ領域３０７上に低抵抗な
導電性材料３１９を形成し、層間絶縁膜３２０を全面に
堆積させた後、エミッタ・ベース・コレクタ領域上にコ
ンタクトホールを形成する。続いて、前記コンタクトホ
ールに導電性材料を埋め込むことによってコンタクト３
２１を形成し、図６に示すラテラルバイポーラトランジ
スタを形成する。

【０００９】

【発明が解決しようとする課題】しかしながら上記した
半導体装置は下記のような問題点を有している。すなわ
ち、このラテラルバイポーラトランジスタは、前記酸化
膜３１１及びスペーサ３１４を介して外部エミッタ領域
３１５と外部ベース領域３１０との間に生じる寄生容量
が大きくなるため、バイポーラトランジスタの遮断周波
数f_Tが劣化してしまうという問題があった。

【００１０】また、前記外部ベース領域３１０上の一部
が前記酸化膜３１１に覆われているため、その領域には
低抵抗な導電性材料を貼り付けることができない。それ
ゆえ、内部ベース領域３０４から前記外部ベース領域３
１０上に形成されている前記導電性材料３１９までの高
抵抗領域が長く寄生的なベース抵抗が大きくなるため、
バイポーラトランジスタの最大発振周波数f_maxや雑音特
性が劣化するといった問題があった。

【００１１】また、前記スペーサ３１４はある程度幅を
厚く形成することが望ましい。スペーサ３１４を厚く形
成することにより、外部エミッタ領域上面の高さを低く
形成した場合に発生しやすい外部エミッタ領域３１５と
外部ベース領域３１０とのショートを防止するととも
に、前記外部エミッタ領域３１５と前記外部ベース領域
３１０の容量を低減して遮断周波数f_Tや最大発振周波数
f_maxなどの高周波特性を向上させることが可能である。
しかしながら、前記内部エミッタ領域３１８幅と前記内
部ベース領域３０４幅を一定に保ったまま前記スペーサ
３１４を厚く形成すると、前記内部ベース領域３０４と
前記外部ベース領域３１０との接触面積が小さくなって
しまい、著しいベース抵抗の増大をもたらす。

【００１２】これを防止するためには、前記スペーサ３
１４の厚膜化に伴って前記内部エミッタ領域３１８幅或
いは前記内部ベース領域３０４幅を厚く形成せざるを得
なくなるが、このように形成すると、キャリアの走行時
間が長くなり、バイポーラトランジスタの遮断周波数f_T
や最大発振周波数f_maxなどの著しい劣化を招いてしまう
という問題があった。

【００１３】本発明は上記した問題点を解決すべくなさ
れたもので、前記外部エミッタ領域３１５と前記外部ベ
ース領域３１０との間に生じる寄生容量を低減し、バイ
ポーラトランジスタの遮断周波数f_Tの劣化を防止するこ
とによって、高周波特性に優れたラテラルバイポーラト
ランジスタ及びその製造方法を提供することを目的とす
る。

【００１４】また、前記内部ベース領域３０４から前記
外部ベース領域３１０上に形成されている前記導電性材
料３１９までの高抵抗領域を短くし、寄生的なベース抵
抗を低減することによって低消費電力化するとともに、
バイポーラトランジスタの最大発振周波数f_maxや雑音特
性の劣化を防止し、より高性能で高周波特性に優れたラ
テラルバイポーラトランジスタ及びその製造方法を提供
することを目的とする。

【００１５】さらに、前記内部エミッタ領域３１８幅と
前記内部ベース領域３０４幅を厚く形成することなく前
記スペーサ３１４を厚く形成することにより、前記外部
ベース領域３１０と前記外部エミッタ領域３１５のショ
ートを防止するとともに前記外部ベース領域３１０と前
記外部エミッタ領域３１５の寄生容量を低減して遮断周
波数f_Tや最大発振周波数f_maxなどの劣化を防止し、高周
波特性をより一層向上させることが可能となるラテラル
バイポーラトランジスタ及びその製造方法を提供するこ
とを目的とする。

【００１６】

【課題を解決するための手段】上記した目的を達成する
ため本発明の半導体装置は、酸化膜の上にシリコンを形
成したSOI基板と、前記シリコンに形成される第1の導電
型のコレクタ領域と、前記シリコンに形成される第1の
導電型の内部エミッタ領域と、前記シリコンに形成さ
れ、前記コレクタ領域と前記内部エミッタ領域の間に形
成される第2の導電型の内部ベース領域と、前記コレク
タ領域の一部上に形成される第1の絶縁膜と、前記第1の
絶縁膜の上に形成される前記第2の導電型の外部ベース
領域と、前記内部ベース領域と前記外部ベース領域を接
続する接続部と、前記接続部の側壁に形成される第2の
絶縁膜と、前記外部ベース領域の上面の高さよりも低い
位置に、前記内部エミッタ領域の側壁に接するよう形成
される第1の導電型の外部エミッタ領域と、前記外部エ
ミッタ領域、前記外部ベース領域、前記接続部、及び上
部に前記第1の絶縁膜が形成されていない前記コレクタ
領域の上部全面に形成される第1の導電性材料と、前記
第1の導電性材料を含む前記SOI基板上に形成される第3
の絶縁膜と、前記第1の導電性材料の一部が露出するよ
う開口部を形成し、前記開口部に第2の導電性材料を埋
め込んで形成されるコンタクトと、を具備したことを特
徴する。

【００１７】本発明によれば、前記外部エミッタ領域と
前記外部ベース領域との間で生じる寄生容量を低減する
ことができる。

【００１８】また、前記内部ベース領域から前記外部ベ
ース領域上に形成されている前記第1の導電性材料まで
の高抵抗領域を短くし、寄生的なベース抵抗を低減する
ことができる。

【００１９】また、本発明の半導体装置は、酸化膜の上
にシリコンを形成したSOI基板と、前記シリコンに形成
される第1の導電型のコレクタ領域と、前記シリコンに
形成される第1の導電型の内部エミッタ領域と、前記シ
リコンに形成され、前記コレクタ領域と前記内部エミッ
タ領域の間に形成される第2の導電型の内部ベース領域
と、前記コレクタ領域の一部上に形成される第1の絶縁
膜と、前記第1の絶縁膜の上に形成される前記第2の導電
型の外部ベース領域と、前記内部ベース領域と前記外部
ベース領域を接続する接続部と、前記接続部の側壁に形
成される第2の絶縁膜と、前記外部ベース領域の上面の
高さよりも低い位置に、前記内部エミッタ領域の側壁と
接するように形成され、前記内部エミッタ領域との接続
面は前記第２の絶縁膜が形成された領域の下方にあるよ
うに形成された第1の導電型の外部エミッタ領域と、前
記外部エミッタ領域、前記外部ベース領域、前記接続
部、及び上部に前記第1の絶縁膜が形成されていない前
記コレクタ領域の全面に形成される第1の導電性材料
と、前記第1の導電性材料を含む前記SOI基板上に形成さ
れる第3の絶縁膜と、前記第1の導電性材料の一部が露出
するよう開口部を形成し、前記開口部に第2の導電性材
料を埋め込んで形成されるコンタクトと、を具備したこ
とを特徴する。

【００２０】本発明によれば、前記した効果の他にさら
に、前記内部エミッタ領域と前記内部ベース領域の接合
の深さを変化させることなく、前記第2の絶縁膜によっ
て前記外部エミッタ領域と前記外部ベース領域とのショ
ートを防止することができる。

【００２１】また、前記第1の導電性材料はシリサイド
であることを特徴とする。

【００２２】また、前記第2の絶縁膜は窒化膜であり、
前記窒化膜と前記シリコンの間には酸化膜が形成されて
いることを特徴とする。

【００２３】また、前記外部エミッタ領域及び前記外部
ベース領域はポリシリコンによって形成されていること
を特徴とする。

【００２４】また、本発明の半導体装置の製造方法は、
酸化膜の上にシリコンを形成することによってSOI基板
を形成する工程と、前記シリコンに第1の導電型のコレ
クタ領域を形成する工程と、前記シリコンに第2の導電
型の内部ベース領域を形成する工程と、前記コレクタ領
域の一部上に第1の絶縁膜を形成する工程と、前記第1の
絶縁膜の上に前記第2の導電型の外部ベース領域を形成
する工程と、前記外部ベース領域の上に第4の絶縁膜を
形成する工程と、前記内部ベース領域と前記外部ベース
領域を接続する接続部を形成する工程と、前記接続部及
び第4の絶縁膜の側壁に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜をマスクとして前記酸化膜の上面及び
前記内部ベース領域の側壁が露出するよう、前記シリコ
ンの異方性エッチングを行う工程と、前記外部ベース領
域の上面の高さよりも低い位置に、前記内部ベース領域
の側壁に接するよう前記第1の導電型の外部エミッタ領
域を形成する工程と、前記第2の絶縁膜及び前記第4の絶
縁膜をエッチングし、前記外部ベース領域及び前記接続
部の上面を露出する工程と、前記外部エミッタ領域の第
1の導電型の不純物を、前記内部ベース領域に拡散する
ことによってエミッタ領域を形成する工程と、前記外部
エミッタ領域、前記外部ベース領域、前記接続部、及び
上部に前記第1の絶縁膜が形成されていない前記コレク
タ領域の上部全面に、第1の導電性材料を形成する工程
と、前記第1の導電性材料を含む前記SOI基板上に第3の
絶縁膜を形成する工程と、前記第1の導電性材料の一部
が露出するよう開口部を形成し、前記開口部に第2の導
電性材料を埋め込んでコンタクトを形成する工程と、を
具備したことを特徴する。

【００２５】本発明によれば、前記外部エミッタ領域と
前記外部ベース領域との間で生じる寄生容量を低減する
ことができる。

【００２６】また、本発明の半導体装置の製造方法は、
酸化膜の上にシリコンを形成することによってSOI基板
を形成する工程と、前記シリコンに第1の導電型のコレ
クタ領域を形成する工程と、前記シリコンに第2の導電
型の内部ベース領域を形成する工程と、前記コレクタ領
域の一部上に第1の絶縁膜を形成する工程と、前記第1の
絶縁膜の上に前記第2の導電型の外部ベース領域を形成
する工程と、前記外部ベース領域の上に第4の絶縁膜を
形成する工程と、前記内部ベース領域と前記外部ベース
領域を接続する接続部を形成する工程と、前記接続部及
び前記第4の絶縁膜の側壁に第2の絶縁膜を形成する工程
と、前記第2の絶縁膜をマスクとして前記酸化膜の上面
及び前記内部ベース領域の側壁が露出するよう、前記シ
リコンの異方性エッチングを行い、続いて等方性エッチ
ングを行うことによって前記内部ベース領域の一部を後
退させる工程と、前記外部ベース領域の上面の高さより
も低い位置に、前記内部ベース領域の側壁と接するよう
前記第1の導電型の外部エミッタ領域を形成する工程
と、前記第2の絶縁膜及び前記第4の絶縁膜をエッチング
し、前記外部ベース領域及び前記接続部の上面を露出す
る工程と、前記外部エミッタ領域の第1の導電型の不純
物を、前記内部ベース領域に拡散することによってエミ
ッタ領域を形成する工程と、前記外部エミッタ領域、前
記外部ベース領域、前記接続部、及び上部に前記第1の
絶縁膜が形成されていない前記コレクタ領域の上部全面
に、第1の導電性材料を形成する工程と、前記第1の導電
性材料を含む前記SOI基板上に第3の絶縁膜を形成する工
程と、前記第1の導電性材料の一部が露出するよう開口
部を形成し、前記開口部に第2の導電性材料を埋め込ん
でコンタクトを形成する工程と、を具備したことを特徴
する。

【００２７】本発明によれば、前記した効果の他にさら
に、前記内部エミッタ領域と前記内部ベース領域の接合
の深さを変化させることなく、前記第2の絶縁膜によっ
て前記外部エミッタ領域と前記外部ベース領域とのショ
ートを防止することができる。

【００２８】また、前記外部エミッタ領域を形成する工
程は、前記外部エミッタ領域を構成する導電性材料をSO
I基板上に堆積し、前記内部ベース領域上の領域にレジ
ストパターンを形成し、このレジストパターンをマスク
に、前記導電性材料を等方性エッチングによってエッチ
ングすることにより前記外部エミッタ領域を形成するこ
とを特徴とする。

【００２９】本発明によれば、前記外部エミッタ領域の
高さを自由に選択して形成することができる。

【００３０】また、前記外部エミッタ領域及び前記外部
ベース領域はポリシリコンによって形成されていること
を特徴とする。

【００３１】また、前記第1の導電性材料はシリサイド
であることを特徴とする。

【００３２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。 （第1の実施の形態）本実施の形態においては、ＳＯＩ
基板上に形成されるＮＰＮ型ラテラルバイポーラトラン
ジスタの構造及びその製造方法について示す。図面はい
ずれも断面図である。

【００３３】まず、図１（ａ）に示すように、ＳＯＩ基
板として、支持基板１０１、埋め込み酸化膜１０２、活
性層Ｓｉ １０３を用いる。前記活性層Ｓｉ １０３に
形成される内部ベース領域１０４及び内部コレクタ領域
１０５の形成予定領域に、Ｎ ^-型不純物拡散層１０６を
形成し、外部コレクタ領域１０７の形成予定領域にＮ⁺
型不純物拡散層１０８を形成する。

【００３４】次に、図１（ｂ）に示すように、前記活性
層Ｓｉ １０３の前記内部コレクタ領域１０５及び前記
外部コレクタ領域１０７上に絶縁膜１０９を堆積する。
前記絶縁膜１０６上には、例えば不純物濃度が10²⁰cm^-3
程度のＰ型不純物を導入したポリシリコンを用いて外部
ベース領域１１０を形成する。続いて、前記外部ベース
領域１１０上に酸化膜１１１を形成する。

【００３５】次に内部ベース領域１０４の形成予定領域
を開口したレジストパターンを形成し、酸化膜１１１、
ポリシリコン１１０、絶縁膜１０９を異方性エッチング
により除去する。次に前記開口部の側壁に窒化膜スペー
サを形成し、露出している基板を酸化することにより酸
化膜１１３を形成する。その後、前記窒化膜スペーサを
剥離する。

【００３６】次に、前記外部ベース領域１１０と前記活
性層Ｓｉ １０３内の前記内部ベース領域１０４の形成
予定領域を接続する接続部１１２を形成する。前記接続
部１１２は選択的エピタキシャル成長によって形成して
もよい。

【００３７】なお、前記酸化膜１１３は、後の工程にお
いて前記酸化膜１１３上に堆積される絶縁膜が窒化膜で
ある場合に、前記活性層Ｓｉ １０３と前記窒化膜との
応力緩和にも効果がある。

【００３８】次に例えば不純物濃度が10¹⁸cm^-3程度のボ
ロンやインジウム等のＰ型不純物を前記内部ベース領域
１０４に対して斜め方向からのイオン注入を行い、ドー
ピングする。

【００３９】次に、図１（ｃ）に示すように、まず接続
部１１２の側壁に例えばシリコン窒化膜などの窒化膜か
らなるスペーサ１１４を形成したのちに、前記スペーサ
１１４をマスクとして前記酸化膜１１３及び前記活性層
Ｓｉ １０３を異方性エッチングする。

【００４０】次いで、等方性エッチングにより、前記酸
化膜１１３下の前記活性層Ｓｉを横方向（前記ＳＯＩ基
板の表面と平行方向）に後退させる。この工程によりス
ペーサ１１４で規定される位置よりも内側の位置で、内
部エミッタ領域と外部エミッタ領域が接続されることに
なる。

【００４１】また、このエッチング工程の後に低温短時
間の酸化を行って酸化膜を形成し、ウェットエッチング
によりこの酸化膜を除去する工程を行ってもよい。この
工程を行うことによって、エッチングによって前記活性
層Ｓｉに形成されたダメージ層を除去することができる
ので、電流増幅率の劣化（ベース再結合電流の増大）を
抑制することができる。

【００４２】次に、図２（ａ）に示すように、外部エミ
ッタ領域１１５を構成するポリシリコン１１６を基板全
体に堆積したのち砒素等のＮ型不純物をイオン注入によ
り導入する。次に、前記スペーサ１１４及び前記外部エ
ミッタ領域１１５が形成されている位置の上にレジスト
パターン１１７を形成し、等方性エッチングを行う。こ
れによって、外部ベース領域の上面の高さより外部エミ
ッタ領域の上面の高さが低くなるようにパターニングす
ることが可能となる。その後、前記レジストパターン１
１７を剥離する。

【００４３】このとき、砒素をドーピングしながら堆積
する砒素ドープポリシリコンを用いてもよい。砒素ドー
プポリシリコンを用いることにより、不純物の拡散距離
がエミッタ領域の中央部と端部などの位置によって異な
るために発生する、不純物濃度の不均一を解消すること
ができる。特に、エミッタ領域の表面積の小さいトラン
ジスタにおいては、不純物の深さ方向の拡散距離が、エ
ミッタ領域の中央部と端部で異なることが多く、この手
法を用いることによってトランジスタの電気的特性の劣
化を防ぐことができる。

【００４４】次に、図２（ｂ）に示すように、前記スペ
ーサ１１４及び前記酸化膜１１１のエッチングを行っ
て、前記外部ベース領域１１０及び前記接続部１１２の
上面を露出させる。続いて、前記外部ベース領域１１０
及び前記絶縁膜１０９のエッチングを行って、前記活性
層Ｓｉ １０３に形成された前記外部コレクタ領域１０
７の上面を露出させる。

【００４５】次に、ＲＴＡ（Rapid Thermal Anneal）を
施すことにより前記外部エミッタ領域１１５から前記内
部ベース領域１０４へ砒素を拡散させ、内部エミッタ領
域１１８を形成する。前記外部エミッタ領域１１５から
の不純物の拡散によって前記内部エミッタ領域１１８を
形成するため、深さ方向に均一な不純物プロファイルを
実現することができる。

【００４６】次に、前記外部エミッタ領域１１５、前記
外部ベース領域１１０、及び前記外部コレクタ領域１０
７上に、ＣｏＳｉ、ＴｉＳｉといったシリサイドのよう
な低抵抗な導電性材料１１９を形成し、ＳｉＯ2などの
層間絶縁膜１２０を全面に堆積させた後、エミッタ・ベ
ース・コレクタ領域上にコンタクトホールを形成する。
続いて、前記コンタクトホールにWなどの導電性材料を
埋め込むことによってコンタクト１２１を形成し、図３
に示すラテラルバイポーラトランジスタを形成する。

【００４７】上記の本実施の形態において、前記外部エ
ミッタ領域１１５の上面の高さは前記外部ベース領域１
１０を形成するポリシリコンの上面の高さよりも低い構
造を有している。このように形成することによって、前
記外部エミッタ領域１１５と前記外部ベース領域１１０
とのオーバーラップ面積を小さくし、両領域間で生じる
寄生容量を低減することによって、バイポーラトランジ
スタの遮断周波数f_Tの劣化を防止し、高周波特性に優れ
たラテラルバイポーラトランジスタを提供することがで
きる。

【００４８】また、上記した構造を有しているため、前
記接続部１１２及び前記外部ベース領域１１０の上面全
体に低抵抗な前記導電性材料１１９を形成することがで
き、前記内部ベース領域１０４真上に、より近い位置に
前記コンタクトホール１２１を形成している。このよう
に形成することによって、前記内部ベース領域１０４か
ら前記外部ベース領域１１０上に形成されている前記導
電性材料１１９までの高抵抗領域を短くし、寄生的なベ
ース抵抗を低減することによって低消費電力化するとと
もに、バイポーラトランジスタの最大発振周波数f_maxや
雑音特性の劣化を防止し、より高性能で高周波特性に優
れたラテラルバイポーラトランジスタを提供することが
できる。

【００４９】さらに、等方性エッチングによって、前記
酸化膜１１３下の前記活性層Ｓｉ１０３を横方向に後退
させ、前記スペーサ１１４で規定される位置よりも内側
の位置で、内部エミッタ領域と外部エミッタ領域が接続
される構造を形成している。このように形成することに
よって、前記内部エミッタ領域１１８幅と前記内部ベー
ス領域１０４幅を厚く形成することなく前記スペーサ１
１４を厚く形成することが可能となり、前記外部ベース
領域１１０と前記外部エミッタ領域１１５のショートを
防止するとともに前記外部エミッタ領域１１５と前記外
部ベース領域１１０の容量を低減して遮断周波数f_Tや最
大発振周波数f_maxなどの劣化を防止し、高周波特性をよ
り一層向上させることが可能となるラテラルバイポーラ
トランジスタを提供することができる。

【００５０】よって、本実施の形態を適用することによ
り高周波特性や雑音特性が著しく改善されたラテラルバ
イポーラトランジスタを提供することができる。

【００５１】以上、第１の実施の形態について説明を行
ったが、本発明の適用はＮＰＮ型バイポーラトランジス
タに限定されず、導電型を適宜入れ替えることでＰＮＰ
型バイポーラトランジスタにおいても形成できることは
言うまでもない。また、このラテラルバイポーラトラン
ジスタを相補型MOSトランジスタ（CMOSトランジスタ）
とともに形成することによって構成されるBiCMOSとして
用いてもよい。高周波特性や雑音特性に優れた高性能な
バイポーラトランジスタの駆動能力とCMOSトランジスタ
の低消費電力、高集積度という利点を生かし、より高速
で高性能な回路を実現することが可能となる。

【００５２】

【発明の効果】以上詳述したように、本発明によれば、
外部エミッタ領域の上面の高さを外部ベース領域の上面
の高さよりも低い構造とすることによって、外部エミッ
タ領域と外部ベース領域とのオーバーラップ面積を小さ
くし、両領域間で生じる寄生容量を低減することによっ
て、バイポーラトランジスタの遮断周波数f_Tの劣化を防
止し、高周波特性に優れた半導体装置及びその製造方法
を提供することができる。

【００５３】また、上記した構造を有していることによ
り、接続部及び外部ベース領域の上面全体に低抵抗な導
電性材料を形成することができ、内部ベース領域真上
に、より近い位置にコンタクトホールを形成することが
可能となる。よって、寄生的なベース抵抗を低減するこ
とによって低消費電力化するとともに、バイポーラトラ
ンジスタの最大発振周波数f_maxや雑音特性の劣化を防止
し、より高性能で高周波特性に優れた半導体装置及びそ
の製造方法を提供することができる。

【００５４】さらに、等方性エッチングによって、スペ
ーサで規定される位置よりも内側の位置で、内部エミッ
タ領域と外部エミッタ領域が接続される構造を形成し、
内部エミッタ領域幅と内部ベース領域幅を厚く形成する
ことなくスペーサを厚く形成することが可能とする。こ
のように形成することによって、外部ベース領域と外部
エミッタ領域のショートを防止するとともに外部エミッ
タ領域と外部ベース領域の容量を低減して遮断周波数f_T
や最大発振周波数f_maxなどの劣化を防止し、高周波特性
をより一層向上させることが可能となる半導体装置及び
その製造方法を提供することができる。

【００５５】よって、高周波特性や雑音特性が著しく改
善された半導体装置を提供することができる。

【図面の簡単な説明】

【図1】 本発明の第1の実施の形態に係る半導体装置の
製造方法の一部工程を示す要部断面図である。

【図２】 本発明の第1の実施の形態に係る半導体装置
の製造方法の一部工程を示す要部断面図である。

【図３】 本発明の第1の実施の形態に係る半導体装置
の構造を示す要部断面図である。

【図４】 従来の半導体装置の製造方法の一部工程を示
す要部断面図である。

【図５】 従来の半導体装置の製造方法の一部工程を示
す要部断面図である。

【図６】 従来の半導体装置の構造を示す要部断面図で
ある。

【符号の説明】

101…支持基板、102…埋め込み酸化膜、103…活性層Ｓ
ｉ、104…内部ベース領域、105…内部コレクタ領域、10
6…Ｎ^-不純物拡散層、107…外部コレクタ領域、108…Ｎ
⁺不純物拡散層、109…絶縁膜、110…外部ベース領域、1
11…酸化膜、112…接続部、113…酸化膜、114…スペー
サ、115…外部エミッタ領域、116…ポリシリコン、117
…レジストパターン、118…内部エミッタ領域、119…導
電性材料、120…層間絶縁膜、121…コンタクト、301…
支持基板、302…埋め込み酸化膜、303…活性層Ｓｉ、30
4…内部ベース領域、305…内部コレクタ領域、306…Ｎ^-
不純物拡散層、307…外部コレクタ領域、308…Ｎ⁺不純
物拡散層、309…絶縁膜、310…外部ベース領域、311…
酸化膜、312…接続部、314…スペーサ、315…外部エミ
ッタ領域、316…ポリシリコン、318…内部エミッタ領
域、319…導電性材料、320…層間絶縁膜、321…コンタ
クト

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井納 和美 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F003 AP05 AZ03 BB07 BB08 BC07 BC08 BE07 BE08 BH07 BN01 BP06 BP22 BP93 BS04 BS05 BS08

Claims (6)

【特許請求の範囲】
1. 【請求項１】 酸化膜の上にシリコンを形成したSOI基
   板と、 前記シリコンに形成される第1の導電型のコレクタ領域
   と、 前記シリコンに形成される第1の導電型の内部エミッタ
   領域と、 前記シリコンに形成され、前記コレクタ領域と前記内部
   エミッタ領域の間に形成される第2の導電型の内部ベー
   ス領域と、 前記コレクタ領域の一部上に形成される第1の絶縁膜
   と、 前記第1の絶縁膜の上に形成される前記第2の導電型の外
   部ベース領域と、 前記内部ベース領域と前記外部ベース領域を接続する接
   続部と、 前記接続部の側壁に形成される第2の絶縁膜と、 前記外部ベース領域の上面の高さよりも低い位置に、前
   記内部エミッタ領域の側壁に接するよう形成される第1
   の導電型の外部エミッタ領域と、を具備したことを特徴
   する半導体装置。
2. 【請求項２】 酸化膜の上にシリコンを形成したSOI基
   板と、 前記シリコンに形成される第1の導電型のコレクタ領域
   と、 前記シリコンに形成される第1の導電型の内部エミッタ
   領域と、 前記シリコンに形成され、前記コレクタ領域と前記内部
   エミッタ領域の間に形成される第2の導電型の内部ベー
   ス領域と、 前記コレクタ領域の一部上に形成される第1の絶縁膜
   と、 前記第1の絶縁膜の上に形成される前記第2の導電型の外
   部ベース領域と、 前記内部ベース領域と前記外部ベース領域を接続する接
   続部と、 前記接続部の側壁に形成される第2の絶縁膜と、 前記外部ベース領域の上面の高さよりも低い位置に、前
   記内部エミッタ領域の側壁と接するように形成され、前
   記内部エミッタ領域との接合面は前記第２の絶縁膜が形
   成された領域の下方にあるように形成された第1の導電
   型の外部エミッタ領域と、を具備したことを特徴する半
   導体装置。
3. 【請求項３】 前記第2の絶縁膜は窒化膜であり、前記
   窒化膜と前記シリコンの間には酸化膜が形成されている
   ことを特徴とする請求項1又は２記載の半導体装置。
4. 【請求項４】 酸化膜の上にシリコンを形成することに
   よってSOI基板を形成する工程と、 前記シリコンに第1の導電型のコレクタ領域を形成する
   工程と、 前記シリコンに第2の導電型の内部ベース領域を形成す
   る工程と、 前記コレクタ領域の一部上に第1の絶縁膜を形成する工
   程と、 前記第1の絶縁膜の上に前記第2の導電型の外部ベース領
   域を形成する工程と、 前記外部ベース領域の上に第4の絶縁膜を形成する工程
   と、 前記内部ベース領域と前記外部ベース領域を接続する接
   続部を形成する工程と、 前記接続部及び前記第4の絶縁膜の側壁に第2の絶縁膜を
   形成する工程と、 前記第2の絶縁膜をマスクとして前記酸化膜の上面及び
   前記内部ベース領域の側壁が露出するよう、前記シリコ
   ンの異方性エッチングを行う工程と、 前記外部ベース領域の上面の高さよりも低い位置に、前
   記内部ベース領域の側壁に接するよう前記第1の導電型
   の外部エミッタ領域を形成する工程と、 前記第2の絶縁膜及び前記第4の絶縁膜をエッチングし、
   前記外部ベース領域及び前記接続部の上面を露出する工
   程と、 前記外部エミッタ領域の第1の導電型の不純物を、前記
   内部ベース領域に拡散することによってエミッタ領域を
   形成する工程と、 前記外部エミッタ領域、前記外部ベース領域、前記接続
   部、及び上部に前記第1の絶縁膜が形成されていない前
   記コレクタ領域の上部全面に、第1の導電性材料を形成
   する工程と、 前記第1の導電性材料を含む前記SOI基板上に第3の絶縁
   膜を形成する工程と、 前記第1の導電性材料の一部が露出するよう開口部を形
   成し、前記開口部に第2の導電性材料を埋め込んでコン
   タクトを形成する工程と、を具備したことを特徴する半
   導体装置の製造方法。
5. 【請求項５】 酸化膜の上にシリコンを形成することに
   よってSOI基板を形成する工程と、 前記シリコンに第1の導電型のコレクタ領域を形成する
   工程と、 前記シリコンに第2の導電型の内部ベース領域を形成す
   る工程と、 前記コレクタ領域の一部上に第1の絶縁膜を形成する工
   程と、 前記第1の絶縁膜の上に前記第2の導電型の外部ベース領
   域を形成する工程と、前記外部ベース領域の上に第4の
   絶縁膜を形成する工程と、 前記内部ベース領域と前記外部ベース領域を接続する接
   続部を形成する工程と、 前記接続部及び前記第4の絶縁膜の側壁に第2の絶縁膜を
   形成する工程と、 前記第2の絶縁膜をマスクとして前記酸化膜の上面及び
   前記内部ベース領域の側壁が露出するよう、前記シリコ
   ンの異方性エッチングを行い、続いて等方性エッチング
   を行うことによって前記内部ベース領域の一部を後退さ
   せる工程と、 前記外部ベース領域の上面の高さよりも低い位置に、前
   記内部ベース領域の側壁と接するよう前記第1の導電型
   の外部エミッタ領域を形成する工程と、 前記第2の絶縁膜及び前記第4の絶縁膜をエッチングし、
   前記外部ベース領域及び前記接続部の上面を露出する工
   程と、 前記外部エミッタ領域の第1の導電型の不純物を、前記
   内部ベース領域に拡散することによってエミッタ領域を
   形成する工程と、 前記外部エミッタ領域、前記外部ベース領域、前記接続
   部、及び上部に前記第1の絶縁膜が形成されていない前
   記コレクタ領域の上部全面に、第1の導電性材料を形成
   する工程と、 前記第1の導電性材料を含む前記SOI基板上に第3の絶縁
   膜を形成する工程と、 前記第1の導電性材料の一部が露出するよう開口部を形
   成し、前記開口部に第2の導電性材料を埋め込んでコン
   タクトを形成する工程と、を具備したことを特徴する半
   導体装置の製造方法。
6. 【請求項６】 前記外部エミッタ領域を形成する工程
   は、前記外部エミッタ領域を構成する導電性材料をSOI
   基板上に堆積し、前記内部ベース領域上の領域にレジス
   トパターンを形成し、このレジストパターンをマスクに
   前記導電性材料を等方性エッチングによりエッチングす
   ることによって前記外部エミッタ領域を形成することを
   特徴とする請求項４又は５記載の半導体装置の製造方
   法。