JPH1041319A - バイポーラトランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 バイポーラトランジスタにおけるベース抵抗
（ｒｂｂ′）を低減し、遮断周波数及び最大発振周波数
の改善を図る。 【解決手段】 ベース電極４５に接続された外部ベース
領域４１を有し、外部ベース領域４１のベース電極４５
に接する部分を含む一部が高融点金属シリサイド層４２
で形成され、ベース電極４５の一部又は全部が高融点金
属シリサイド層で形成された構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタ及びその製造方法に関する。

【０００２】

【従来の技術】バイポーラトランジスタとして、例えば
ベース電極及びエミッタ電極からの不純物拡散で自己整
合的に外部ベース領域及びエミッタ領域を形成して成る
いわゆる自己整合型のバイポーラトランジスタが知られ
ている。図１２は、自己整合型のバイポーラトランジス
タの例を示す。このバイポーラトランジスタ（本例では
ｎｐｎバイポーラトランジスタを示す）１は、ｐ型のシ
リコン半導体基板２上に高濃度のｎ型埋め込み層３を介
してコレクタ領域となるｎ型エピタキシャル層４が形成
され、選択酸化（いわゆるＬＯＣＯＳ）による素子分離
領域５により区分された１の領域にｐ型のベース領域６
及びｎ型のエミッタ領域７が形成され、他の領域に高濃
度のｎ型のコレクタ電極取り出し領域８が形成されてな
る。

【０００３】ｐ型ベース領域６は、ｎ型エピタキシャル
層４の表面に形成された真性ベース領域１０と、之に接
触してベース電極１１であるｐ型不純物がドープされた
多結晶シリコン層からの不純物拡散で形成された外部ベ
ース領域（いわゆるグラフトベース領域）１２とから形
成される。ｎ型のエミッタ領域７は、エミッタ電極１３
であるｎ型不純物がドープされた多結晶シリコン層から
の不純物拡散で形成される。エミッタ領域７は、側壁絶
縁膜（いわゆるサイドウォール）によって小さい面積に
形成される。即ち、エミッタ領域７と外部ベース領域１
２は、夫々エミッタ電極１３とベース電極１１からの不
純物拡散で自己整合的に形成される。

【０００４】エミッタ電極１３には例えば埋め込みタン
グステン層１５を介して例えばＡｌによるエミッタ配線
１６が接続され、ベース電極１１には、同様に埋め込み
タングステン層１５を介してＡｌによるベース配線１７
が接続され、コレクタ電極取り出し領域８には、同様に
埋め込みタングステン層１５を介してＡｌによるコレク
タ配線１８が接続される。１９は層間絶縁膜を示す。

【０００５】上述したように、従来、ベースコンタクト
拡散領域、即ち外部ベース領域１２は、ベース電極１１
となる多結晶シリコンから熱処理による不純物拡散のみ
によって形成され、ベース電極１１は多結晶シリコン層
に高濃度の不純物イオン注入のみによって形成されてい
た。

【０００６】

【発明が解決しようとする課題】ところで、上述したバ
イポーラトランジスタ１において、外部ベース領域１２
を、例えばＮ₂ 雰囲気中、９００℃、１２分の熱処理に
よって、多結晶シリコン層（例えば厚さ１５０ｎｍ）か
らの不純物拡散（例えばボロン）のみにより形成した場
合、外部ベース領域１２のシート抵抗は、概略２００〜
３００Ω／□程度になる。このシート抵抗値は、外部ベ
ース領域１２のシート抵抗として近年のディープサブミ
クロン（０．２μｍ〜０．３５μｍ）デバイスの傾向か
らみて大きい値と云える。

【０００７】ここで、外部ベース領域１２のシート抵抗
値は、バイポーラトランジスタ特性を表わす重要なパラ
メータの一つであるベース抵抗（ｒｂｂ′）に直接影響
し、このベース抵抗を低減できないと、バイポーラトラ
ンジスタにおいて最も重要といわれる遮断周波数（ｆ
Ｔ）及び最大発振周波数（ｆｍａｘ）の改善は、非常に
難しくなる問題がある。

【０００８】本発明は、上述の点に鑑み、ベース抵抗
（ｒｂｂ′）の大幅な低減を可能にし、遮断周波数及び
最大発振周波数を改善できるようにしたバイポーラトラ
ンジスタ及びその製造方法を提供するものである。

【０００９】

【課題を解決するための手段】本発明に係るバイポーラ
トランジスタは、少なくともベース電極に接続された外
部ベース領域の一部を高融点金属シリサイド化した構成
とする。外部ベース領域の一部が高融点金属シリサイド
化することによって、外部ベース領域のシート抵抗が低
減し、全体のベース抵抗（ｒｂｂ′）の低減が図れる。

【００１０】本発明に係るバイポーラトランジスタの製
造方法は、半導体基板の外部ベース領域に対応する部分
に第１の高融点金属シリサイド層を形成し、この第１の
高融点金属シリサイド層に接するベース電極となるべき
多結晶シリコン層を形成してこの多結晶シリコン層の一
部を高融点金属シリサイド化し、真性ベース領域及び之
に接するエミッタ電極を形成した後、エミッタ電極及び
ベース電極からの夫々の不純物拡散でエミッタ領域と、
第１の高融点金属シリサイド層を半導体基板より分離す
るための外部ベース領域となる半導体領域とを形成す
る。

【００１１】また、本発明に係るバイポーラトランジス
タの製造方法は、半導体基板に外部ベースとなるべき半
導体領域を形成した後、半導体領域に接して形成された
多結晶シリコン層を高融点金属シリサイド化してベース
電極を形成すると共に、半導体領域内に高融点金属シリ
サイド層を形成し、次いで真性ベース領域及びエミッタ
領域を形成する。

【００１２】本発明の製造方法によれば、外部ベース領
域の一部が高融点金属シリサイド化されると共に、ベー
ス電極の一部又は全部が高融点金属シリサイド化される
ので、外部ベース領域のシート抵抗及びベース電極のシ
ート抵抗が低減し、全体のベース抵抗（ｒｂｂ′）を低
減することができる。

【００１３】

【発明の実施の形態】第１の本発明に係るバイポーラト
ランジスタは、ベース電極に接続された外部ベース領域
を有し、外部ベース領域のベース電極に接する部分を含
む一部が高融点金属シリサイド化された構成とする。

【００１４】第２の本発明は、上記第１の発明のバイポ
ーラトランジスタにおいて、高融点金属シリサイドをＣ
ｏシリサイドで構成する。

【００１５】第３の本発明は、上記第１の発明のバイポ
ーラトランジスタにおいて、ベース電極の一部又は全部
を高融点金属シリサイド化した構成とする。

【００１６】第４の本発明は、上記第２の発明のバイポ
ーラトランジスタにおいて、ベース電極の一部又は全部
をＣｏシリサイド化した構成とする。

【００１７】本発明に係るバイポーラトランジスタの製
造方法は、半導体基板の外部ベース領域に対応する部分
に第１の高融点金属シリサイド層を形成する工程と、第
１の高融点金属シリサイド層に接続してベース電極とな
るべき多結晶シリコン層を形成し、多結晶シリコン層の
一部を高融点金属シリサイド化する工程と、真性ベース
領域を形成する工程と、真性ベース領域に接するエミッ
タ電極を形成する工程と、エミッタ電極及びベース電極
から不純物拡散でエミッタ領域と、第１の高融点金属シ
リサイド層を半導体基板より分離するための外部ベース
領域となる半導体領域とを形成する工程を有する。

【００１８】本発明に係るバイポーラトランジスタの製
造方法は、半導体基板に外部ベースとなるべき半導体領
域を形成する工程と、半導体領域に接して形成された多
結晶シリコン層を高融点金属シリサイド化してベース電
極を形成すると共に、半導体領域内に高融点金属シリサ
イド層を形成する工程と、ベース電極、高融点金属シリ
サイド層及び半導体領域を選択的に除去して半導体基板
が臨む開口を形成する工程と、開口を通して半導体基板
に真性ベース領域を形成する工程と、真性ベース領域に
接するエミッタ電極を形成する工程と、エミッタ電極か
ら不純物拡散でエミッタ領域を形成する工程を有する。

【００１９】以下、図面を参照して本発明の実施例を説
明する。

【００２０】図１は、本発明に係るバイポーラトランジ
スタ、いわゆる自己整合型のバイポーラトランジスタの
一例を示す。本例に係るバイポーラトランジスタ３１
は、第１導電型例えばｐ型のシリコン半導体基板３２上
に第２導電型即ちｎ型の高濃度の埋め込み層３３を介し
てコレクタ領域となる第２導電型即ちｎ型のエピタキシ
ャル層３４が形成され、選択酸化（いわゆるＬＯＣＯ
Ｓ）による素子分離領域３５により区分された１の領域
に第１導電型即ちｐ型のベース領域３６及び第２導電型
即ちｎ型のエミッタ領域３７が形成され、他の領域にｎ
型埋め込み層３３に接続するｎ型の高濃度のコレクタ電
極取り出し領域３８が形成されてなる。

【００２１】ｐ型のベース領域３６は、コレクタ領域と
なるｎ型エピタキシャル層３４の表面に形成された真性
ベース領域４０と之に接触する外部ベース領域４１とか
ら構成される。

【００２２】そして、本例では、特に、外部ベース領域
４１が高融点金属シリサイド層、例えばＣｏシリサイド
層４２と高濃度のｐ型半導体領域４３とより形成され
る。同時に、外部ベース領域４１の一部となるＣｏシリ
サイド層４２に接続されるベース電極４５が例えばｐ型
不純物をドープした多結晶シリコン層４６とその上の高
融点金属シリサイド層、例えばＣｏシリサイド層４７の
２層構造で形成される。ベース電極４５としては、全て
をＣｏシリサイド層で形成するようにしてもよい。

【００２３】外部ベース領域の一部となるｐ型半導体領
域４３は、Ｃｏシリサイド層４２をコレクタ領域となる
ｎ型エピタキシャル層３４より分離するためにＣｏシリ
サイド層４２の下にＣｏシリサイド層４２を囲うように
形成され、且つ真性ベース領域４０に接するように形成
される。

【００２４】この外部ベース領域４１では、例えばベー
ス電極４５が多結晶シリコン層４６とＣｏシリサイド層
４７で構成される場合には、外部ベース領域の一部を構
成するｐ型半導体領域４３が多結晶シリコン層４６から
の不純物拡散で形成される。

【００２５】ベース電極４５の全てがＣｏシリサイド層
で形成される場合には、例えばベース電極のＣｏシリサ
イド化と同時に外部ベース領域の一部を構成するＣｏシ
リサイド層４７が形成される。

【００２６】ｎ型のエミッタ領域３７は、ｎ型不純物が
ドープされた多結晶シリコン層からなるエミッタ電極４
９からの不純物拡散で形成される。なおエミッタ電極４
９は多結晶シリコン層の一部を高融点金属シリサイド
化、例えばＣｏシリサイド化することも可能である。エ
ミッタ領域３７は、側壁絶縁膜５１（いわゆるサイドウ
ォール）によって小さい面積に形成される。５０，５
２，５３は層間絶縁膜を示す。そして、層間絶縁膜５３
に形成したコンタクトホール内に夫々ベース電極４５、
エミッタ電極４９及びコレクタ電極取り出し領域３８と
接続する例えば埋め込みタングステン層５４が形成さ
れ、各タングステン層５４上に之等と接続する例えばＡ
ｌによるベース電極配線５５、エミッタ電極配線５６、
及びコレクタ電極配線５７が形成される。

【００２７】かかる構成のバイポーラトランジスタ３１
によれば、外部ベース領域４１のベース電極４５に接す
る部分を含む一部がＣｏシリサイド層４７で形成されて
いるので、外部ベース領域４１のシート抵抗を低減する
ことができる。また、ベース電極４５の一部又は全部が
Ｃｏシリサイド化することにより、ベース電極４５のシ
ート抵抗を低減することができる。

【００２８】本例では、例えば外部ベース領域４１及び
ベース電極４５のシート抵抗を約１０Ω／□とすること
ができ、従来技術と比べて１／２０〜１／３０程度に減
少される。更にベースコンタクト抵抗も大幅に減少す
る。即ち、ベース電極４５が外部ベース領域４１のＣｏ
シリサイド層４２と接続されるので、ベース電極４５と
外部ベース領域４１とのコンタクト抵抗が低減する。ま
た、ベース電極４５のＣｏシリサイド層４７とタングス
テン埋め込み層５４とが接続するので、ベース電極４５
と配線５５とのコンタクト抵抗が低減する。従って、ベ
ース抵抗（ｒｂｂ′）を大幅に低減することができる。

【００２９】このベース抵抗の低減で、遮断周波数（ｆ
Ｔ）及び最大発振周波数（ｆｍａｘ）が改善される。こ
こでｆｍａｘは数１の関係式があるため、ベース抵抗
（ｒｂｂ′）の低減により最大発振周波数（ｆｍａｘ）
が改善されることが分かる。

【００３０】

【数１】

【００３１】一方、高融点金属シリサイドとして、Ｃｏ
シリサイドを用いるときは、製造過程での高温熱処理、
例えば層間絶縁膜のリフロー処理（９００℃程度）、或
はエミッタ電極、ベース電極からの不純物抵抗のための
熱処理（９００℃以上）に耐えることができる。

【００３２】次に、本発明に係るバイポーラトランジス
タの製造方法の実施例を説明する。

【００３３】図２〜図７は、本発明製法の一例を示す。
先ず、図２Ａに示すように、ｐ型シリコン半導体基板３
２上に例えばＳｂの固相拡散によりｎ型埋め込み層３３
を形成し、コレクタ領域となるｎ型のエピタキシャル層
３４を例えば１．０μｍの厚さに成長する。その後、選
択酸化（ＬＯＣＯＳ）による厚さ４００ｎｍの素子分離
領域３５を形成する。次いで、素子分離領域３５で区分
された他の領域Ｂに高濃度のｎ型不純物のイオン注入
（例えば燐を７０ＫｅＶ、４００ＫｅＶで３×１５¹⁵〜
７×１０¹⁵ｃｍ ² 程度のイオン注入）により、コレクタ
電極取り出し領域３８を形成する。その後、層間絶縁膜
（例えばＴＥＯＳを用いた減圧ＣＶＤによるＳｉＯ
₂ 膜、膜厚１５０ｎｍ）５２を堆積し、素子分離領域３
５で区分された１の領域Ａに対応するベースコンタクト
部分の層間絶縁膜５２を例えばドライエッチングにより
選択的に除去し、ｎ型エピタキシャル層３４が臨む開口
６１を形成する。

【００３４】次に、図２Ｂに示すように、Ｃｏの全面ス
パッタを行って厚さ例えば１００ｎｍのＣｏ層６２を形
成し、次いで熱処理して開口６１に臨むベースコンタク
ト領域のｎ型エピタキシャル層３４の表面をＣｏシリサ
イド化し、外部ベース領域の一部を構成する例えば厚さ
１５０ｎｍのＣｏシリサイド層４２を形成する。このと
き、Ｃｏシリサイド化（即ちＣｏシリサイド膜４２）の
膜厚によって外部ベース領域のシート抵抗が決められ
る。

【００３５】ここでＣｏシリサイドには、Ｃｏ₂ Ｓｉ，
ＣｏＳｉ，ＣｏＳｉ₂ の３つの相があり、各々の比抵抗
は 〜７０μΩｃｍ、１００〜１５０μΩｃｍ、１４
〜１７μΩｃｍでありＣｏＳｉ₂ は最も低抵抗な相であ
る。Ｃｏ₂ Ｓｉ，ＣｏＳｉ，ＣｏＳｉ₂ が形成される温
度は各々４００℃程度、４５０〜５５０℃、７００℃以
上の温度である。図２Ｂに示すＣｏシリサイド層４２
は、ＣｏＳｉ₂ の相になる。

【００３６】次に、例えば塩酸過水のエッチング液によ
るいわゆるウエットエッチングによりＣｏ層６２のみを
除去する。次いで、図３Ｃに示すように、ベース電極と
なる例えば厚さ１５０ｎｍ程度の多結晶シリコン層４６
を堆積する。その後、多結晶シリコン層４６に高濃度の
ｐ型不純物、例えばボロン６３をドーズ量５×１０¹⁵ｃ
ｍ² 程度、イオン注入して多結晶シリコン層４６を導電
体層とする。

【００３７】次に、図３Ｄに示すように、スパッタリン
グにより多結晶シリコン層４６の全面に例えば厚さ１０
０ｎｍのＣｏ層６４を被着形成し、続いて、熱処理を行
ってＣｏシリサイド化し、多結晶シリコン層４６の一部
表面に例えば厚さ１００ｎｍ程度のＣｏシリサイド層４
７を形成する。このＣｏシリサイド層４７もＣｏＳｉ ₂
の相とする。Ｃｏシリサイド層４７と多結晶シリコン層
４６によって後述するベース電極４５を形成する。この
とき、Ｃｏシリサイド層４７の膜厚によってベース電極
４５のシート抵抗が決められる。

【００３８】次に、例えば塩酸過水のエッチング液によ
るウエットエッチングにより、Ｃｏ層６４のみを除去す
る。続いて、図４Ｅに示すように、ベース電極４５のオ
フセット層間絶縁膜５０、例えばＴＥＯＳを用いた減圧
ＣＶＤによるＳｉＯ₂ 膜を膜厚３００ｎｍ程度堆積す
る。

【００３９】次に、図４Ｆに示すように、フォトレジス
トパターニング及びドライエッチングにより、エミッタ
コンタクト部に対応する領域の層間絶縁膜５０、Ｃｏシ
リサイド層４７、多結晶シリコン層４６及びｎ型エピタ
キシャル層中のＣｏシリサイド層４２を選択的に除去
し、例えば長さ１０μｍ、横０．８μｍの開口６５を形
成する。

【００４０】次に、図５Ｇに示すように、開口６５を通
じてｐ型不純物例えばボロンをイオン注入し、真性ベー
ス領域４０を形成する。この真性ベース領域４０の外周
に接触するように前述した外部ベース領域の一部となる
Ｃｏシリサイド層（いわゆるリングベース領域）４２が
形成される。このＣｏシリサイド層４２は、真性ベース
領域４２の活性化処理等の熱処理において再拡散され
る。上記のｐ型不純物のイオン注入としては、例えばＢ
Ｆ₂ 、５０ＫｅＶでドーズ量５×１０¹³ｃｍ² 程度イオ
ン注入する。

【００４１】次に、図５Ｈに示すように、絶縁膜（例え
ばＴＥＯＳを用いた減圧ＣＶＤによるＳｉＯ₂ 膜、膜厚
５００ｎｍ程度）を堆積し、エッチバックしてエミッタ
コンタクトの開口６５の内側壁にエミッタ電極とベース
電極を分離するための側壁絶縁膜（いわゆるサイドウォ
ール）５１を形成する。

【００４２】次に、フォトレジストパターニング及びド
ライエッチングにより、図６Ｉに示すように、Ｃｏシリ
サイド層４７及び多結晶シリコン層４６を選択的に除去
し、ここにベース電極４５を形成する。

【００４３】次に、エミッタコンタクト部の開口６５を
含んで例えば厚さ１５０ｎｍ程度の多結晶シリコン層６
６を堆積し、この多結晶シリコン層６６に高濃度のｎ型
不純物をイオン注入し（例えばＡｓ⁺ 、７０ＫｅＶ、ド
ーズ量１×１０¹⁶ｃｍ² 程度）、次いでフォトレジスト
パターニング及びドライエッチングにより多結晶シリコ
ン層６６を選択的に除去して図６Ｊに示すように、エミ
ッタ電極４９を形成する。

【００４４】次に、図７Ｋに示すように、例えばＣＶＤ
−ＳｉＯ₂ 膜、ＢＰＳＧ膜（ボロン・リンシリケートガ
ラス）等による層間絶縁膜５３を堆積し、その後、例え
ばＮ ₂ 雰囲気中、９００℃、１０分の高温熱処理のフロ
ーにより層間絶縁膜５３の平坦化を行い、同時にベース
電極４５及びエミッタ電極４９中からの不純物拡散（例
えばＢ⁺ 及びＡｓ⁺ ）により、外部ベース領域を構成す
るｐ型半導体領域４３及びｎ型のエミッタ領域３７を夫
々形成する。

【００４５】ここで、外部ベース領域を構成するｐ型半
導体領域４３は、Ｃｏシリサイド層４２よりも深く（例
えば２００〜２５０μｍ）不純物拡散し、Ｃｏシリサイ
ド層４２との繋がりを良好に、且つＣｏシリサイド層４
２をｎ型エピタキシャル層３４から分離するようにす
る。そして、このｐ型半導体領域４３とｎ型エピタキシ
ャル層３４間に形成されるＰＮ接合によって外部ベース
領域４１からコレクタ領域３４へのリーク電流を抑制す
るようになす。

【００４６】次に、層間絶縁膜５３のエミッタ電極４
９、ベース電極４５及びコレクタ電極取り出し領域３８
に対応する部分に、コンタクト孔を夫々形成し、夫々の
コンタクト孔内に例えばタングステン埋め込み層５４を
形成し、各タングステン埋め込み層５４上に之等と接続
する例えばＡｌＣｕよりなるエミッタ電極配線５６、ベ
ース電極配線５５及びコレクタ電極配線５７を形成して
図７Ｌに示す目的の自己整合型のバイポーラトランジス
タ３１を得る。

【００４７】この製法によれば、Ｃｏシリサイド層４２
を形成した後、このＣｏシリサイド層４２に接するベー
ス電極４５、即ちその多結晶シリコン層４６からのｐ型
不純物拡散により高濃度のｐ型半導体領域４３を形成
し、このＣｏシリサイド層４２とｐ型半導体領域４３に
よっていわゆる外部ベース領域４１を構成するようにし
たことにより、外部ベース領域４１のシート抵抗を従来
例に比して低減することができる。上記のｐ型半導体領
域４３は、ベース電極４５の一部を構成する多結晶シリ
コン４６からの不純物拡散で自己整合的に形成すること
ができる。

【００４８】また、ベース電極４５を多結晶シリコン層
４６とＣｏシリサイド層４７の２層構造で形成されるの
で、ベース電極４５のシート抵抗を従来例に比して低減
することができる。従って、全体のベース抵抗（ｒｂ
ｂ′）が大幅に低減し、遮断周波数及び最大発振周波数
が改善されたバイポーラトランジスタを容易に製造する
ことができる。

【００４９】図８〜図１０は、本発明製法の他の例を示
す。先ず、図８Ａに示すように、前述と同様にｐ型シリ
コン半導体基板３２上に例えばＳｂの固相拡散によりｎ
型埋め込み層３３を形成し、コンタクト領域となるｎ型
のエピタキシャル層３４を成長する。その後、選択酸化
（ＬＯＣＯＳ）による素子分離領域３５を形成し、素子
分離領域３５で区分された他の領域Ｂ、即ちコレクタコ
ンタクト部に対応する部分に高濃度のｎ型コレクタ電極
取り出し領域３８を形成する。さらに、層間絶縁膜５２
を堆積し、その素子分離領域３５で区分された一の領域
Ａ、即ちベースコンタクト部に対応する部分を選択的に
除去してｎ型エピタキシャル層３４が臨む開口６１を形
成する。

【００５０】次に、図８Ｂに示すように、開口６１を含
む全面にその後ベース電極となるべきｐ型不純物をドー
プした多結晶シリコン層７１を堆積し、熱処理してこの
多結晶シリコン層７１からの不純物拡散でｎ型エピタキ
シャル層３４の表面に外部ベース領域となる高濃度のｐ
型半導体領域４３を形成する。

【００５１】なお、多結晶シリコン層７１からの不純物
拡散に代え、例えばイオン注入により選択的に外部ベー
ス領域を構成するｐ型半導体領域４３を形成した後、多
結晶シリコン層を形成するようにしてもよい。

【００５２】次に、図９Ｃに示すように、多結晶シリコ
ン層７１上にＣｏ層７２を被着形成し、熱処理して多結
晶シリコン層７１の全体をＣｏシリサイド化してＣｏシ
リサイド層４７を形成すると共に、ｐ型半導体領域４３
内の表面をＣｏシリサイド化して外部ベース領域の一部
を形成するＣｏシリサイド層４２を形成する。

【００５３】次に、図９Ｄに示すように、Ｃｏ層７２を
除去した後、全面に層間絶縁膜５０を形成し、この層間
絶縁膜５０からｐ型半導体領域４３に至るように開口６
５を形成する。

【００５４】次に、図１０Ｅに示すように、この開口６
５を通してｐ型不純物を導入して少なくともｐ型半導体
層４３に接するｐ型の真性ベース領域４０を形成する。
ここでｐ型半導体領域４３とＣｏシリサイド層４２でい
わゆる外部ベース領域４１が形成される。

【００５５】次に、図１０Ｆに示すように、絶縁膜を堆
積し、エッチバックして開口６５の内側壁に側壁絶縁膜
（いわゆるサイドウォール）５１を形成する。

【００５６】次に、図１１Ｇに示すように、Ｃｏシリサ
イド層４７を選択的にパターニングしてＣｏシリサイド
によるベース電極４５を形成する。次いで、側壁絶縁膜
５１に規制された開口６５を含んで多結晶シリコン層６
６を堆積し、この多結晶シリコン層６６に高濃度のｎ型
不純物をイオン注入し、その後、この多結晶シリコン層
６６をパターニングして多結晶シリコン層６６によるエ
ミッタ電極４９を形成する。

【００５７】次に、例えばＣＶＤ−ＳｉＯ₂ 膜、ＢＰＳ
Ｇ膜等による層間絶縁膜５３を堆積し、その後、高温熱
処理のフローにより層間絶縁膜５３の平坦化を行い、同
時に、エミッタ電極４９中からの不純物拡散により、真
性ベース領域４０内にｎ型のエミッタ領域３７を形成す
る。

【００５８】次に、層間絶縁膜５３のエミッタ電極４
９、ベース電極４５及びコレクタ電極取り出し領域３８
に対応する部分にコンタクト孔を形成し、夫々のコンタ
クト孔内に例えばタングステン埋め込み層５４を形成
し、各タングステン埋め込み層５４に接続する例えばＡ
ｌＣｕよりなるエミッタ電極配線５６、ベース電極配線
５５及びコレクタ電極配線５７を形成して図１１Ｈに示
す目的のバイポーラトランジスタ３１を得る。

【００５９】この製法においても、外部ベース領域４１
の一部にＣｏシリサイド層４２が形成されると共に、ベ
ース電極４５が全てＣｏシリサイド層４７で形成される
ので、ベース抵抗（ｒｂｂ′）が大幅に低減し、遮断周
波数及び最大発振周波数が改善された自己整合型のバイ
ポーラトランジスタ３１が得られる。

【００６０】

【発明の効果】本発明に係るバイポーラトランジスタに
よれば、外部ベース領域の一部が高融点金属シリサイド
化されているので、外部ベース領域のシート抵抗が減少
し、ベース抵抗の低減が図れる。従って、遮断周波数及
び最大発振周波数を改善することができる。

【００６１】本発明に係るバイポーラトランジスタによ
れば外部ベース領域の一部が高融点金属シリサイド化さ
れると共に、ベース電極の一部又は全部が高融点金属シ
リサイド化されているので、外部ベース領域及びベース
電極のシート抵抗が減少し、よりベース抵抗（ｒｂ
ｂ′）が低減し、遮断周波数及び最大発振周波数を改善
することができる。

【００６２】上記高融点金属シリサイドとしてＣｏシリ
サイドを用いることにより、層間絶縁膜のリフロー処
理、或はベース電極及びエミッタ電極からの不純物拡散
時の高温熱処理に耐えることができる。

【００６３】本発明に係るバイポーラトランジスタの製
法によれば、外部ベース領域の一部を高融点金属シリサ
イド化し、ベース電極の一部又は全部を高融点金属シリ
サイド化する工程を有することにより、遮断周波数及び
最大発振周波数を改善したバイポーラトランジスタを製
造することができる。

【図面の簡単な説明】

【図１】本発明に係るバイポーラトランジスタの一例を
示す構成図である。

【図２】Ａ 本発明に係るバイポーラトランジスタの製
造方法の一例を示す製造工程図である。 Ｂ 本発明に係るバイポーラトランジスタの製造方法の
一例を示す製造工程図である。

【図３】Ｃ 本発明に係るバイポーラトランジスタの製
造方法の一例を示す製造工程図である。 Ｄ 本発明に係るバイポーラトランジスタの製造方法の
一例を示す製造工程図である。

【図４】Ｅ 本発明に係るバイポーラトランジスタの製
造方法の一例を示す製造工程図である。 Ｆ 本発明に係るバイポーラトランジスタの製造方法の
一例を示す製造工程図である。

【図５】Ｇ 本発明に係るバイポーラトランジスタの製
造方法の一例を示す製造工程図である。 Ｈ 本発明に係るバイポーラトランジスタの製造方法の
一例を示す製造工程図である。

【図６】Ｉ 本発明に係るバイポーラトランジスタの製
造方法の一例を示す製造工程図である。 Ｊ 本発明に係るバイポーラトランジスタの製造方法の
一例を示す製造工程図である。

【図７】Ｋ 本発明に係るバイポーラトランジスタの製
造方法の一例を示す製造工程図である。 Ｌ 本発明に係るバイポーラトランジスタの製造方法の
一例を示す製造工程図である。

【図８】Ａ 本発明に係るバイポーラトランジスタの製
造方法の他の例を示す製造工程図である。 Ｂ 本発明に係るバイポーラトランジスタの製造方法の
他の例を示す製造工程図である。

【図９】Ｃ 本発明に係るバイポーラトランジスタの製
造方法の他の例を示す製造工程図である。 Ｄ 本発明に係るバイポーラトランジスタの製造方法の
他の例を示す製造工程図である。

【図１０】Ｅ 本発明に係るバイポーラトランジスタの
製造方法の他の例を示す製造工程図である。 Ｆ 本発明に係るバイポーラトランジスタの製造方法の
他の例を示す製造工程図である。

【図１１】Ｇ 本発明に係るバイポーラトランジスタの
製造方法の他の例を示す製造工程図である。 Ｈ 本発明に係るバイポーラトランジスタの製造方法の
他の例を示す製造工程図である。

【図１２】従来例に係るバイポーラトランジスタの例を
示す構成図である。

【符号の説明】

３１ バイポーラトランジスタ、３２ ｐ型半導体基
板、３３ ｎ⁺ 埋め込み層、３４ コンタクト領域であ
るｎ型エピタキシャル層、３６ ベース領域、３７ エ
ミッタ領域、４０ 真性ベース領域、４１ 外部ベース
領域、４２ Ｃｏシリサイド層、４３ ｐ型半導体領
域、４５ ベース電極、４６ 多結晶シリコン層、４７
Ｃｏシリサイド層、４９ エミッタ電極、５４ タン
グステン埋め込み層、５５ ベース電極配線、５６ エ
ミッタ電極配線、５７ コレクタ電極配線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ベース電極に接続された外部ベース領域
   を有し、 前記外部ベース領域の前記ベース電極に接する部分を含
   む一部が高融点金属シリサイド化されて成ることを特徴
   とするバイポーラトランジスタ。
2. 【請求項２】 前記高融点金属シリサイドがＣｏシリサ
   イドであることを特徴とする請求項１に記載のバイポー
   ラトランジスタ。
3. 【請求項３】 前記ベース電極の一部又は全部が高融点
   金属シリサイド化されて成ることを特徴とする請求項１
   に記載のバイポーラトランジスタ。
4. 【請求項４】 前記ベース電極の一部又は全部がＣｏシ
   リサイド化されて成ることを特徴とする請求項２に記載
   のバイポーラトランジスタ。
5. 【請求項５】 半導体基板の外部ベース領域に対応する
   部分に第１の高融点金属シリサイド層を形成する工程
   と、 前記第１の高融点金属シリサイド層に接続し、ベース電
   極となるべき多結晶シリコン層を形成し、該多結晶シリ
   コン層の一部を高融点金属シリサイド化する工程と、 真性ベース領域を形成する工程と、 前記真性ベース領域に接するエミッタ電極を形成する工
   程と、 前記エミッタ電極及び前記ベース電極からの不純物拡散
   でエミッタ領域と、前記第１の高融点金属シリサイド層
   を前記半導体基板より分離するための外部ベース領域と
   なる半導体領域とを形成する工程を有することを特徴と
   するバイポーラトランジスタの製造方法。
6. 【請求項６】 半導体基板に外部ベースとなるべき半導
   体領域を形成する工程と、 前記半導体領域に接して形成された多結晶シリコン層を
   高融点金属シリサイド化してベース電極を形成すると共
   に、前記半導体領域内に高融点金属シリサイド層を形成
   する工程と、 前記ベース電極、前記高融点金属シリサイド層及び前記
   半導体領域を選択的に除去して前記半導体基板が臨む開
   口を形成する工程と、 前記開口を通して前記半導体基板に真性ベース領域を形
   成する工程と、 前記真性ベース領域に接するエミッタ電極を形成する工
   程と、 前記エミッタ電極から不純物拡散でエミッタ領域を形成
   する工程を有することを特徴とするバイポーラトランジ
   スタの製造方法。