JPS6222479A - 高速スイツチング・バイポ−ラ・トランジスタ構造とその製法 - Google Patents
高速スイツチング・バイポ−ラ・トランジスタ構造とその製法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積回路用の高速スイッチング・バイポーラ
・トランジスタ構造とその製法に関するものである。
・トランジスタ構造とその製法に関するものである。
公知のバイポーラ・トランジスタのスイッチング速度は
王として寄生容量と導体路抵抗によって上限が制限され
る。これは最終的にはトランジスタを構成する各領域が
それぞれ半導体基板体横内に置かれているのに対して、
これらの領域と他の回路要素との結合は一般に基板の表
面側からだけ０Ｔ能であることに基く。この場合基板体
積内にも導電接続路が必要となる。
王として寄生容量と導体路抵抗によって上限が制限され
る。これは最終的にはトランジスタを構成する各領域が
それぞれ半導体基板体横内に置かれているのに対して、
これらの領域と他の回路要素との結合は一般に基板の表
面側からだけ０Ｔ能であることに基く。この場合基板体
積内にも導電接続路が必要となる。
寄生容量の低減は従来ｆｆｌ続導体路区域の面積の縮小
によって達成された。この面積縮小は微細構造に向って
の７オトリングラフイ法の改善あるいは自己整合方式の
導入によって可能となる。この外にドーピング状態の調
整に際して本来のトランジスタの最適機能の達成と寄生
容量の最小化の間に妥協を図ることも可能であるが、こ
のような構造の製作は技術的に著しく困難である。
によって達成された。この面積縮小は微細構造に向って
の７オトリングラフイ法の改善あるいは自己整合方式の
導入によって可能となる。この外にドーピング状態の調
整に際して本来のトランジスタの最適機能の達成と寄生
容量の最小化の間に妥協を図ることも可能であるが、こ
のような構造の製作は技術的に著しく困難である。
この発明の目的は上記の欠点が避けられ、製作量率であ
夛、その製作過程が０Ｍ０Ｅ＋）ランジスタの既知の製
作過程に組合せ可能であるバイポーラ・トランジスタ構
造を提供することである。
夛、その製作過程が０Ｍ０Ｅ＋）ランジスタの既知の製
作過程に組合せ可能であるバイポーラ・トランジスタ構
造を提供することである。
この目的はこの発明により、ドープされたポリシリコン
から成るコレクタ、ベースおよびエミッタ領域が一つの
半導体基板上に成層構造として重ねられているバイポー
ラ・トランジスタ構造とすることによって達成される。
から成るコレクタ、ベースおよびエミッタ領域が一つの
半導体基板上に成層構造として重ねられているバイポー
ラ・トランジスタ構造とすることによって達成される。
コレクタ領域とエミッタ領域に金属ケイ化物層を追加し
、ベース接続端を環状に構成することもこの発明の枠内
にある。
、ベース接続端を環状に構成することもこの発明の枠内
にある。
この発明の一つの実施態様においては、特にケイ化タン
タルから成る金属ケイ化物層がベース領域に対して反対
の側にエミッタ層又はコレクタ層に平行に設けられてい
る。この発明のその他の檀々の実施態様は特許請求の範
囲第５項以下に示されている。
タルから成る金属ケイ化物層がベース領域に対して反対
の側にエミッタ層又はコレクタ層に平行に設けられてい
る。この発明のその他の檀々の実施態様は特許請求の範
囲第５項以下に示されている。
この発明によるバイポーラ・トランジスタ構造は、その
製作が蘭率であることの外に導電接続端を基板体積内部
から基板表面に移し側方に配置することを可能にする。
製作が蘭率であることの外に導電接続端を基板体積内部
から基板表面に移し側方に配置することを可能にする。
これ以外の利点として次のものが挙げられる。
ｔ エミッタとコレクタにケイ化物を使用し。
ベース接続端を環状にすることによってエミツメ、ベー
スおよびコレクタの抵抗を極めて低くすることができる
。
スおよびコレクタの抵抗を極めて低くすることができる
。
ｌ 寄生ｐｎ接合とそれに伴う容量が消滅する。
五 これに伴って１０乃至２０ｐａのスイッチング時間
が達成可能となる。
が達成可能となる。
４、 高ｌｋ度のベース・ドーピングによシエミッタ
・コレクタ間短絡が避けられる。
・コレクタ間短絡が避けられる。
５、製作工程の簡単化により製品歩留シが向上する。
五 ｍ手な製作過程のために現行のＣＭＯＥ＋製作工程
との組合せが可能となる。
との組合せが可能となる。
図面についてこの発明を史に詳細に説明する。
第１図乃至第４図はこの発明によるバイポーラ・トラン
ジスタ構造の製作過程の四段階においてのデバイス断面
を示す。
ジスタ構造の製作過程の四段階においてのデバイス断面
を示す。
バイポーラ・トランジスタ構造の製作は第１図に示すよ
うに、ｎ型にドープされたシリコン半導体基板７の表ｄ
ｎＫトラン、ジスタに対する絶縁分艦用の第一８１０２
層２を５００乃至１０ＱＯｎｍの厚さに形成させること
から始まる。この絶縁層の上に第一ケイ化タンタル層３
（厚さ１０乃至２０ｎｍ ）とヒ素ドープの第一ポリシ
リコン層４（厚さ１００乃至２００ｎｍ）から成る二重
層を全面析出させる。二重層（３，４）をフォトリング
ラフィによル構造化してトランジスタのコレクタ領域を
形成させる。その上に第二日１０２層５を析出させ、フ
ォト技術によ）構造化してコレクタ領域３．４の上に重
なっているベース領域（６）を露出させる、 第２図に示すようＫＰ型ドープ（ホウ素）第二ポリシリ
コン層を析出させ、フォトレジストマスクを使用して構
造化しベース層６とする。この構造の上に第三ｅｉｏ２
層７を作シ、この層にコレクタ領域３，４とベース領域
６の上に置かれるエミッタ区域（８，９）に対する開孔
をエッチする。
うに、ｎ型にドープされたシリコン半導体基板７の表ｄ
ｎＫトラン、ジスタに対する絶縁分艦用の第一８１０２
層２を５００乃至１０ＱＯｎｍの厚さに形成させること
から始まる。この絶縁層の上に第一ケイ化タンタル層３
（厚さ１０乃至２０ｎｍ ）とヒ素ドープの第一ポリシ
リコン層４（厚さ１００乃至２００ｎｍ）から成る二重
層を全面析出させる。二重層（３，４）をフォトリング
ラフィによル構造化してトランジスタのコレクタ領域を
形成させる。その上に第二日１０２層５を析出させ、フ
ォト技術によ）構造化してコレクタ領域３．４の上に重
なっているベース領域（６）を露出させる、 第２図に示すようＫＰ型ドープ（ホウ素）第二ポリシリ
コン層を析出させ、フォトレジストマスクを使用して構
造化しベース層６とする。この構造の上に第三ｅｉｏ２
層７を作シ、この層にコレクタ領域３，４とベース領域
６の上に置かれるエミッタ区域（８，９）に対する開孔
をエッチする。
第５図に示すようにｎ型ドープ（ヒ素）第三ポリシリコ
ン暦日の析出後その上に第二ケイ化タンタル層９を全面
的に形成させ、この二を層８，９をエミッタ領域として
構造化し、エミッタ領域８゜９がベース頭載６の両側と
コレクタ領域６，４０片側に重っているようＫする。
ン暦日の析出後その上に第二ケイ化タンタル層９を全面
的に形成させ、この二を層８，９をエミッタ領域として
構造化し、エミッタ領域８゜９がベース頭載６の両側と
コレクタ領域６，４０片側に重っているようＫする。
第４図にはコレクタ区域内に矢印１１で示す接触孔をエ
ッチした後トランジスタ領域（０，Ｂ。
ッチした後トランジスタ領域（０，Ｂ。
りに対するアルミニウム接続導体１０をとシつけた状態
を示す。
を示す。
ｇ１図から８４図までのトランジスタ構造製作過程のマ
スク配ｔａは４５図から明らかである。斜線区域ハコレ
クタＣＪ エミッタＥおよびベースＢの接萩端に対す
る接触孔を表わしている。ベース接続端は環状に作られ
る。小文字の記号は特許請求の範囲第１′５項に記載の
各工程段に対応している。
スク配ｔａは４５図から明らかである。斜線区域ハコレ
クタＣＪ エミッタＥおよびベースＢの接萩端に対す
る接触孔を表わしている。ベース接続端は環状に作られ
る。小文字の記号は特許請求の範囲第１′５項に記載の
各工程段に対応している。
この発明の方法にお＾て基板１の表面に設けられる８１
０２層２は基板の全面を覆う代シにその一部だけｔ−覆
い、コレクタ領域３、４が基板１と導電結合されてＡる
ように変更するＣとも９詣である。この構造はＬＯＣｏ
Ｓ法の場合のように接触孔シリコンのマスクを使用し
て基板を部分的に酸化することによって作ることができ
る。
０２層２は基板の全面を覆う代シにその一部だけｔ−覆
い、コレクタ領域３、４が基板１と導電結合されてＡる
ように変更するＣとも９詣である。この構造はＬＯＣｏ
Ｓ法の場合のように接触孔シリコンのマスクを使用し
て基板を部分的に酸化することによって作ることができ
る。
この発明の方法の別の変形は、＠ニケイ化タンタル層９
をアルミニウム被覆層１０の形成直前に設け、この層と
共に構造化することである。
をアルミニウム被覆層１０の形成直前に設け、この層と
共に構造化することである。
この発明の別の実施態様におｈては第三酸化物層７を省
略して製造工程が簡略化される。
略して製造工程が簡略化される。
ポリシリコン層４． ６． ８のヒ素又はホウ素による
ドーピングはこれらの層の析出中に行うことも可能であ
るが、析出後にイオン注入し、続いて焼もどしを行って
注入されたドーパントを分布させ活性化することも可能
である。トランジスタの電気特性例えば１−Ｂダイオー
ドとＢ−Ｃダイオードのブロッキング特性Ｖｉ、 ド
ーパント一度によってもあるいはポリシリコン層の粒子
構造によっても所定の要求に適合させることができる０
例えばシリコン層４． ６． ８を無定形に析出させた
後ｍ撃回復処理によって再結晶させるとブロッキング特
性が改善されることは１文献［ジャーナル・オプφアプ
ライド・フィツクス（ｆｆ、Ａｐｐｌ、Ｐｈｙｓ。
ドーピングはこれらの層の析出中に行うことも可能であ
るが、析出後にイオン注入し、続いて焼もどしを行って
注入されたドーパントを分布させ活性化することも可能
である。トランジスタの電気特性例えば１−Ｂダイオー
ドとＢ−Ｃダイオードのブロッキング特性Ｖｉ、 ド
ーパント一度によってもあるいはポリシリコン層の粒子
構造によっても所定の要求に適合させることができる０
例えばシリコン層４． ６． ８を無定形に析出させた
後ｍ撃回復処理によって再結晶させるとブロッキング特
性が改善されることは１文献［ジャーナル・オプφアプ
ライド・フィツクス（ｆｆ、Ａｐｐｌ、Ｐｈｙｓ。
） Ｊ５６ （４）、 ｐ、 １２３３−１２３６
（１９８４）および同５３（１２）、１）、８８２７
−８８５４（１９８２）Ｋ記載されている。
（１９８４）および同５３（１２）、１）、８８２７
−８８５４（１９８２）Ｋ記載されている。
第１図乃至第４＠はこの発明によるバイポーラ・トラン
ジスタ構造の製造工程の４段階においてのデバイスの断
面構成を示し、 ７４５＠はこのバイポーラ・トランジ
スタ構造のレイアウトを示す。 第１図乃至＄Ｊ４図において４：コレクタ領域、６：ベ
ース領域、８；エピツク領域ｓ ３と９；金属ケイ化物
Ｎ。
ジスタ構造の製造工程の４段階においてのデバイスの断
面構成を示し、 ７４５＠はこのバイポーラ・トランジ
スタ構造のレイアウトを示す。 第１図乃至＄Ｊ４図において４：コレクタ領域、６：ベ
ース領域、８；エピツク領域ｓ ３と９；金属ケイ化物
Ｎ。
Claims (1)
- 【特許請求の範囲】 １）ドープされたポリシリコン（４、６、８）から成る
コレクタ領域、ベース領域およびエミッタ領域が半導体
基板（１）上に順次に重ね合わされた成層構造となつて
いることを特徴とする集積回路用の高速スイッチング・
バイポーラ・トランジスタ構造。 ２）コレクタ領域とエミッタ領域が金属ケイ化物の補助
層（３、９）を含むことを特徴とする特許請求の範囲第
１項記載のバイポーラ・トランジスタ構造。 ３）ベース接続端が環状に作られていることを特徴とす
る特許請求の範囲第１項又は第２項記載のバイポーラ・
トランジスタ構造。 ４）ｎ＾＋型ドープのポリシリコン（４、８）から成る
エミッタ領域とコレクタ領域（４、８）がそのベース領
域（６）に対して反対の側にエミッタ層とコレクタ層に
平行に拡がる金属ケイ化物層（３、９）と共に設けられ
ていることを特徴とする特許請求の範囲第１項乃至第３
項の少くとも一つに記載のバイポーラ・トランジスタ構
造。 ５）金属ケイ化物層（３、９）がケイ化タンタルから成
ることを特徴とする特許請求の範囲第４項記載のバイポ
ーラ・トランジスタ構造。 ６）金属ケイ化物層（３、９）のポリシリコン層（４、
８）に対する層厚比が１対３から１：１０の間であるこ
とを特徴とする特許請求の範囲第４項記載のバイポーラ
・トランジスタ構造。 ７）シリコン半導体基板（１）とトランジスタ構造の間
にＳｉＯ＿２の絶縁分離層（２）が設けられていること
を特徴とする特許請求の範囲第１項乃至第６項の少くと
も一つに記載のバイポーラ・トランジスタ構造。 ８）コレクタ層（３、４）が半導体基板（１）に導電結
合されていることを特徴とする特許請求の範囲第１項乃
至第７項の少くとも一つに記載のバイポーラ・トランジ
スタ構造。 ９）アルミニウム又はアルミニウム合金から成る接続端
子（１０）が設けられていることを特徴とする特許請求
の範囲第１項乃至第８項の少くとも一つに記載のバイポ
ーラ・トランジスタ構造。 １０）ヒ素又はホウ素をドープされたポリシリコン層（
４、６、８）が設けられ、それらの層がイオン注入とそ
れに続く焼きもどしによつてドープされていることを特
徴とする特許請求の範囲第１項乃至第９項の少くとも一
つに記載のバイポーラ・トランジスタ構造。 １１）ベース領域（６）のドーピング密度が１０＾１＾
８ｃｍ＾−＾３から１０＾１＾９ｃｍ＾−＾３の間であ
ることを特徴とする特許請求の範囲第１項乃至第１０項
の少くとも一つに記載のバイポーラ・トランジスタ構造
。 １２）ポリシリコン層（４、６、８）が無定形状態に析
出したシリコン層の衝撃回復処理によつて作られている
ことを特徴とする特許請求の範囲第１項乃至第１１項の
少くとも一つに記載のバイポーラ・トランジスタ構造。 １３）次の工程段： （ａ）ドープされたシリコン基板（１）の表面に熱酸化
層（２）を０．５乃至１．０μｍの厚さに形成させる、 （ｂ）二ケイ化タンタル層（３）とヒ素ドープ・ポリシ
リコン層（４）を全面的に析出させる、 （ｃ）ポリシリコンと二ケイ化タンタルから成る二重層
にフォトレジスト技術によつてコレクタ領域（３、４）
としての構造を作る、 （ｄ）ＳｉＯ＿２層（５）を全面析出させこの層を構造
化してコレクタ領域（３、４）上でベース領域（６）を
露出させる。 （ｅ）ホウ素ドープ・ポリシリコン層（６）を全面析出
させる、 （ｆ）ホウ素ドープ・ポリシリコン層（６）にフォトレ
ジスト技術によりベース領域としての構造を作る、 （ｇ）ＳｉＯ＿２層（７）を全面析出させ、この層を構
造化してコレクタ領域（３、４）上の酸化物層（５）に
重なっている部分を除いてベース領域（６）を露出させ
る、 （ｈ）ヒ素ドープ・ポリシリコン層（８）と二ケイ化タ
ンタル層（９）を全面析出させる、 （ｉ）エミッタ領域（８、９）となる二重層をフォトレ
ジスト技術によつて構造化してエミッタ領域（８、９）
がベース領域（６）の上に重なるようにする、 （ｊ）コレクタ領域接続端用の接触孔（１１）とベース
領域接続端用の接触孔を作るフォトレジスト技術を実施
する、 （ｋ）アルミニウム又はアルミニウム合金の接触金属層
（１０）を全面析出させる、 （ｌ）接触金属層（１０）を構造化してコレクタ（Ｃ）
、ベース（Ｂ）およびエミッタ（Ｅ）の接続端を形成さ
せる に従つて実施されることを特徴とする集積回路用の高速
スイッチング・バイポーラ・トランジスタ構造の製造方
法。 １４）工程段（ｈ）と（ｌ）においてポリシリコン層（
８）だけが析出し構造化され、工程段（ｋ）においての
アルミニウム層析出に先立つて二ケイ化タンタル層の析
出が実施されるように変更されること、二ケイ化タンタ
ル層（９）とアルミニウム層（１０）が一緒に構造化さ
れることを特徴とする特許請求の範囲第１３項記載の方
法。 １５）工程段（ａ）の酸化処理が接触孔シリコンマスク
を使用してトランジスタ構造の一部分のみが基板（１）
から絶縁分離層（２）によつて分離されるように実施さ
れること、ｎ型ドープ基板が使用されることを特徴とす
る特許請求の範囲第１３項又は第１４項記載の方法。 １６）工程段（ｄ）が廃止されることを特徴とする特許
請求の範囲第１３項乃至第１５項の少くとも一つに記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3525868.3 | 1985-07-19 | ||
| DE3525868 | 1985-07-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6222479A true JPS6222479A (ja) | 1987-01-30 |
Family
ID=6276235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16545386A Pending JPS6222479A (ja) | 1985-07-19 | 1986-07-14 | 高速スイツチング・バイポ−ラ・トランジスタ構造とその製法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0212207A1 (ja) |
| JP (1) | JPS6222479A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256896A (en) * | 1991-08-30 | 1993-10-26 | International Business Machines Corporation | Polysilicon-collector-on-insulator polysilicon-emitter bipolar transistor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2390004A1 (en) * | 1977-05-04 | 1978-12-01 | Commissariat Energie Atomique | Semiconductors, such as bipolar transistors - with amorphous layers locally crystallised by e.g. laser to reduce number of mfg. operations |
| EP0066810B1 (en) * | 1981-05-29 | 1988-10-12 | Kabushiki Kaisha Toshiba | Semiconductor device incorporated in a semiconductor layer formed on an insulating layer |
| CA1198832A (en) * | 1981-10-27 | 1985-12-31 | Madhukar B. Vora | Polycrystalline silicon diode with metal silicide contact |
-
1986
- 1986-07-09 EP EP86109393A patent/EP0212207A1/de not_active Withdrawn
- 1986-07-14 JP JP16545386A patent/JPS6222479A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0212207A1 (de) | 1987-03-04 |
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