JP3156592B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 36
- 239000013078 crystal Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 239000002585 base Substances 0.000 description 18
- 238000005530 etching Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000003513 alkali Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に自己整合型バイポーラトランジス
タを有する半導体装置及びその製造方法に関する。
製造方法に係り、特に自己整合型バイポーラトランジス
タを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図３乃至図６は従来の半導体装置の製造
方法の一例の工程説明図を示す。この従来の半導体装置
の製造方法は、自己整合型バイポーラトランジスタのベ
ース領域及びエミッタ領域の製造方法である。
方法の一例の工程説明図を示す。この従来の半導体装置
の製造方法は、自己整合型バイポーラトランジスタのベ
ース領域及びエミッタ領域の製造方法である。
【０００３】一般に、ＮＰＮ型バイポーラトランジスタ
は、Ｐ型シリコン基板上に設けられたＮ型エピタキシャ
ル層に形成されるが、まず、同図（ａ）に示すように、
Ｎ型エピタキシャル層４上に熱酸化又は化学気相成長
（ＣＶＤ）法によりシリコン酸化膜５を形成し、更にＣ
ＶＤ法により多結晶シリコン膜を形成し、ボロンをイオ
ン注入した後、パターニングすることにより、ボロンド
ープ多結晶シリコン６を得る。更に、平坦性を確保する
ために、図３（ａ）に示すように、ボロンドープ多結晶
シリコン６上に絶縁膜７を形成する。この絶縁膜７は、
シリコン酸化膜又はシリコン窒化膜又はそれらの多層膜
である。
は、Ｐ型シリコン基板上に設けられたＮ型エピタキシャ
ル層に形成されるが、まず、同図（ａ）に示すように、
Ｎ型エピタキシャル層４上に熱酸化又は化学気相成長
（ＣＶＤ）法によりシリコン酸化膜５を形成し、更にＣ
ＶＤ法により多結晶シリコン膜を形成し、ボロンをイオ
ン注入した後、パターニングすることにより、ボロンド
ープ多結晶シリコン６を得る。更に、平坦性を確保する
ために、図３（ａ）に示すように、ボロンドープ多結晶
シリコン６上に絶縁膜７を形成する。この絶縁膜７は、
シリコン酸化膜又はシリコン窒化膜又はそれらの多層膜
である。
【０００４】次に、図３（ｂ）に８で示すように、ベー
ス及びエミッタを形成する領域の絶縁膜７とボロンドー
プ多結晶シリコン６をドライエッチングにより除去す
る。続いて、図３（ｃ）に示すように、シリコン窒化膜
をＣＶＤ法により被着した後、エッチバックすることに
より、シリコン窒化膜９のサイドウォールを形成する。
次に、図４（ｄ）に１０で示すように、バッファードフ
ッ酸でシリコン酸化膜５をグラフトベース（ベース引き
出し部）を形成するところまでエッチングする。続い
て、図４（ｅ）に示すように、ＣＶＤ法により、ノンド
ープ多結晶シリコン１１を、露出したＮ型エピタキシャ
ル層４上及びシリコン窒化膜９の側面、及び絶縁膜７上
に被着した後、８００℃〜１０００℃で熱処理を行うこ
とにより、ボロンドープ多結晶シリコン６からノンドー
プ多結晶シリコン９にボロンが拡散される。これによ
り、図４（ｆ）に示すように、ボロンドープ多結晶シリ
コン１２、Ｐ型グラフトベース領域１３が形成される。
ス及びエミッタを形成する領域の絶縁膜７とボロンドー
プ多結晶シリコン６をドライエッチングにより除去す
る。続いて、図３（ｃ）に示すように、シリコン窒化膜
をＣＶＤ法により被着した後、エッチバックすることに
より、シリコン窒化膜９のサイドウォールを形成する。
次に、図４（ｄ）に１０で示すように、バッファードフ
ッ酸でシリコン酸化膜５をグラフトベース（ベース引き
出し部）を形成するところまでエッチングする。続い
て、図４（ｅ）に示すように、ＣＶＤ法により、ノンド
ープ多結晶シリコン１１を、露出したＮ型エピタキシャ
ル層４上及びシリコン窒化膜９の側面、及び絶縁膜７上
に被着した後、８００℃〜１０００℃で熱処理を行うこ
とにより、ボロンドープ多結晶シリコン６からノンドー
プ多結晶シリコン９にボロンが拡散される。これによ
り、図４（ｆ）に示すように、ボロンドープ多結晶シリ
コン１２、Ｐ型グラフトベース領域１３が形成される。
【０００５】次に、ノンドープ多結晶シリコン１１とボ
ロンドープ多結晶シリコン１２のエッチングレートの差
を利用して、ヒドラジン等でアルカリエッチングを行う
と、図５（ｇ）に示すように、ノンドープ多結晶シリコ
ン１１のみ除去されてエミッタコンタクトが得られる。
続いて、図５（ｈ）に示すように、熱酸化によりシリコ
ン酸化膜１４を露出したＮ型エピタキシャル層４（エミ
ッタコンタクト）上等に形成した後、ボロンをイオン注
入して８００℃〜１０００℃で熱処理することにより、
Ｐ型ベース領域１５が形成される。
ロンドープ多結晶シリコン１２のエッチングレートの差
を利用して、ヒドラジン等でアルカリエッチングを行う
と、図５（ｇ）に示すように、ノンドープ多結晶シリコ
ン１１のみ除去されてエミッタコンタクトが得られる。
続いて、図５（ｈ）に示すように、熱酸化によりシリコ
ン酸化膜１４を露出したＮ型エピタキシャル層４（エミ
ッタコンタクト）上等に形成した後、ボロンをイオン注
入して８００℃〜１０００℃で熱処理することにより、
Ｐ型ベース領域１５が形成される。
【０００６】次に、図５（ｉ）に示すように、シリコン
窒化膜をＣＶＤ法で被着した後、エッチバックすること
によりシリコン窒化膜１６が形成され、更にバッファー
ドフッ酸でシリコン酸化膜１４をシリコン窒化膜１６と
同じ幅にエッチングする。次に、図６（ｊ）に示すよう
に、ＣＶＤ法により多結晶シリコン膜を形成し、ひ素を
イオン注入した後、パターニングすることにより、ひ素
ドープ多結晶シリコン１７を得る。そして、８００℃〜
１０００℃で熱処理を行うことにより、図６（ｋ）に示
すように、Ｎ型エミッタ領域１８が形成される。
窒化膜をＣＶＤ法で被着した後、エッチバックすること
によりシリコン窒化膜１６が形成され、更にバッファー
ドフッ酸でシリコン酸化膜１４をシリコン窒化膜１６と
同じ幅にエッチングする。次に、図６（ｊ）に示すよう
に、ＣＶＤ法により多結晶シリコン膜を形成し、ひ素を
イオン注入した後、パターニングすることにより、ひ素
ドープ多結晶シリコン１７を得る。そして、８００℃〜
１０００℃で熱処理を行うことにより、図６（ｋ）に示
すように、Ｎ型エミッタ領域１８が形成される。
【０００７】さて、ここで、図４（ｆ）のデバイスから
図５（ｇ）に示すデバイスを形成する際、Ｎ型エピタキ
シャル層４表面がエッチングされないために、（１１
１）面のＰ型シリコン基板を用いるのが望ましいが、Ｎ
型エピタキシャル層４形成時にパターンシフト（エピタ
キシャル層上下でパターンがシフトする）、パターンデ
ィストーション（エピタキシャル層上下でパターンが広
がったり、狭くなる）が起こるため、実際には（１１
１）面から４°のオフセットを有するＰ型シリコン基板
を用いている。
図５（ｇ）に示すデバイスを形成する際、Ｎ型エピタキ
シャル層４表面がエッチングされないために、（１１
１）面のＰ型シリコン基板を用いるのが望ましいが、Ｎ
型エピタキシャル層４形成時にパターンシフト（エピタ
キシャル層上下でパターンがシフトする）、パターンデ
ィストーション（エピタキシャル層上下でパターンが広
がったり、狭くなる）が起こるため、実際には（１１
１）面から４°のオフセットを有するＰ型シリコン基板
を用いている。
【０００８】次に、図７に示すように、位置合わせ、目
合わせの基準としてオリエンテーションフラット２を用
いているため、スクライブ線１９はオリエンテーション
フラット２と垂直及び平行となり、チップ２０が配置さ
れる。また、オフセットの回転軸方向を識別するため
に、オフセットの回転軸は基板１の中心とオリエンテー
ションフラット２の中心を通る直線の位置関係にある。
合わせの基準としてオリエンテーションフラット２を用
いているため、スクライブ線１９はオリエンテーション
フラット２と垂直及び平行となり、チップ２０が配置さ
れる。また、オフセットの回転軸方向を識別するため
に、オフセットの回転軸は基板１の中心とオリエンテー
ションフラット２の中心を通る直線の位置関係にある。
【０００９】この状態でチップ２０内にトランジスタを
効率良く配置するためには、縦置きと横置きを混ぜて配
置するが、その際、バイポーラトランジスタでは図８に
示すように、エミッタコンタクト３の長辺がオフセット
の回転軸と垂直のもの（ａ）と、平行のもの（ｂ）がで
きる。このとき、図４（ｆ）、図５（ｇ）のように、選
択エッチングを行うと、Ｎ型エピタキシャル層は（１１
１）面に沿ってエッチングされ、図９に示すように、図
８の（ａ）部断面は図９（ａ）、図８の（ｂ）部断面は
図９（ｂ）のようになる。すなわち、オフセットの回転
軸に対して垂直方向のエミッタコンタクト３の辺の長さ
が長いほど、Ｎ型エピタキシャル層４が深くエッチング
される。
効率良く配置するためには、縦置きと横置きを混ぜて配
置するが、その際、バイポーラトランジスタでは図８に
示すように、エミッタコンタクト３の長辺がオフセット
の回転軸と垂直のもの（ａ）と、平行のもの（ｂ）がで
きる。このとき、図４（ｆ）、図５（ｇ）のように、選
択エッチングを行うと、Ｎ型エピタキシャル層は（１１
１）面に沿ってエッチングされ、図９に示すように、図
８の（ａ）部断面は図９（ａ）、図８の（ｂ）部断面は
図９（ｂ）のようになる。すなわち、オフセットの回転
軸に対して垂直方向のエミッタコンタクト３の辺の長さ
が長いほど、Ｎ型エピタキシャル層４が深くエッチング
される。
【００１０】
【発明が解決しようとする課題】しかるに、上記の従来
方法では、このエッチングされた領域にベース領域、エ
ミッタ領域を形成するため、特にオフセットの回転軸に
対して垂直方向にエミッタコンタクトの長辺を配置した
場合にＮ型エピタキシャル層４が深くエッチングされ、
トランジスタのコレクタ・エミッタ間の耐圧が劣化、あ
るいは電流増幅率ｈFEの上昇が見られるという問題があ
る。
方法では、このエッチングされた領域にベース領域、エ
ミッタ領域を形成するため、特にオフセットの回転軸に
対して垂直方向にエミッタコンタクトの長辺を配置した
場合にＮ型エピタキシャル層４が深くエッチングされ、
トランジスタのコレクタ・エミッタ間の耐圧が劣化、あ
るいは電流増幅率ｈFEの上昇が見られるという問題があ
る。
【００１１】また、従来は同一のエミッタコンタクトサ
イズのバイポーラトランジスタをオフセットの回転軸と
垂直方向と平行方向にそれぞれエミッタコンタクトの長
辺を配置するため、配置方向によりトランジスタの特性
が異なってしまうという欠点がある。
イズのバイポーラトランジスタをオフセットの回転軸と
垂直方向と平行方向にそれぞれエミッタコンタクトの長
辺を配置するため、配置方向によりトランジスタの特性
が異なってしまうという欠点がある。
【００１２】更に、従来はＮ型エピタキシャル層４が深
くエッチングされると、ベース領域が相対的に下がるた
め、埋め込みＮ型拡散層に接近してＣＢ容量（コレクタ
・ベース間の容量）が増加、あるいはグラフトベース領
域とベース領域が離れてベース抵抗が増加し、トランジ
スタの動作速度が遅くなるという問題もある。
くエッチングされると、ベース領域が相対的に下がるた
め、埋め込みＮ型拡散層に接近してＣＢ容量（コレクタ
・ベース間の容量）が増加、あるいはグラフトベース領
域とベース領域が離れてベース抵抗が増加し、トランジ
スタの動作速度が遅くなるという問題もある。
【００１３】本発明は上記の点に鑑みなされたもので、
Ｎ型エピタキシャル層のエッチング量を低減することに
より、トランジスタのＣＥ耐圧の劣化、、電流増幅率ｈ
FEの上昇を防止し、信頼性を向上し得る半導体装置及び
その製造方法を提供することを目的とする。
Ｎ型エピタキシャル層のエッチング量を低減することに
より、トランジスタのＣＥ耐圧の劣化、、電流増幅率ｈ
FEの上昇を防止し、信頼性を向上し得る半導体装置及び
その製造方法を提供することを目的とする。
【００１４】また、本発明の他の目的は、ＣＢ容量、ベ
ース抵抗を減少することにより、動作速度を高速化し、
また歩留を向上し得る半導体装置及びその製造方法を提
供することにある。
ース抵抗を減少することにより、動作速度を高速化し、
また歩留を向上し得る半導体装置及びその製造方法を提
供することにある。
【００１５】更に、本発明の他の目的は、配置方向によ
るエピタキシャル層のエッチング量の差を減少して、ト
ランジスタ特性の差を減少させ、回路設計上のマージン
を広げることが可能な半導体装置及びその製造方法を提
供することにある。
るエピタキシャル層のエッチング量の差を減少して、ト
ランジスタ特性の差を減少させ、回路設計上のマージン
を広げることが可能な半導体装置及びその製造方法を提
供することにある。
【００１６】
【課題を解決するための手段】本発明は上記の目的を達
成するため、（１１１）面からなる結晶面から所定のオ
フセット角度だけ傾いた主面を有する基板の主面上にエ
ピタキシャル層が形成され、エピタキシャル層へのエミ
ッタコンタクトの形成時に、エピタキシャル層は（１１
１）面からなる結晶面に沿ってエッチングされ、その
後、エミッタコンタクトにエミッタ領域が形成され、エ
ピタキシャル層に自己整合型バイポーラトランジスタが
形成される半導体装置において、基板のオフセットの回
転軸方向に対して、エミッタコンタクトの長辺が特定の
方向に配置されているようにしたものである。ここで、
基板のオフセットの回転軸方向とエミッタコンタクトの
長辺がなす角度は、０°又は（２ｍ−１）・４５°±１
０°又は−（２ｍ−１）・４５°±１０°（ただし、ｍ
は１又は２）である。
成するため、（１１１）面からなる結晶面から所定のオ
フセット角度だけ傾いた主面を有する基板の主面上にエ
ピタキシャル層が形成され、エピタキシャル層へのエミ
ッタコンタクトの形成時に、エピタキシャル層は（１１
１）面からなる結晶面に沿ってエッチングされ、その
後、エミッタコンタクトにエミッタ領域が形成され、エ
ピタキシャル層に自己整合型バイポーラトランジスタが
形成される半導体装置において、基板のオフセットの回
転軸方向に対して、エミッタコンタクトの長辺が特定の
方向に配置されているようにしたものである。ここで、
基板のオフセットの回転軸方向とエミッタコンタクトの
長辺がなす角度は、０°又は（２ｍ−１）・４５°±１
０°又は−（２ｍ−１）・４５°±１０°（ただし、ｍ
は１又は２）である。
【００１７】本発明では、基板のオフセットの回転軸方
向に対して、エミッタコンタクトの長辺が特定の方向に
配置されるため、エミッタコンタクトの配置方向による
エピタキシャル層のエッチング量を所定の量に設定でき
る。特に、基板のオフセットの回転軸方向とエミッタコ
ンタクトの長辺がなす角度が０°、すなわちエミッタコ
ンタクトの長辺が基板のオフセットの回転軸方向と平行
に配置したときは、理論上、上記のエッチング量を最小
にできる。
向に対して、エミッタコンタクトの長辺が特定の方向に
配置されるため、エミッタコンタクトの配置方向による
エピタキシャル層のエッチング量を所定の量に設定でき
る。特に、基板のオフセットの回転軸方向とエミッタコ
ンタクトの長辺がなす角度が０°、すなわちエミッタコ
ンタクトの長辺が基板のオフセットの回転軸方向と平行
に配置したときは、理論上、上記のエッチング量を最小
にできる。
【００１８】また、上記のエミッタコンタクトの長辺が
基板のオフセットの回転軸方向と（２ｍ−１）・４５°
±１０°又は−（２ｍ−１）・４５°±１０°（ただ
し、ｍは１又は２）となすように配置したときは、基板
上の各エミッタコンタクトの配置方向によるエピタキシ
ャル層のエッチング量を、エミッタコンタクトサイズが
同一の場合、ほぼ同じにすることができる。
基板のオフセットの回転軸方向と（２ｍ−１）・４５°
±１０°又は−（２ｍ−１）・４５°±１０°（ただ
し、ｍは１又は２）となすように配置したときは、基板
上の各エミッタコンタクトの配置方向によるエピタキシ
ャル層のエッチング量を、エミッタコンタクトサイズが
同一の場合、ほぼ同じにすることができる。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。以下説明する各実施の形態
は自己整合型バイポーラトランジスタを図３乃至図６と
同様の方法で製造するものであるが、その際に図５
（ｇ）で説明したエミッタコンタクトの向きを特定した
ものである。
て図面を参照して説明する。以下説明する各実施の形態
は自己整合型バイポーラトランジスタを図３乃至図６と
同様の方法で製造するものであるが、その際に図５
（ｇ）で説明したエミッタコンタクトの向きを特定した
ものである。
【００２０】図１は本発明になる半導体装置の第１の実
施の形態の断面図と平面図を示す。同図（ａ）は断面
図、同図（ｂ）は平面図で、オリエンテーションフラッ
ト２を有する基板１上に、長辺がオリエンテーションフ
ラット２の直交する方向のオフセットの回転軸に平行に
配置されたエミッタコンタクト３ａが設けられている。
施の形態の断面図と平面図を示す。同図（ａ）は断面
図、同図（ｂ）は平面図で、オリエンテーションフラッ
ト２を有する基板１上に、長辺がオリエンテーションフ
ラット２の直交する方向のオフセットの回転軸に平行に
配置されたエミッタコンタクト３ａが設けられている。
【００２１】この実施の形態によれば、図８及び図９の
説明から明らかなように、エミッタコンタクト３ａの配
置方向によるＮ型エピタキシャル層４のエッチング量が
理論上最小となる。従って、従来に比べて、トランジス
タのコレクタ・エミッタ（ＣＥ）間の耐圧が従来の４Ｖ
〜５Ｖから７Ｖ〜８Ｖ程度に向上し、また電流増幅率ｈ
FEの安定化が図られる。また、ベース領域が従来に比べ
て埋め込みＮ型拡散層に対して離間してＣＢ容量（コレ
クタ・ベース間の容量）が減少、あるいはグラフトベー
ス領域とベース領域が近接してベース抵抗が減少し、ト
ランジスタの動作速度が５％〜３０％程度高速化され
る。
説明から明らかなように、エミッタコンタクト３ａの配
置方向によるＮ型エピタキシャル層４のエッチング量が
理論上最小となる。従って、従来に比べて、トランジス
タのコレクタ・エミッタ（ＣＥ）間の耐圧が従来の４Ｖ
〜５Ｖから７Ｖ〜８Ｖ程度に向上し、また電流増幅率ｈ
FEの安定化が図られる。また、ベース領域が従来に比べ
て埋め込みＮ型拡散層に対して離間してＣＢ容量（コレ
クタ・ベース間の容量）が減少、あるいはグラフトベー
ス領域とベース領域が近接してベース抵抗が減少し、ト
ランジスタの動作速度が５％〜３０％程度高速化され
る。
【００２２】 図２は、本発明になる半導体装置の第２
の実施の形態の断面図と平面図を示す。同図（ａ）は断
面図、同図（ｂ）は平面図で、オリエンテーションフラ
ット２を有する基板１上に、長辺がオリエンテーション
フラット２の垂直方向に配置されたエミッタコンタクト
３ｃと、長辺がオリエンテーションフラット２と平行方
向に配置されたエミッタコンタクト３ｂが設けられてい
る。また、図２（ｂ）に示すように、オリエンテーショ
ンフラット２の中心と基板１の中心を通る直線Ｉと、オ
フセットの回転軸ＩＩがなす角度が、４５°に設定され
ている。
の実施の形態の断面図と平面図を示す。同図（ａ）は断
面図、同図（ｂ）は平面図で、オリエンテーションフラ
ット２を有する基板１上に、長辺がオリエンテーション
フラット２の垂直方向に配置されたエミッタコンタクト
３ｃと、長辺がオリエンテーションフラット２と平行方
向に配置されたエミッタコンタクト３ｂが設けられてい
る。また、図２（ｂ）に示すように、オリエンテーショ
ンフラット２の中心と基板１の中心を通る直線Ｉと、オ
フセットの回転軸ＩＩがなす角度が、４５°に設定され
ている。
【００２３】この実施の形態によれば、同一サイズのエ
ミッタコンタクト３ｂ、３ｃでは、配置方向によらずＮ
型エピタキシャル層４のエッチング量が一定であり、よ
って図３乃至図６と同様の方法で製造された自己整合型
バイポーラトランジスタの特性が一定となる。この実施
の形態では、トランジスタ特性の極端な劣化を防止でき
ると共に、エミッタコンタクトの配置方向によらず、ト
ランジスタ特性が一定なので、回路設計マージンが広が
るという特長がある。
ミッタコンタクト３ｂ、３ｃでは、配置方向によらずＮ
型エピタキシャル層４のエッチング量が一定であり、よ
って図３乃至図６と同様の方法で製造された自己整合型
バイポーラトランジスタの特性が一定となる。この実施
の形態では、トランジスタ特性の極端な劣化を防止でき
ると共に、エミッタコンタクトの配置方向によらず、ト
ランジスタ特性が一定なので、回路設計マージンが広が
るという特長がある。
【００２４】なお、図２ではオリエンテーションフラッ
ト２の中心と基板１の中心を通る直線Ｉと、オフセット
の回転軸ＩＩがなす角度を４５°に設定するように説明
したが、４５°±１０°の範囲内であれば所期の効果が
得られる。
ト２の中心と基板１の中心を通る直線Ｉと、オフセット
の回転軸ＩＩがなす角度を４５°に設定するように説明
したが、４５°±１０°の範囲内であれば所期の効果が
得られる。
【００２５】また、本発明は以上の実施の形態に限定さ
れるものではなく、例えばエミッタコンタクトの長辺は
基板１のオフセットの回転軸ＩＩに対し、４５°±１０
°、−４５°±１０°、１３５°±１０°、−１３５°
±１０°のいずれでもよい。また、オリエンテーション
フラット２の中心と基板１の中心を通る直線と、オフセ
ットの回転軸がなす角度は、上記の４５°±１０°に限
定されるものではなく、−４５°±１０°、１３５°±
１０°、−１３５°±１０°のいずれでもよい。
れるものではなく、例えばエミッタコンタクトの長辺は
基板１のオフセットの回転軸ＩＩに対し、４５°±１０
°、−４５°±１０°、１３５°±１０°、−１３５°
±１０°のいずれでもよい。また、オリエンテーション
フラット２の中心と基板１の中心を通る直線と、オフセ
ットの回転軸がなす角度は、上記の４５°±１０°に限
定されるものではなく、−４５°±１０°、１３５°±
１０°、−１３５°±１０°のいずれでもよい。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
エミッタコンタクトの長辺が基板のオフセットの回転軸
方向と平行に配置することにより、理論上、エミッタコ
ンタクトの配置方向によるエピタキシャル層のエッチン
グ量を最小にできるため、従来に比べて、トランジスタ
のＣＥ間の耐圧を向上できると共に、電流増幅率ｈFEを
安定化でき、更にトランジスタの動作速度の高速化を実
現できる。
エミッタコンタクトの長辺が基板のオフセットの回転軸
方向と平行に配置することにより、理論上、エミッタコ
ンタクトの配置方向によるエピタキシャル層のエッチン
グ量を最小にできるため、従来に比べて、トランジスタ
のＣＥ間の耐圧を向上できると共に、電流増幅率ｈFEを
安定化でき、更にトランジスタの動作速度の高速化を実
現できる。
【００２７】また、本発明によれば、エミッタコンタク
トの長辺が基板のオフセットの回転軸方向と（２ｍ−
１）・４５°±１０°又は−（２ｍ−１）・４５°±１
０°（ただし、ｍは１又は２）となすように配置し、基
板上の各エミッタコンタクトの配置方向によるエピタキ
シャル層のエッチング量を、エミッタコンタクトサイズ
が同一の場合、ほぼ同じにするようにしたため、同一サ
イズのエミッタコンタクトでは配置方向によらず、エピ
タキシャル層のエッチング量が一定となり、これによ
り、極端な特性の劣化を防止でき、回路設計マージンを
広げることができる。
トの長辺が基板のオフセットの回転軸方向と（２ｍ−
１）・４５°±１０°又は−（２ｍ−１）・４５°±１
０°（ただし、ｍは１又は２）となすように配置し、基
板上の各エミッタコンタクトの配置方向によるエピタキ
シャル層のエッチング量を、エミッタコンタクトサイズ
が同一の場合、ほぼ同じにするようにしたため、同一サ
イズのエミッタコンタクトでは配置方向によらず、エピ
タキシャル層のエッチング量が一定となり、これによ
り、極端な特性の劣化を防止でき、回路設計マージンを
広げることができる。
【図１】本発明の第１の実施の形態の断面図及び平面図
である。
である。
【図２】本発明の第２の実施の形態の断面図及び平面図
である。
である。
【図３】従来の製造方法の一例の工程を説明する素子断
面図（その１）である。
面図（その１）である。
【図４】従来の製造方法の一例の工程を説明する素子断
面図（その２）である。
面図（その２）である。
【図５】従来の製造方法の一例の工程を説明する素子断
面図（その３）である。
面図（その３）である。
【図６】従来の製造方法の一例の工程を説明する素子断
面図（その４）である。
面図（その４）である。
【図７】従来の基板のオフセットの回転軸方向とオリエ
ンテーションフラットの関係を示す断面図及び平面図で
ある。
ンテーションフラットの関係を示す断面図及び平面図で
ある。
【図８】従来のエミッタコンタクトと基板のオフセット
の回転軸方向の関係を示す断面図及び平面図である。
の回転軸方向の関係を示す断面図及び平面図である。
【図９】図８の要部の断面図である。
１ 基板 ２ オリエンテーションフラット ３ａ 長辺がオフセットの回転軸に平行なエミッタコン
タクト ３ｂ 長辺がオリエンテーションフラットに平行なエミ
ッタコンタクト ３ｃ 長辺がオリエンテーションフラットに垂直なエミ
ッタコンタクト Ｉ オリエンテーションフラットと中心と基板の中心を
通る直線 ＩＩ オフセットの回転軸
タクト ３ｂ 長辺がオリエンテーションフラットに平行なエミ
ッタコンタクト ３ｃ 長辺がオリエンテーションフラットに垂直なエミ
ッタコンタクト Ｉ オリエンテーションフラットと中心と基板の中心を
通る直線 ＩＩ オフセットの回転軸
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/3065 H01L 29/73
Claims (6)
- 【請求項１】 （１１１）面からなる結晶面から所定の
オフセット角度だけ傾いた主面を有する基板の該主面上
にエピタキシャル層が形成され、該エピタキシャル層へ
のエミッタコンタクトの形成時に、該エピタキシャル層
は前記（１１１）面からなる結晶面に沿ってエッチング
され、その後、該エミッタコンタクトにエミッタ領域が
形成され、前記エピタキシャル層に自己整合型バイポー
ラトランジスタが形成される半導体装置において、 前記基板のオフセットの回転軸方向に対して、前記エミ
ッタコンタクトの長辺が平行な方向に配置されているこ
とを特徴とする半導体装置。 - 【請求項２】 （１１１）面からなる結晶面から所定の
オフセット角度だけ傾いた主面を有する基板の該主面上
にエピタキシャル層が形成され、該エピタキシャル層へ
のエミッタコンタクトの形成時に、該エピタキシャル層
は前記（１１１）面からなる結晶面に沿ってエッチング
され、その後、該エミッタコンタクトにエミッタ領域が
形成され、前記エピタキシャル層に自己整合型バイポー
ラトランジスタが形成される半導体装置において、 前記基板のオフセットの回転軸方向と前記エミッタコン
タクトの長辺がなす角度を、（２ｍ−１）・４５°±１
０°又は−（２ｍ−１）・４５°±１０°（ただし、ｍ
は１又は２）に配置したことを特徴とする半導体装置。 - 【請求項３】 前記基板のオフセットの回転軸方向は、
前記基板のオリエンテーションフラットの中心と該基板
の中心とを通る直線に対して、（２ｍ−１）・４５°±
１０°又は−（２ｍ−１）・４５°±１０°（ただし、
ｍは１又は２）の角度をなすことを特徴とする請求項２
記載の半導体装置。 - 【請求項４】 （１１１）面からなる結晶面から所定の
オフセット角度だけ傾いた主面を有する基板の該主面上
にエピタキシャル層が形成され、該エピタキシャル層へ
のエミッタコンタクトの形成時に、該エピタキシャル層
は前記（１１１）面からなる結晶面に沿ってエッチング
され、その後、該エミッタコンタクトにエミッタ領域を
形成し、前記エピタキシャル層に自己整合型バイポーラ
トランジスタを形成する半導体装置の製造方法におい
て、 前記基板のオフセットの回転軸方向に対して、前記エミ
ッタコンタクトの長辺を平行に配置することを特徴とす
る半導体装置の製造方法。 - 【請求項５】 （１１１）面からなる結晶面から所定の
オフセット角度だけ傾いた主面を有する基板の該主面上
にエピタキシャル層が形成され、該エピタキシャル層へ
のエミッタコンタクトの形成時に、該エピタキシャル層
は前記（１１１）面からなる結晶面に沿ってエッチング
され、その後、該エミッタコンタクトにエミッタ領域を
形成し、前記エピタキシャル層に自己整合型バイポーラ
トランジスタを形成する半導体装置の製造方法におい
て、 前記基板のオフセットの回転軸方向に対して、前記エミ
ッタコンタクトの長辺を（２ｍ−１）・４５°±１０°
又は−（２ｍ−１）・４５°±１０°（ただし、ｍは１
又は２）に配置することを特徴とする半導体装置の製造
方法。 - 【請求項６】 前記基板のオフセットの回転軸方向は、
前記基板のオリエンテーションフラットの中心と該基板
の中心とを通る直線に対して、（２ｍ−１）・４５°±
１０°又は−（２ｍ−１）・４５°±１０°（ただし、
ｍは１又は２）の角度をなすことを特徴とする請求項５
記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18482996A JP3156592B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
| GB0106775A GB2357901B (en) | 1996-07-15 | 1997-07-15 | Semiconductor device and fabrication method thereof |
| KR1019970032809A KR100271264B1 (ko) | 1996-07-15 | 1997-07-15 | 반도체 장치의 제조방법 |
| GB9714859A GB2322965B (en) | 1996-07-15 | 1997-07-15 | Semiconductor device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18482996A JP3156592B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032212A JPH1032212A (ja) | 1998-02-03 |
| JP3156592B2 true JP3156592B2 (ja) | 2001-04-16 |
Family
ID=16160037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18482996A Expired - Fee Related JP3156592B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3156592B2 (ja) |
| KR (1) | KR100271264B1 (ja) |
| GB (1) | GB2322965B (ja) |
-
1996
- 1996-07-15 JP JP18482996A patent/JP3156592B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-15 KR KR1019970032809A patent/KR100271264B1/ko not_active IP Right Cessation
- 1997-07-15 GB GB9714859A patent/GB2322965B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100271264B1 (ko) | 2000-12-01 |
| GB2322965B (en) | 2001-07-04 |
| KR980011768A (ko) | 1998-04-30 |
| JPH1032212A (ja) | 1998-02-03 |
| GB9714859D0 (en) | 1997-09-17 |
| GB2322965A (en) | 1998-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |