KR19990023702A - 반도체 장치 및 그 제조방법 - Google Patents
반도체 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR19990023702A KR19990023702A KR1019980033606A KR19980033606A KR19990023702A KR 19990023702 A KR19990023702 A KR 19990023702A KR 1019980033606 A KR1019980033606 A KR 1019980033606A KR 19980033606 A KR19980033606 A KR 19980033606A KR 19990023702 A KR19990023702 A KR 19990023702A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- film
- polycrystalline silicon
- base
- silicon film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 70
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 238000001312 dry etching Methods 0.000 claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 32
- 239000010410 layer Substances 0.000 claims description 29
- 238000005229 chemical vapour deposition Methods 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 17
- 229910052796 boron Inorganic materials 0.000 claims description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000000206 photolithography Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 239000011574 phosphorus Substances 0.000 claims description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- -1 phosphorus ions Chemical class 0.000 description 8
- 230000010354 integration Effects 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
베이스 영역상에 일부 산화막이 제거되어, 개구가 형성되며, 그 상부에 다결정 실리콘막이 직접 증착되어, 건식 에칭에 의해, 그 다결정 실리콘막이 베이스와 동일한 도전형의 불순물을 함유한 영역과 베이스의 반대 도전형을 함유한 영역으로 분리된다. 열처리에 의해, 불순물이 다결정 실리콘막으로부터 베이스 영역으로 확산되어, 외부 베이스 확산층 및 에미터 영역이 형성되어진다. 계속하여, 그 다결정 실리콘막의 표면이 폴리사이드막으로 형성되어 저항이 저감되게 되며, 그 다결정 실리콘막을 에미터 전극 및 베이스 전극으로서 이용함으로써, 미세 베이스 및 에미터 영역이 실현되게 된다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 좀더 자세하게는, 고밀도 집적이 가능한, 미세 에미터영역과 베이스 영역을 갖는 쌍극성 트랜지스터의 장치 구조와 그 제조방법에 관한 것이다.
도 1a 내지 도 1f 는 종래의 쌍극성 트랜지스터, 특히 NPN 트랜지스터를 제조하는 방법을 공정순서로 나타낸 단면도이며, 도 2a 내지 2f 는 도 1a 내지 도 1f 의 각 평면도이다. 도 1a 는 도 2a 의 A-A 선을 따른 단면도이며, 또한, 도 1b 내지 도 1f 는 도 2a 의 A-A 선과 동일한 위치에서 본 단면도이다.
도 1a 및 도 2a 에 나타낸 바와 같이, P형 반도체 기판 (1) 의 일부가 선택 산화되어, 실리콘 질화막 (3) 을 마스크로서 이용한 열산화에 의해 필드영역 (2) 이 형성된다. 참조번호 2' 는 패드 (pad) 산화막이다.
그후, 도 1b 및 도 2b 에 나타낸 바와 같이, 기판 (1) 의 표면으로부터 실리콘 질화막 (3) 을 제거한 후, 포토리소그라피 기술에 의해 형성된 포토레지스트를 마스크로서 이용하여, N형 불순물, 특히 인이 이온주입된다. 그후, 그 레지스터를 제거한 후, 열처리를 행하여, 1 내지 1.5 ㎛ 의 접합깊이를 갖는 N+인출 (draw-out) 영역 (4) 이 형성된다.
그후, 도 1c 및 도 2c 에 나타낸 바와 같이, 다른 레지스트를 마스크로서 이용하여, P형 불순물로서 보론이 이온주입에 의해 주입되며, 레지스트를 제거한 후, 열처리를 행하여, P형 소자분리영역 (5) 이 형성된다. 계속하여, 포토 레지스트를 마스크로서 이용하여, 인이, 1 내지 1.5 메가 일렉트론볼트 (MeV) 의 고속 이온 주입장치를 이용하여 주입되어, N 우물영역 (6) 이 형성된다. 포토 레지스트를 제거한 후, 기판 (1) 의 전체 표면에 보론을 주입함으로써, 필드 영역 (2) 에 의해 포위된 범위내에, 베이스 확산층 (7) 이 형성된다. 이 과정에서, 유사한 보론이 컬렉터 인출영역 (4) 상으로 주입되지만, 그 농도차가 100배 이상이므로, 거의 영향을 미치지 않는다.
다음으로, 도 1d 및 도 2d 에 나타낸 바와 같이, 컬렉터 부분과 에미터 부분의 패드 산화막 (2') 부분이 포토리소그라피 기술에 의해 형성된 포토레지스트를 마스크로서 이용하여 건식 또는 습식에칭에 의해 제거되어, 개구 (콘택) (8, 8') 가 형성된다. 레지스트를 제거한 후, 1,000 내지 2,000Å 의 다결정 실리콘막 (9) 이 화학기상증착법 (CVD) 에 의해 형성된다. 그후, 1×1016내지 3×1016cm-2의 비소이온 (As) 이 기판 (1) 의 전체 표면상으로 주입되어, 다결정 실리콘막 (9) 으로 주입된다.
도 1e 및 도 2e 에 나타낸 바와 같이, 새로운 포토레지스트 (13) 를 마스크로서 사용하여, 다결정 실리콘막 (9) 의 에미터 및 컬렉터용으로 특정된 영역이외의 다른 영역이 제거된다. 계속하여, 고농도 보론의 이온주입에 의해, 포토레지스트를 마스크로서 이용하여, 저저항의 외부 베이스 영역 (17) 이 형성된다. 이때, 이온주입 에너지는 불순물 이온이 필드 열산화막을 통과하지 않을 정도의 레벨로 설정되어야 한다.
그후, 도 1f 및 도 2f 에 나타낸 바와 같이, 레지스트를 제거한 후, 비도핑된 산화막과 보론 및 인으로 도핑된 산화막 (BPSG) 이 화학기상 증착법에 의해 순차적으로 형성되며, 층간막 (19) 이 형성된다. 900 내지 1,000 ℃ 의 노 어닐링 또는 램프 어닐링 열처리에 의해, 에미터 확산층 (16) 이 형성된다.
계속하여, 특정된 영역상에 BPSG/SiO2로 형성된 층간막 (19) 을 포토리소그라피 기술에 의해 형성된 레지스트를 마스크로서 이용하여 에칭시킴으로써, 메탈배선 접속용 개구 (콘택) 가 형성된다. 마지막으로, 그 레지스트를 제거하여, 구리를 함유하는 알루미늄 합금이 스퍼터링 법에 의해 형성되어, 그 레지스트를 마스크로서 이용하여 건식 에칭함으로써, 메탈배선 (18) 이 형성되어진다.
이하, 자기정합 기술을 이용하는 종래의 제조방법을 설명한다.
도 3a 에 나타낸 바와 같이, P형 반도체 기판 (1) 상에 N+메립 확산층 (24) 이 형성되며, 에피택셜 기술에 의해 반도체 기판 (1) 상에 N-형 에피택셜층 (23) 이 형성된 후, 패드 산화막 (2') 이 형성되며, 그 표면상에 실리콘 질화막 (3) 이 형성된다.
그후, 도 3b 에 나타낸 바와 같이, 질화막 (3) 상에 공지된 포토리소그라피 기술에 의해 레지스트를 형성한 후, 이를 이용하여, 실리콘 질화막 (3) 과 패드 산화막 (2') 이 에칭된다. 잔존하는 패드 산화막 (2') 과 실리콘 질화막 (3) 을 마스크로서 이용하여, N-형 에피택셜층 (23) 이 선택 에칭되어, 그루브 (25) 가 소자 분리 산화막을 형성하기 위한 위치에 형성된다.
다음으로, 도 3c 에 나타낸 바와 같이, 열산화에 의해, 그 그루브 (25) 에, 실리콘 산화막층으로 이루어진, 두꺼운 소자분리 산화막 (2) 이 형성된다. 산화방지 마스크로서 사용된 질화막을 제거한 후, 비록 도시되지 않았지만, 종래기술 1 에서와 같이, 레지스트를 마스크로서 이용한 인의 이온주입에 의해, 컬렉터 인출영역이 형성된다.
도 3d 에 나타낸 바와 같이 패드 산화막 (2') 을 제거한 후, 기판 (1) 의 전체 표면상에 제 1 다결정실리콘막 (9) 이 형성된다. 그 제 1 다결정 실리콘막 (9) 의 표면상에 다결정 실리콘막 (26) 이 열산화에 의해 형성된다.
그후, 도 3d 및 3e 에 나타낸 바와 같이, 그 제 1 다결정 실리콘막 (26) 으로 보론 이온을 주입한 후, 포토리소그라피 기술에 의해 형성된 레지스트 (13) 을 마스크로서 이용하여 이방성 에칭을 함으로써, 다결정 실리콘 산화막 (26) 과 다결정 실리콘막 (9) 이 순차적으로 에칭된다.
그후, 도 3f 에 나타낸 바와 같이, 이방성 건식에칭에 의해 노출된 표면을 약하게 산화시킨 후, 기판의 전체 표면상에 CVD 산화막 (27) 이 형성된다. 이때, 다결정 실리콘막 (9) 의 접촉측의 단부에는, 보론이 다결정 실리콘막 (9) 의 외부로 확산되며, 고농도인 외부 베이스 확산영역 (17) 이 형성된다.
도 3g 에 나타낸 바와 같이, 이방성 에칭에 의해, CVD 산화막 (27) 이 에칭되어, CVD 산화막 (27) 의 측벽 (28) 이 형성된다. 이 측벽 (28) 에 의해 좁게 형성된 개구를 통한 보론의 이온주입에 의해, 베이스영역 (7) 이 열처리에 의해 형성된다.
다음으로, 도 3h 에 나타낸 바와 같이, 기판의 전체 표면상에 제 2 다결정 실리콘막 (29) 을 형성한 후, 그 제 2 다결정 실리콘막 (29) 에 비소 이온이 주입되어, 그 제 2 다결정 실리콘막 (29) 이 패턴된 레지스트를 마스크로서 이용하여 에칭된다. 계속하여, 비 산화 분위기에서 열처리함으로써, 비소 이온이 제 2 다결정 실리콘막 (29) 내부로부터 베이스 영역 (7) 로 확산되어, 에미터 확산층 (16) 이 형성된다.
그러나, 도 3a 내지 도 3h 에 나타낸 종래기술에서는, 미세 에미터 영역 또는 베이스 영역이 보존되더라도, 고집적에 더하여, 기생용량의 감소에 기인한 전기특성을 향상시킴으로써 저 전력소비를 실현하는 것이 가능하다. 그러나, 이 종래기술에서는 소자구조가 복잡하기 때문에, 공정수가 도 1a 내지 1f 에 나타낸 공정수보다 약 1.5 배정도가 되어, 공정 조건이 열악하면서도, 수율이 낮아 가격이 더욱 높아지게 되는 문제점이 있다.
이 종래기술에서는, 채용되는 포토리소그라피 기술에 의한 우수한 제어성에서 최소부피보다 더 작은 부피를 실현하는 장점이 현저하나, 에미터 개구에서의 다결정 실리콘막의 두께가 더욱 얇아지며, 이온주입에 의해 주입된 비소이온이 다결정 실리콘내에서 확산하여 베이스 영역에 도달할 때까지, 베이스 폭이 확장되게 된다. 또한, 에미터 저항이 더 높고, 전체 특성열화 및 고속 소자를 형성하는 것이 불가능하다. 그 대응책으로서, 현재, 비소로 도핑된 다결정 실리콘이 사용되고 있으나, 이온주입에 비해, 기판 표면에서의 균일성이 조악하여, 특성이 불안정해질 수 있다.
도 1a 내지 도 1f, 및 도 2a 내지 도 2f 에 나타낸 종래기술은, 그 소자구조에 의해, 공정수가 작아, 고수율이 예상되나, 베이스 영역이 개구 (콘택) 과 메탈배선용 메탈 사이의 이탈 마진 (deviation margin) 에 의해 자동적으로 결정되며, 현재, 도 3a 내지 3h 에 나타낸 종래기술에서 보다 약 2배정도이므로, 미세하게 형성하기가 용이하지 않아, 저전력 소비와 고집적의 측면에서 열악하다. 그러나, 에미터 영역은 채용될 포토리소그라피 기술상에 의존한다.
따라서, 본 발명의 목적은, 실질적인 여러가지 접합용량이 저감되면서도, 전력소비가 적고 고속동작이 우수한, 미세 에미터 및 베이스 영역을 실현한 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 장치는, 반도체 기판; 상기 기판의 표면상에 형성된 베이스 영역; 베이스 영역상에 형성되며 N형 영역과 P형 영역으로 분리된 다결정 실리콘막; 상기 다결정 실리콘막으로부터 상기 베이스 영역으로의 불순물 확산에 의해 형성된 에미터 확산층과 외부 베이스층; 및 다결정 실리콘층의 표면상에 베이스 전극과 에미터 전극을 구성하도록 형성된 폴리사이드막으로 구성된다.
본 발명에 따른 반도체장치의 제조방법은, 베이스 영역상의 상기 산화막의 일부를 제거하여 콘택용 개구를 형성하는 단계; 상기 개구에 직접 다결정 실리콘막을 증착하는 단계; 베이스 영역상의 다결정 실리콘막을, 베이스 영역과 동일 도전형인 불순물을 함유하는 영역 및 베이스 영역과 반대 도전형인 불순물을 함유하는 영역으로 분리되도록, 건식 에칭하는 단계; 다결정 실리콘막으로부터 베이스 영역으로 불순물을 가열 확산시킴으로써, 외부 베이스층과 에미터 층을 형성하는 단계; 및 저항을 낮추기 위하여 다결정 실리콘막의 표면을 폴리사이드막내에 형성함으로써, 그 다결정 실리콘막을 에미터 전극과 베이스 전극으로서 형성하는 단계를 포함한다.
본 발명의 또 다른 측면에 따른 반도체 장치의 제조방법은, 반도체 기판의 일부를 선택 산화법에 의해 산화시켜, 필드 영역을 형성하는 단계; 반도체 기판의 부분에 반도체 기판과 반대 도전형인 불순물을 주입시켜, 컬렉터 인출영역을 형성하는 단계; 포토리소그라피 기술에 의해 형성된 포토 레지스트를 마스크로서 이용하여, 고 에너지로 이온주입시켜, N형 우물영역 및 P형 소자 분리영역을 형성하는 단계; 기판의 전체 표면에 P형 불순물을 주입하여, 베이스 영역을 형성하고, 또한 그 표면상의 실리콘 산화막의 일부를 제거하여, 개구를 형성하는 단계; 다결정 실리콘막, 실리콘 산화물막, 및 실리콘 질화막을 화학기상증착 (CVD) 법으로 순착적으로 증착하고, 포토리소그라피 기술에 의해 형성된 레지스트 패턴을 마스크로서 이용하여 이온주입하여, 상기 다결정 실리콘막에 N형 영역 및 P형 영역을 형성하는 단계; 레지스트를 마스크로 이용한 이방성 건식에칭에 의해, 상기 다결정 실리콘막을 상기 N형 영역과 P형 영역으로 분리하는 단계; 레지스트를 마스크로서 이용하여 베이스 형성조건에서 이온을 주입하는 단계; 기판 표면상의 질화막을 마스크로서 이용하여, 다결정 실리콘막의 측벽을 산화시키는 단계; 그 질화막을 제거하고, 스퍼터링법에 의해 기판 표면상에 메탈을 형성하며, 다결정 실리콘막의 표면을 가열하여 폴리사이드 막으로 변화시키는 단계; 기판의 전체 표면상에 층간막을 형성하는 단계; 및 층간막을 건식 에칭시킴으로써 콘택용 개구를 형성하여, 메탈 배선과 접속시키는 개구 형성단계를 포함한다.
상기 개구 형성단계는, 베이스 영역상에 개구를 형성하는 것일 수도 있다. 층간막을 형성하는 단계는 화학기상증착법에 의해 비도핑된 산화막을 증착하고, 연속적으로 보론 및 인을 함유한 산화막 (BPSG) 을 증착하여, 층간막을 형성하는 것일 수도 있다.
본 발명의 반도체 장치의 제조방법에 따르면, 하나의 개구가 베이스 영역상에 형성되며, 그 안에 형성된 다결정 실리콘이 N형 영역과 P형 영역으로 분리되고, 이 다결정 실리콘으로부터 불순물이 확산하여, 외부확산층과 에미터 확산층이 형성되고, 베이스 전극과 에미터 전극으로 각각 사용될 수 있도록 저항을 낮추기 위하여, 그 다결정 실리콘의 표면이 폴리사이드로 형성됨으로써, 베이스 영역과 에미터 영역이 작아지고 에미터-베이스 및 베이스-컬렉터간의 접합용량이 감소되어, 저전력소비와 우수한 고속동작을 갖는 쌍극성 트랜지스터가 형성되게 된다.
도 1a 내지 도 1f 는 종래 제조방법을 공정단계순으로 나타낸 단면도.
도 2a 내지 도 2f 는 그 평면도.
도 3a 내지 도 3h 는 다른 종래의 제조방법을 공정단계순으로 나타낸 단면도.
도 4a 내지 4g 는 본 발명의 실시예의 방법을 공정단계순으로 나타낸 단면도.
도 5a 내지 5g 는 도 4a 내지 도 4g 의 각 평면도.
도 6a 내지 6e 는 도 4d 내지 도 4h 의 부분 확대도.
도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2' : 패드 산화막
2 : 필드 영역 (열 산화막) 3 : 실리콘 질화막
4 : 컬렉터 인출영역 5 : P형 소자분리영역
6 : N 우물영역 7 : 베이스 영역
9 : 다결정 실리콘막 10 : 질화막/산화막
11 : 에미터 비소영역 12 : 외부 베이스
13 : 레지스트 14 : 폴리사이드 층
16 : 에미터 확산층 17 : 외부 베이스 층
18 : 메탈배선 19 : 층간막
21, 22, 23 : 개구 (콘택) 30 : P형 영역
31 : N형 영역
이하, 본 발명의 바람직한 실시예를, 첨부도면을 참조하여, 설명한다.
도 4a 내지 도 4g, 및 도 5a 내지 도 5d 는 본 발명의 제조방법을 공정순서로 나타낸 도면이며, 도 4a 내지 도 4g 는 도 5a 의 A-A선에 따른 단면도이다. 도 6a 내지 도 6e 는 도 4d 내지 도 4f 의 부분 확대도이다.
도 4a 및 도 5a 에 나타낸 바와 같이, 열산화에 의해 반도체 기판 (1) 상에 수백 Å 의 패드 산화막 (2') 을 형성한 후, 약 0.1 내지 0.2 ㎛ 의 실리콘 질화막 (3) 이 화학기상증착법에 의해 기판의 전체 표면상에 형성된다. 계속하여, 공지된 포토리소그라피 기술에 의해 형성된 포토 레지스트를 마스크로서 이용하여, 특정 영역을 제외한 실리콘 질화막 (3) 이 제거된 후, 그 잔존하는 실리콘 질화막 (3) 을 이용하여 선택적인 열산화가 행해져, 필드 영역 (열 산화막) (2) 이 형성된다.
그후, 도 4b 및 도 5b 에 나타낸 바와 같이, 기판 표면으로부터 모든 실리콘 질화막 (3) 을 제거한 후, 포토리소그라피 기술에 의해 형성된 레지스트를 마스크로서 이용하여, N형 불순물, 여기서는 인이 이온주입에 의해 주입되며, 그 레지스트 제거후 열처리에 의해, 0.1 내지 1.5 ㎛ 접합깊이의 N+컬렉터 (4) 가 형성된다.
다음으로, 도 4c 및 도 5c 에 나타낸 바와 같이, 다른 레지스트를 마스크로서 이용하여, 보론이 이온주입에 의해 P형 불순물로서 주입되며, 그 레지스트를 제거한 후 열처리에 의해, P형 소자분리영역 (5) 이 형성된다. 계속하여, 다른 포토 레지스트를 마스크로서 이용하여, N형 불순물, 특히, 인이 1.0 내지 1.5 메가 전자볼트 (MeV) 의 고속 이온주입장치를 이용하여 주입되어, N 우물영역 (6) 이 형성된다. 이 공정은 종래기술에서의 N+메립 확산층 및 N-에피택셜 성장층을 형성하는 공정에 대응하며, 1.2 내지 1.8 ㎛ 근처에서 피크 농도를 갖는 경사 (slant) 프로파일을 나타낸다. 계속하여, 그 레지스트를 제거한 후, 이온주입에 의해 기판의 전체표면상에 P형 불순물로서 인을 주입함으로써, 베이스 영역 (7) 이 필드 영역 (2) 에 의해 포위되도록 형성된다. 이때, 부수적으로, 보론이 컬렉터 인출영역 (4) 으로 유사하게 주입되지만, 농도차가 100배 이상이기 때문에, 거의 영향을 미치지 않는다.
그후, 도 4d, 도 5d 및 도 6a 에 나타낸 바와 같이, 베이스 영역 (7) 및 컬렉터 인출영역 (4) 의 부분으로부터 산화막을 제거함으로써, 개구 (콘택) 가 형성된다. 그후, 기판의 전체 표면상에 CVD 기술에 의해 1000 내지 2000 Å 의 다결정 실리콘막 (9) 을 증착한 후, 이온주입에 의해 P형 불순물로서 보론 주입된 P형 영역 (30 또는 12) 이, 포토리소그라피 기술에 의해 형성된 레지스트 (13) 를 마스크로서 이용하여 베이스상의 다결정 실리콘막 (9) 의 부분에 형성되며, 다른 부분에 비소 이온이 N형 불순물로서 주입되어 N형 영역 (31 또는 11) 이 형성되어진다. CVD 법에 의해 100 내지 200Å 의 산화막 및 1000 내지 2000Å 의 질화막이 연속적으로 순차 형성된다. 도면에서, 참조번호 10 은 질화막/산화막의 라미네이트이며, 11 은 베이스 영역상의 다결정 실리콘의 N형 영역 (에미터 비소영역 (11)) 이고, 12 는 베이스 영역상의 다결정 실리콘의 P형 영역 (외부 베이스 (12)) 이다.
그후, 도 4e, 도 5e, 및 도 6b 에 나타낸 바와 같이, 베이스 영역상의 다결정 실리콘의 N형 영역 (에미터 비소영역 (11)) 및 P형 영역 (외부 베이스 (12)) 의 경계 영역을 에칭시켜 제거되도록, 패턴된 포토 레지스트를 마스크로서 이용하여, 도 4d, 도 5d, 및 도 6a 의 다결정 실리콘막 (9) 및 질화막과 산화막 (10) 이 이방성 건식 에칭에 의해 연속적으로 순차 제거된다. 이때, 베이스 저항을 높이기 위해 더 낮은 베이스 영역의 에칭 및 제거를 방지하기 위하여, 다결정 실리콘막 (9) 이 약 100 내지 300Å 정도 잔존된다. 그러나, 평면에서의 건식 에칭의 균일성을 고려하여, 더 낮은 베이스 영역이 에칭되어 제거되는 경우에도 베이스 저항을 증가하는 것을 방지하기 위해, 다결정 실리콘막 (9) 을 에칭하기 위한 레지스트를 이온주입용 마스크로서 이용하여 0° (0도) 의 주입각도에서 베이스 형성조건으로 이온주입을 행하기 위하여 베이스 수정 주입이 행해져, 베이스 수정 영역 (도 6c) 이 형성되어진다.
도 4f, 도 5f, 및 도 6d 에 나타낸 바와 같이, 레지스트 (13) 을 제거한 후, 기판 표면상의 질화막 (10) 을 마스크로서 이용하여, 다결정 실리콘막이 다결정 실리콘막 (9) 의 측벽상에 잔존되며, 에칭 부분의 바닥이 산화된다. 이때, 다결정 실리콘막 (9) 의 에칭부분의 크기 (폭) 가 0.3 ㎛ 이하이면, 에칭부분의 내측이 산화에 의해 형성된 산화막으로 채워지지만, 0.3 ㎛ 보다 더 크면, 다결정 실리콘막 (9) 의 산화 후, 산화막이 CVD 법에 의해 더 증착되며, 산화막이 제거되어 CMP (chemical mechanical polishing) 에 의해 평탄화된다. 또, 산화공정이 산화분위기 및 비산화 분위기에서 2단계로 행해지므로, 불순물이 다결정 실리콘막 (9) 으로부터 베이스 영역 (7) 으로 확산되어, 외부 베이스 층 (17) 및 에미터 확산층 (16) 이 각각 형성된다.
도 4f, 도 5f, 및 도 6e 에 나타낸 바와 같이, 질화막 및 산화막 (10) 을 제거한 후, 스퍼터링 기술을 채용함으로써, 메탈이 기판 표면상에 형성되며, 열처리를 행하여, 다결정 실리콘막 (9) 의 표면이 폴리사이드로 형성되며, 폴리사이드 층 (14) 을 형성함으로써, 저항이 감소되며, 다결정 실리콘막 (9) 이 에미터 전극 (11) 및 베이스 전극 (12) 의 부분으로서 사용된다.
최종적으로, 도 4g 및 도 5g 에 나타낸 바와 같이, 수천 Å 의 비도핑된 산화막이 CVD 법에 의해 형성되며, 보론 및 인을 함유한 산화막 (BPSG) 이 연속 증착되어 층간막 (19) 이 형성되며, 그 층간막 (19) 에 건식 에칭에 의해 개구 (콘택) (21, 22, 23) 가 형성되며, 메탈배선 (18) 과 접속시킴으로써, 본 발명의 반도체 장치가 완성되어진다.
이상 설명한 본 발명에 따르면, 하나의 개구가 베이스 영역상에 형성되며, 그 상부에 형성된 다결정 실리콘막이 N형 영역과 P형 영역으로 분리되며, 이 다결정 실리콘막으로부터 베이스 영역으로 불순물이 확산되어, 외부 베이스 층 및 에미터 확산층이 형성되어진다. 그후, 다결정 실리콘막의 표면이 폴리사이드 막으로 형성됨으로써, 베이스 전극 및 에미터 전극으로 사용될 수 있도록, 저항이 감소되게 된다. 따라서, 본 발명에 따르면, 베이스 영역과 에미터 영역이 감소되며, 에미터-베이스 간의 접합용량과 베이스-컬렉터간의 접합용량이 실제로 감소되므로, 저전력소비 및 우수한 고속 동작을 갖는 쌍극성 트랜지스터가 형성되게 된다.
CMOS 의 게이트 형성시와 거의 동일하므로, 구조가 간단하며 고수율이 예상되며, 제조공정이 종래기술에 비해 약 40% 더 단축되며, 실질 경비 절감이 예상된다.
또한, 소자 영역이 종래기술의 약 1/2 이 되며, 더 이상의 고집적이 가능하므로, 칩 사이즈가 더 작아져 더 이상의 경비저감이 예상된다.
따라서, 미세 에미터 및 베이스 영역을 갖는 쌍극성 트랜지스터에서는, 실질적인 각 접속용량의 감소, 소비전력의 저감, 우수한 고속동작이 이루어지게 된다.
Claims (5)
- 반도체 기판;상기 기판의 표면상에 형성된 베이스 영역;베이스 영역상에 형성되며 N형 영역과 P형 영역으로 분리된 다결정 실리콘막;상기 다결정 실리콘막으로부터 상기 베이스 영역으로의 불순물 확산에 의해 형성된 에미터 확산층과 외부 베이스층; 및다결정 실리콘층의 표면상에 베이스 전극과 에미터 전극을 구성하도록 형성된 폴리사이드막을 포함하는 것을 특징으로 하는 반도체 장치.
- 베이스 영역상의 상기 산화막의 일부를 제거하여 콘택용 개구를 형성하는 단계;상기 개구에 직접 다결정 실리콘막을 증착하는 단계;베이스 영역상의 다결정 실리콘막을, 베이스 영역과 동일 도전형인 불순물을 함유하는 영역 및 베이스 영역과 반대 도전형인 불순물을 함유하는 영역으로 분리되도록, 건식 에칭하는 단계;다결정 실리콘막으로부터 베이스 영역으로 불순물을 가열 확산시킴으로써, 외부 베이스층과 에미터 층을 형성하는 단계; 및저항을 낮추기 위하여 다결정 실리콘막의 표면을 폴리사이드막내에 형성함으로써, 그 다결정 실리콘막을 에미터 전극과 베이스 전극으로서 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 반도체 기판의 일부를 선택 산화법에 의해 산화시켜, 필드 영역을 형성하는 단계;반도체 기판의 부분에 반도체 기판과 반대 도전형인 불순물을 주입시켜, 컬렉터 인출영역을 형성하는 단계;포토리소그라피 기술에 의해 형성된 포토 레지스트를 마스크로서 이용하여, 고 에너지로 이온주입시켜, N형 우물영역 및 P형 소자 분리영역을 형성하는 단계;기판의 전체 표면에 P형 불순물을 주입하여, 베이스 영역을 형성하고, 또한 그 표면상의 실리콘 산화막의 일부를 제거하여, 개구를 형성하는 단계;다결정 실리콘막, 실리콘 산화물막, 및 실리콘 질화막을 화학기상증착 (CVD) 법으로 순착적으로 증착하고, 포토리소그라피 기술에 의해 형성된 레지스트 패턴을 마스크로서 이용하여 이온주입하여, 상기 다결정 실리콘막에 N형 영역 및 P형 영역을 형성하는 단계;레지스트를 마스크로 이용한 이방성 건식에칭에 의해, 상기 다결정 실리콘막을 상기 N형 영역과 P형 영역으로 분리하는 단계;레지스트를 마스크로서 이용하여 베이스 형성조건에서 이온을 주입하는 단계;기판 표면상의 질화막을 마스크로서 이용하여, 다결정 실리콘막의 측벽을 산화시키는 단계;그 질화막을 제거하고, 스퍼터링법에 의해 기판 표면상에 메탈을 형성하며, 다결정 실리콘막의 표면을 가열하여 폴리사이드 막으로 변화시키는 단계;기판의 전체 표면상에 층간막을 형성하는 단계; 및층간막을 건식 에칭시킴으로써 콘택용 개구를 형성하여, 메탈 배선과 접속시키는 개구형성 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서,상기 개구 형성단계는, 베이스 영역상에 개구를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서,상기 층간막을 형성하는 단계는 화학기상증착법에 의해 비도핑된 산화막을 증착하고, 연속적으로 보론 및 인을 함유한 산화막 (BPSG) 을 증착하여, 층간막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09223640A JP3137044B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体装置及びその製造方法 |
| JP97-223640 | 1997-08-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990023702A true KR19990023702A (ko) | 1999-03-25 |
| KR100311103B1 KR100311103B1 (ko) | 2002-02-19 |
Family
ID=16801369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980033606A KR100311103B1 (ko) | 1997-08-20 | 1998-08-19 | 반도체장치의제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6054358A (ko) |
| JP (1) | JP3137044B2 (ko) |
| KR (1) | KR100311103B1 (ko) |
| CN (1) | CN1208967A (ko) |
| TW (1) | TW409281B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10010821A1 (de) * | 2000-02-29 | 2001-09-13 | Infineon Technologies Ag | Verfahren zur Erhöhung der Kapazität in einem Speichergraben und Grabenkondensator mit erhöhter Kapazität |
| US6617220B2 (en) * | 2001-03-16 | 2003-09-09 | International Business Machines Corporation | Method for fabricating an epitaxial base bipolar transistor with raised extrinsic base |
| US8084811B2 (en) * | 2009-10-08 | 2011-12-27 | Monolithic Power Systems, Inc. | Power devices with super junctions and associated methods manufacturing |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| JPS6199374A (ja) * | 1984-10-22 | 1986-05-17 | Hitachi Ltd | 半導体装置 |
| JPH0744186B2 (ja) * | 1989-03-13 | 1995-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0322438A (ja) * | 1989-06-20 | 1991-01-30 | Oki Electric Ind Co Ltd | バイポーラ型半導体集積回路装置の製造方法 |
| JP2971246B2 (ja) * | 1992-04-15 | 1999-11-02 | 株式会社東芝 | ヘテロバイポーラトランジスタの製造方法 |
| JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1997
- 1997-08-20 JP JP09223640A patent/JP3137044B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-19 CN CN98117349A patent/CN1208967A/zh active Pending
- 1998-08-19 KR KR1019980033606A patent/KR100311103B1/ko not_active IP Right Cessation
- 1998-08-20 TW TW087113873A patent/TW409281B/zh not_active IP Right Cessation
- 1998-08-20 US US09/137,421 patent/US6054358A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW409281B (en) | 2000-10-21 |
| JPH1167783A (ja) | 1999-03-09 |
| JP3137044B2 (ja) | 2001-02-19 |
| KR100311103B1 (ko) | 2002-02-19 |
| US6054358A (en) | 2000-04-25 |
| CN1208967A (zh) | 1999-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1148269A (en) | High performance pnp and npn transistor structure and process for fabricating same | |
| US4378630A (en) | Process for fabricating a high performance PNP and NPN structure | |
| US5554554A (en) | Process for fabricating two loads having different resistance levels in a common layer of polysilicon | |
| US4689872A (en) | Method of manufacturing a semiconductor device | |
| EP0078501A2 (en) | Transistor-like semiconductor device and method of producing the same | |
| US4866000A (en) | Fabrication method for semiconductor integrated circuits | |
| US5100812A (en) | Method of manufacturing semiconductor device | |
| EP0147249B1 (en) | Method of manufacturing transistor structures having junctions bound by insulating layers, and resulting structures | |
| KR100191270B1 (ko) | 바이폴라 반도체장치 및 그의 제조방법 | |
| JPS60124967A (ja) | 集積回路構造体 | |
| KR100311103B1 (ko) | 반도체장치의제조방법 | |
| US4910170A (en) | Method of manufacturing semiconductor device | |
| US5148252A (en) | Bipolar transistor | |
| US6064106A (en) | Bipolar transistor having isolation regions | |
| KR100210330B1 (ko) | 바이폴라 소자 및 이의 제조 방법 | |
| EP0409370A2 (en) | Bipolar transistor | |
| KR100255127B1 (ko) | 횡형 구조의 바이폴라 트랜지스터의 제조방법 | |
| KR100273687B1 (ko) | 바이폴라트랜지스터및그제조방법 | |
| KR950006480B1 (ko) | 바이폴라 트랜지스터 및 그의 제조방법 | |
| JP3609906B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPH01155660A (ja) | 半導体装置の製造方法 | |
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JP2002343878A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH07235549A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |