JPH1167783A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1167783A JPH1167783A JP9223640A JP22364097A JPH1167783A JP H1167783 A JPH1167783 A JP H1167783A JP 9223640 A JP9223640 A JP 9223640A JP 22364097 A JP22364097 A JP 22364097A JP H1167783 A JPH1167783 A JP H1167783A
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- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 66
- 239000012535 impurity Substances 0.000 claims abstract description 25
- 238000010438 heat treatment Methods 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 37
- 239000010410 layer Substances 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 29
- 238000005229 chemical vapour deposition Methods 0.000 claims description 17
- 229910052796 boron Inorganic materials 0.000 claims description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- 238000000206 photolithography Methods 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 9
- 229910052698 phosphorus Inorganic materials 0.000 claims description 9
- 239000011574 phosphorus Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 238000000605 extraction Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 12
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- -1 Arsenic ions Chemical class 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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Abstract
(57)【要約】
【課題】 微細なエミッタ及びベース面積を実現し、各
種接合容量を大幅に低減した低消費電力で高速動作性に
優れたバイポーラトランジスタを形成する。 【解決手段】 ベース領域７上の一部分の酸化膜を除去
し、開口部８を形成した後、直上に多結晶シリコン膜９
を堆積し、多結晶シリコン膜９をドライエッチにより、
ベースと同導電型の不純物を含む領域と、ベースと逆導
電型の不純物を含む領域とに分割する。熱処理を行い、
多結晶シリコン膜９から不純物がベース領域に拡散し、
それぞれ外部ベース拡散層１７とエミッタ拡散層１６を
形成する。続いて、多結晶シリコン膜９の表面をポリサ
イド化することによって低抵抗化を図り、多結晶シリコ
ン膜をエミッタ電極及びベース電極として用いることに
より、微細なベース及びエミッタ面積を実現可能にす
る。
種接合容量を大幅に低減した低消費電力で高速動作性に
優れたバイポーラトランジスタを形成する。 【解決手段】 ベース領域７上の一部分の酸化膜を除去
し、開口部８を形成した後、直上に多結晶シリコン膜９
を堆積し、多結晶シリコン膜９をドライエッチにより、
ベースと同導電型の不純物を含む領域と、ベースと逆導
電型の不純物を含む領域とに分割する。熱処理を行い、
多結晶シリコン膜９から不純物がベース領域に拡散し、
それぞれ外部ベース拡散層１７とエミッタ拡散層１６を
形成する。続いて、多結晶シリコン膜９の表面をポリサ
イド化することによって低抵抗化を図り、多結晶シリコ
ン膜をエミッタ電極及びベース電極として用いることに
より、微細なベース及びエミッタ面積を実現可能にす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、微細なエミッタ面積及びベー
ス面積を有する高集積化が可能なバイポーラ・トランジ
スタのデバイス構造及びその製造方法に関する。
の製造方法に関し、特に、微細なエミッタ面積及びベー
ス面積を有する高集積化が可能なバイポーラ・トランジ
スタのデバイス構造及びその製造方法に関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタ、特にＮ
ＰＮトランジスタを製造するにあたっては、図４（Ａ）
に示すように、Ｐ型半導体基板１の一部を選択酸化を用
い、シリコン窒化膜３をマスクとして熱酸化によりフィ
ールド領域２を形成する。２’はパッド酸化膜である。
ＰＮトランジスタを製造するにあたっては、図４（Ａ）
に示すように、Ｐ型半導体基板１の一部を選択酸化を用
い、シリコン窒化膜３をマスクとして熱酸化によりフィ
ールド領域２を形成する。２’はパッド酸化膜である。
【０００３】次に図４（Ｂ）に示すように、基板１の表
面のシリコン窒化膜３を除去した後、フォトリソグラフ
ィ技術により形成したレジストをマスクとしてＮ型不純
物、特にリンをイオン注入し、そのレジストを除去した
のち、熱処理を行うことにより、１〜１．５ミクロン
（μｍ）の接合深さをもつＮ+コレクタ引出し領域４を
形成する。次に図４（Ｃ）に示すように、別のレジスト
をマスクとしてＰ型不純物のボロンをイオン注入し、そ
のレジストの除去後に、熱処理を行うことにより、Ｐ型
素子分離領域５を形成する。続けて、フォトレジストを
マスクとして１〜１．５メガエレクトロンボルト（Ｍｅ
Ｖ）の高加速イオン注入装置を用いてリンを導入するこ
とにより、Ｎウェル領域６を形成する。続いて、フォト
レジストを除去した後、基板１の全面にボロンを注入す
ることにより、フィールド領域２で囲まれた範囲にベー
ス拡散層７を形成する。この工程では、コレクタ引出し
領域４上にも同様のボロンが導入されるが、濃度差が１
００倍以上あるため、ほとんど影響は与えない。
面のシリコン窒化膜３を除去した後、フォトリソグラフ
ィ技術により形成したレジストをマスクとしてＮ型不純
物、特にリンをイオン注入し、そのレジストを除去した
のち、熱処理を行うことにより、１〜１．５ミクロン
（μｍ）の接合深さをもつＮ+コレクタ引出し領域４を
形成する。次に図４（Ｃ）に示すように、別のレジスト
をマスクとしてＰ型不純物のボロンをイオン注入し、そ
のレジストの除去後に、熱処理を行うことにより、Ｐ型
素子分離領域５を形成する。続けて、フォトレジストを
マスクとして１〜１．５メガエレクトロンボルト（Ｍｅ
Ｖ）の高加速イオン注入装置を用いてリンを導入するこ
とにより、Ｎウェル領域６を形成する。続いて、フォト
レジストを除去した後、基板１の全面にボロンを注入す
ることにより、フィールド領域２で囲まれた範囲にベー
ス拡散層７を形成する。この工程では、コレクタ引出し
領域４上にも同様のボロンが導入されるが、濃度差が１
００倍以上あるため、ほとんど影響は与えない。
【０００４】次に図４（ｄ）に示すように、コレクタ部
及びエミッタ部のパッド酸化膜２’の一部を、フォトリ
ソグラフィ技術により形成したフォトレジストをマスク
としてドライあるいはウェットエッチにより除去し、そ
れぞれの開口部（コンタクト）８’、８”を形成する。
続いて、前記レジストを除去した後、１０００〜２００
０オングストローム（Å）の多結晶シリコンを化学気相
成長（ＣＶＤ）により堆積し、基板１の全面に１〜３×
１０16ｃｍ-2のヒ素イオン（Ａｓ）を注入し、多結晶シ
リコン内部に導入する。
及びエミッタ部のパッド酸化膜２’の一部を、フォトリ
ソグラフィ技術により形成したフォトレジストをマスク
としてドライあるいはウェットエッチにより除去し、そ
れぞれの開口部（コンタクト）８’、８”を形成する。
続いて、前記レジストを除去した後、１０００〜２００
０オングストローム（Å）の多結晶シリコンを化学気相
成長（ＣＶＤ）により堆積し、基板１の全面に１〜３×
１０16ｃｍ-2のヒ素イオン（Ａｓ）を注入し、多結晶シ
リコン内部に導入する。
【０００５】次に、図５（Ｅ）に示すように、新たなフ
ォトレジストをマスクとしてエミッタ及びコレクタの所
定領域以外の前記多結晶シリコンを除去する。続いて、
フォトレジストをマスクとして高濃度のボロンをイオン
注入することにより、低抵抗の外部ベース領域を形成す
る。この場合、イオン注入のエネルギーは、フィールド
熱酸化膜を不純物イオンが通過しないレベルにする必要
がある。
ォトレジストをマスクとしてエミッタ及びコレクタの所
定領域以外の前記多結晶シリコンを除去する。続いて、
フォトレジストをマスクとして高濃度のボロンをイオン
注入することにより、低抵抗の外部ベース領域を形成す
る。この場合、イオン注入のエネルギーは、フィールド
熱酸化膜を不純物イオンが通過しないレベルにする必要
がある。
【０００６】次に図５（Ｆ）に示すように、前記レジス
トを除去した後、化学気相成長法によりノンドープの酸
化膜とボロン及びリンを導入した酸化膜（ＢＰＳＧ）を
順次堆積し、層間膜１９を形成する。続いて９００〜１
０００℃の炉アニールあるいはランプアニールを用いて
熱処理を行うことにより、エミッタ拡散層１６を形成す
る。
トを除去した後、化学気相成長法によりノンドープの酸
化膜とボロン及びリンを導入した酸化膜（ＢＰＳＧ）を
順次堆積し、層間膜１９を形成する。続いて９００〜１
０００℃の炉アニールあるいはランプアニールを用いて
熱処理を行うことにより、エミッタ拡散層１６を形成す
る。
【０００７】続いて、所定の領域上のＢＰＳＧ／ＳｉＯ
2からなる層間膜１９をフォトリソグラフィ技術により
形成したレジストをマスクとしてエッチングし、メタル
配線接続用の開口部（コンタクト）を形成する。最後
に、レジストを除去し、スパッタ法により銅を含むアル
ミ合金を形成した後、レジストをマスクとしてドライエ
ッチを行うことにより、メタル配線１８を形成する。
2からなる層間膜１９をフォトリソグラフィ技術により
形成したレジストをマスクとしてエッチングし、メタル
配線接続用の開口部（コンタクト）を形成する。最後
に、レジストを除去し、スパッタ法により銅を含むアル
ミ合金を形成した後、レジストをマスクとしてドライエ
ッチを行うことにより、メタル配線１８を形成する。
【０００８】また、本発明と同様に自己整合技術を用い
た製造方法を従来例２として以下に説明する。図６
（Ａ）に示すように、Ｐ型半導体基板１にＮ+埋込拡散
層２４を形成し、エピタキシャル技術によって半導体基
板１上にＮ-型エピタキシャル層２３を形成した後、パ
ッド酸化膜２’を形成し、その上面にシリコン窒化膜３
を形成する。
た製造方法を従来例２として以下に説明する。図６
（Ａ）に示すように、Ｐ型半導体基板１にＮ+埋込拡散
層２４を形成し、エピタキシャル技術によって半導体基
板１上にＮ-型エピタキシャル層２３を形成した後、パ
ッド酸化膜２’を形成し、その上面にシリコン窒化膜３
を形成する。
【０００９】次に図６（Ｂ）に示すように、窒化膜３上
に公知のフォトリソグラフィ技術を用いてレジストを形
成し、それをマスクとしてシリコン窒化膜３およびパッ
ド酸化膜２’のエッチングを行う。さらに、残存するパ
ッド酸化膜２’とシリコン窒化膜３をマスクとしてＮ-
型エピタキシャル層２３を選択エッチングし、素子分離
酸化膜を形成するべき位置に溝２５を形成する。
に公知のフォトリソグラフィ技術を用いてレジストを形
成し、それをマスクとしてシリコン窒化膜３およびパッ
ド酸化膜２’のエッチングを行う。さらに、残存するパ
ッド酸化膜２’とシリコン窒化膜３をマスクとしてＮ-
型エピタキシャル層２３を選択エッチングし、素子分離
酸化膜を形成するべき位置に溝２５を形成する。
【００１０】次に図６（Ｃ）に示すように、熱酸化を行
い、溝２５にシリコン酸化膜層からなる厚い素子分離酸
化膜２を形成する。次に、耐酸化性マスクである窒化膜
を取り除いた後、図示していないが、レジストをマスク
としてリンをイオン注入し、従来例１と同様にコレクタ
引出し領域を形成する。
い、溝２５にシリコン酸化膜層からなる厚い素子分離酸
化膜２を形成する。次に、耐酸化性マスクである窒化膜
を取り除いた後、図示していないが、レジストをマスク
としてリンをイオン注入し、従来例１と同様にコレクタ
引出し領域を形成する。
【００１１】次に図６（Ｄ）に示すように、パッド酸化
膜２’を除去した後、基板１の全面に第１多結晶シリコ
ン膜９を形成する。さらに、熱酸化を行って第１多結晶
シリコン膜９の表面に多結晶シリコン酸化膜２６を形成
する。
膜２’を除去した後、基板１の全面に第１多結晶シリコ
ン膜９を形成する。さらに、熱酸化を行って第１多結晶
シリコン膜９の表面に多結晶シリコン酸化膜２６を形成
する。
【００１２】続いて図６（Ｄ）、（Ｅ）に示すように、
第１多結晶シリコン膜２６中にボロンのイオン注入を行
った後、フォトリソグラフィ技術により形成したレジス
ト１３をマスクとして異方性ドライエッチにより、順次
多結晶シリコン酸化膜２６、多結晶シリコン膜９をエッ
チングする。
第１多結晶シリコン膜２６中にボロンのイオン注入を行
った後、フォトリソグラフィ技術により形成したレジス
ト１３をマスクとして異方性ドライエッチにより、順次
多結晶シリコン酸化膜２６、多結晶シリコン膜９をエッ
チングする。
【００１３】次に図６（Ｆ）に示すように、異方性ドラ
イエッチにより露出した表面を薄く酸化した後、基板全
面にＣＶＤ酸化膜２７を形成する。このとき、多結晶シ
リコン膜９が接する側端部分には、多結晶シリコン膜９
よりボロンが外方に拡散し、高濃度の外部ベース拡散領
域１７が形成される。
イエッチにより露出した表面を薄く酸化した後、基板全
面にＣＶＤ酸化膜２７を形成する。このとき、多結晶シ
リコン膜９が接する側端部分には、多結晶シリコン膜９
よりボロンが外方に拡散し、高濃度の外部ベース拡散領
域１７が形成される。
【００１４】次に図６（Ｇ）に示すように、異方性エッ
チングによりＣＶＤ酸化膜２７のエッチングを行うこと
により、ＣＶＤ酸化膜２７のサイドウォール２８が形成
される。このサイドウォール２８で狭められた開口部を
通してボロンをイオン注入し、熱処理を行うことにより
ベース領域７が形成される。
チングによりＣＶＤ酸化膜２７のエッチングを行うこと
により、ＣＶＤ酸化膜２７のサイドウォール２８が形成
される。このサイドウォール２８で狭められた開口部を
通してボロンをイオン注入し、熱処理を行うことにより
ベース領域７が形成される。
【００１５】次に、図６（ｈ）に示すように、基板の全
面に第２の多結晶シリコン膜２９を形成した後、第２多
結晶シリコン膜２９に砒素をイオン注入し、続いて、パ
ターニングされたレジストをマスクとして第２多結晶シ
リコン膜２９をエッチングする。続いて、非酸化性雰囲
気中で熱処理することにより、残存する第２多結晶シリ
コン膜２９中から砒素をベース領域７内に拡散させ、エ
ミッタ拡散層１６を形成する。
面に第２の多結晶シリコン膜２９を形成した後、第２多
結晶シリコン膜２９に砒素をイオン注入し、続いて、パ
ターニングされたレジストをマスクとして第２多結晶シ
リコン膜２９をエッチングする。続いて、非酸化性雰囲
気中で熱処理することにより、残存する第２多結晶シリ
コン膜２９中から砒素をベース領域７内に拡散させ、エ
ミッタ拡散層１６を形成する。
【００１６】
【発明が解決しようとする課題】ところで、図６に示す
従来例２では、微細なエミッタ面積やベース面積を確保
することが可能であり、高集積化に加え、寄生容量の低
減に伴う電気的特性の改善や低消費電力化を実現するこ
とができるが、しかしながら、従来例２は、デバイス構
造が複雑であるため、工程数が約１．５倍以上に長くな
り、さらにプロセス条件等がシビアなため、歩留りが低
く、結果として、コスト高になってしまうという問題が
ある。
従来例２では、微細なエミッタ面積やベース面積を確保
することが可能であり、高集積化に加え、寄生容量の低
減に伴う電気的特性の改善や低消費電力化を実現するこ
とができるが、しかしながら、従来例２は、デバイス構
造が複雑であるため、工程数が約１．５倍以上に長くな
り、さらにプロセス条件等がシビアなため、歩留りが低
く、結果として、コスト高になってしまうという問題が
ある。
【００１７】また、上述した従来の技術は、使用したリ
ソグラフィ技術の最小寸法よりきわめて小さい寸法を制
御性良く実現できるメリットには及ぶべくもないが、さ
らに、微細化が進んだ場合、エミッタ開口部での多結晶
シリコンの膜厚が厚くなり、イオン注入で導入されたヒ
素がポリシリコン中を拡散してベース領域に達するまで
にベース幅が広がってしまうという問題があった。さら
に、エミッタ抵抗も高くなり、総じて特性の劣化を招
き、高速なデバイスの形成が不可能となる問題があっ
た。この対策として、現状では、ヒ素をドープした多結
晶シリコンが用いられているが、イオン注入に比べ、基
板面内での均一性が悪く、特性バラツキの原因となる問
題があった。
ソグラフィ技術の最小寸法よりきわめて小さい寸法を制
御性良く実現できるメリットには及ぶべくもないが、さ
らに、微細化が進んだ場合、エミッタ開口部での多結晶
シリコンの膜厚が厚くなり、イオン注入で導入されたヒ
素がポリシリコン中を拡散してベース領域に達するまで
にベース幅が広がってしまうという問題があった。さら
に、エミッタ抵抗も高くなり、総じて特性の劣化を招
き、高速なデバイスの形成が不可能となる問題があっ
た。この対策として、現状では、ヒ素をドープした多結
晶シリコンが用いられているが、イオン注入に比べ、基
板面内での均一性が悪く、特性バラツキの原因となる問
題があった。
【００１８】次に、図４及び図５に示す従来例１は、そ
のデバイス構造から見て工程数はほぼ同等で少なく、ま
た高歩留りも期待できるが、メタル配線用の開口部（コ
ンタクト）とメタル間の目ズレマージン及びメタル〜メ
タル間隔によって一意的にベース面積が決定され、現状
では、従来例２に比べて約２倍程度大きくなってしま
い、微細化が容易でないため、低消費電力化、高集積化
の面でかなり劣ってしまうという問題点があった。ただ
し、エミッタ面積に関しては、使用するリソグラフィ技
術に依存している。
のデバイス構造から見て工程数はほぼ同等で少なく、ま
た高歩留りも期待できるが、メタル配線用の開口部（コ
ンタクト）とメタル間の目ズレマージン及びメタル〜メ
タル間隔によって一意的にベース面積が決定され、現状
では、従来例２に比べて約２倍程度大きくなってしま
い、微細化が容易でないため、低消費電力化、高集積化
の面でかなり劣ってしまうという問題点があった。ただ
し、エミッタ面積に関しては、使用するリソグラフィ技
術に依存している。
【００１９】本発明の目的は、微細なエミッタ及びベー
ス面積を実現し、各種接合容量を大幅に低減した低消費
電力で高速動作に優れた半導体装置及びその製造方法を
提供することにある。
ス面積を実現し、各種接合容量を大幅に低減した低消費
電力で高速動作に優れた半導体装置及びその製造方法を
提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、エミッタ電極配線を有
する半導体装置であって、前記エミッタ電極配線は、エ
ミッタ・コンタクトと重なった領域のみをエミッタ領域
とし、エミッタに接合されたものである。
め、本発明に係る半導体装置は、エミッタ電極配線を有
する半導体装置であって、前記エミッタ電極配線は、エ
ミッタ・コンタクトと重なった領域のみをエミッタ領域
とし、エミッタに接合されたものである。
【００２１】また、本発明に係る半導体装置の製造方法
は、開口部形成工程と、分割工程と、半導体層形成工程
と、電極形成工程とを有する半導体装置の製造方法であ
って、前記開口部形成工程は、ベース領域上の一部分の
酸化膜を除去し開口部（コンタクト）を形成する処理を
行なうものであり、前記分割工程は、前記開口部直上に
多結晶シリコン膜を堆積した後、ベース領域上の多結晶
シリコン膜をドライエッチにより、ベース領域と同導電
型の不純物を含む領域と、ベース領域と逆導電型の不純
物を含む領域とに分割する処理を行うものであり、前記
半導体層形成工程は、熱処理を行い、多結晶シリコン膜
から不純物がベース領域に拡散し、それぞれ外部ベース
層とエミッタ層を形成する処理を行うものであり、前記
電極形成工程は、前記多結晶シリコン膜の表面をポリサ
イド化することによって低抵抗化を図り、前記多結晶シ
リコン膜をエミッタ電極及びベース電極として形成する
処理を行うものである。
は、開口部形成工程と、分割工程と、半導体層形成工程
と、電極形成工程とを有する半導体装置の製造方法であ
って、前記開口部形成工程は、ベース領域上の一部分の
酸化膜を除去し開口部（コンタクト）を形成する処理を
行なうものであり、前記分割工程は、前記開口部直上に
多結晶シリコン膜を堆積した後、ベース領域上の多結晶
シリコン膜をドライエッチにより、ベース領域と同導電
型の不純物を含む領域と、ベース領域と逆導電型の不純
物を含む領域とに分割する処理を行うものであり、前記
半導体層形成工程は、熱処理を行い、多結晶シリコン膜
から不純物がベース領域に拡散し、それぞれ外部ベース
層とエミッタ層を形成する処理を行うものであり、前記
電極形成工程は、前記多結晶シリコン膜の表面をポリサ
イド化することによって低抵抗化を図り、前記多結晶シ
リコン膜をエミッタ電極及びベース電極として形成する
処理を行うものである。
【００２２】また、本発明に係る半導体装置の製造方法
は、フィールド領域形成工程と、コレクタ引出し領域形
成工程と、素子分離領域形成工程と、開口部形成工程
と、半導体層形成工程と、分割工程と、イオン注入工程
と、酸化工程と、ポリサイド化工程と、層間膜形成工程
と、メタル配線接続工程とを有する半導体装置の製造方
法であって、前記フィールド領域形成工程は、半導体基
板の一部を選択酸化により酸化してフィールド領域を形
成する処理を行うものであり、前記コレクタ引出し領域
形成工程は、半導体基板の一部に半導体基板とは逆導電
型の不純物を導入してコレクタ引出し領域を形成する処
理を行うものであり、前記素子分離領域形成工程は、フ
ォトリソグラフィ技術により形成されたフォトレジスト
をマスクとして高エネルギーイオン注入により、それぞ
れＮウェル領域とＰ型素子分離領域を形成する処理を行
うものであり、前記開口形成工程は、基板全面にＰ型不
純物を導入し、ベース領域を形成した後、表面上のシリ
コン酸化膜の一部分を除去し開口部を形成する処理を行
うものであり、前記半導体層形成工程は、化学気相成長
（ＣＶＤ）法により多結晶シリコン膜、シリコン酸化膜
及びシリコン窒化膜を順次堆積した後、フォトリソグラ
フィ技術により形成されたレジストパターンをマスクと
してイオン注入により、同一多結晶シリコン膜内にＮ型
領域とＰ型領域を形成する処理を行うものであり、前記
分割工程は、レジストをマスクとして異方性ドライエッ
チングにより前記多結晶シリコン膜を各領域に分割する
処理を行うものであり、前記イオン注入工程は、レジス
トをマスクとしてベース形成条件にてイオン注入の処理
を行うものであり、前記酸化工程は、基板表面の前記窒
化膜をマスクとして前記多結晶シリコン膜の側壁を酸化
する処理を行うものであり、前記ポリサイド化工程は、
前記窒化膜を除去した後、スパッタ技術により基板表面
にメタルを形成し、熱処理により前記多結晶シリコン膜
の表面をポリサイド化する処理を行うものであり、前記
層間膜形成工程は、基板全面に層間膜を形成する処理を
行うものであり、前記メタル配線接続工程は、前記層間
膜にドライエッチにより開口部（コンタクト）を形成
し、メタル配線と接続する処理を行うものである。
は、フィールド領域形成工程と、コレクタ引出し領域形
成工程と、素子分離領域形成工程と、開口部形成工程
と、半導体層形成工程と、分割工程と、イオン注入工程
と、酸化工程と、ポリサイド化工程と、層間膜形成工程
と、メタル配線接続工程とを有する半導体装置の製造方
法であって、前記フィールド領域形成工程は、半導体基
板の一部を選択酸化により酸化してフィールド領域を形
成する処理を行うものであり、前記コレクタ引出し領域
形成工程は、半導体基板の一部に半導体基板とは逆導電
型の不純物を導入してコレクタ引出し領域を形成する処
理を行うものであり、前記素子分離領域形成工程は、フ
ォトリソグラフィ技術により形成されたフォトレジスト
をマスクとして高エネルギーイオン注入により、それぞ
れＮウェル領域とＰ型素子分離領域を形成する処理を行
うものであり、前記開口形成工程は、基板全面にＰ型不
純物を導入し、ベース領域を形成した後、表面上のシリ
コン酸化膜の一部分を除去し開口部を形成する処理を行
うものであり、前記半導体層形成工程は、化学気相成長
（ＣＶＤ）法により多結晶シリコン膜、シリコン酸化膜
及びシリコン窒化膜を順次堆積した後、フォトリソグラ
フィ技術により形成されたレジストパターンをマスクと
してイオン注入により、同一多結晶シリコン膜内にＮ型
領域とＰ型領域を形成する処理を行うものであり、前記
分割工程は、レジストをマスクとして異方性ドライエッ
チングにより前記多結晶シリコン膜を各領域に分割する
処理を行うものであり、前記イオン注入工程は、レジス
トをマスクとしてベース形成条件にてイオン注入の処理
を行うものであり、前記酸化工程は、基板表面の前記窒
化膜をマスクとして前記多結晶シリコン膜の側壁を酸化
する処理を行うものであり、前記ポリサイド化工程は、
前記窒化膜を除去した後、スパッタ技術により基板表面
にメタルを形成し、熱処理により前記多結晶シリコン膜
の表面をポリサイド化する処理を行うものであり、前記
層間膜形成工程は、基板全面に層間膜を形成する処理を
行うものであり、前記メタル配線接続工程は、前記層間
膜にドライエッチにより開口部（コンタクト）を形成
し、メタル配線と接続する処理を行うものである。
【００２３】また、前記開口形成工程は、ベース領域上
に１つの開口部を形成するものである。
に１つの開口部を形成するものである。
【００２４】また、前記層間膜形成工程は、化学気相成
長法により数千オングストローム（Å）のノンドープの
酸化膜を堆積し、さらにボロンとリンを含む酸化膜（Ｂ
ＰＳＧ）を連続して堆積し、層間膜を形成するものであ
る。
長法により数千オングストローム（Å）のノンドープの
酸化膜を堆積し、さらにボロンとリンを含む酸化膜（Ｂ
ＰＳＧ）を連続して堆積し、層間膜を形成するものであ
る。
【００２５】ベース領域上に１つの開口部を形成し、そ
の上に形成した多結晶シリコンをＮ型領域とＰ型領域に
分離し、この多結晶シリコンより不純物を拡散してそれ
ぞれ外部ベース層及びエミッタ拡散層を形成した後、前
記多結晶シリコンの表面をポリサイド化することにより
低抵抗化を図り、それぞれベース電極及びエミッタ電極
として用いるため、ベース及びエミッタ面積の微細化が
可能となり、エミッタ・ベース及びベース・コレクタの
接合容量が大幅に低減され、低消費電力で高速動作性に
優れたバイポーラトランジスタを形成することが可能と
なる。
の上に形成した多結晶シリコンをＮ型領域とＰ型領域に
分離し、この多結晶シリコンより不純物を拡散してそれ
ぞれ外部ベース層及びエミッタ拡散層を形成した後、前
記多結晶シリコンの表面をポリサイド化することにより
低抵抗化を図り、それぞれベース電極及びエミッタ電極
として用いるため、ベース及びエミッタ面積の微細化が
可能となり、エミッタ・ベース及びベース・コレクタの
接合容量が大幅に低減され、低消費電力で高速動作性に
優れたバイポーラトランジスタを形成することが可能と
なる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２７】図１及び図２は、本発明の一実施形態に係
る半導体装置の製造方法を工程順に示す図であり、図１
及び図２において、図面の右側に平面図を、左側に同断
面図を示している。図３は、図１の説明において分かり
ずらい部分を拡大した断面図である。
る半導体装置の製造方法を工程順に示す図であり、図１
及び図２において、図面の右側に平面図を、左側に同断
面図を示している。図３は、図１の説明において分かり
ずらい部分を拡大した断面図である。
【００２８】図１（Ａ）に示すように、Ｐ型半導体基板
１の表面に数百オングストローム（Å）のパッド酸化膜
２’を熱酸化により形成した後、０．１〜０．２ミクロ
ン（μｍ）前後のシリコン窒化膜３を基板全面に化学気
相成長法により堆積する。続いて、公知のフォトリソグ
ラフィ技術により形成したフォトレジストをマスクとし
て、指定領域以外のシリコン窒化膜３を除去し、その
後、残存するシリコン窒化膜３をマスクとして選択酸化
を行い、フィールド領域（熱酸化膜）２を形成する。
１の表面に数百オングストローム（Å）のパッド酸化膜
２’を熱酸化により形成した後、０．１〜０．２ミクロ
ン（μｍ）前後のシリコン窒化膜３を基板全面に化学気
相成長法により堆積する。続いて、公知のフォトリソグ
ラフィ技術により形成したフォトレジストをマスクとし
て、指定領域以外のシリコン窒化膜３を除去し、その
後、残存するシリコン窒化膜３をマスクとして選択酸化
を行い、フィールド領域（熱酸化膜）２を形成する。
【００２９】次に図１（Ｂ）に示すように、基板表面の
シリコン窒化膜３を全て除去した後、フォトリソグラフ
ィ技術により形成したレジストをマスクとしてＮ型不純
物、ここではリンをイオン注入し、レジストを除去した
後、熱処理を行うことにより、１．０〜１．５μｍの接
合深さをもつＮ+コレクタ引出し領域４を形成する。
シリコン窒化膜３を全て除去した後、フォトリソグラフ
ィ技術により形成したレジストをマスクとしてＮ型不純
物、ここではリンをイオン注入し、レジストを除去した
後、熱処理を行うことにより、１．０〜１．５μｍの接
合深さをもつＮ+コレクタ引出し領域４を形成する。
【００３０】次に図１（Ｃ）に示すように、別のレジス
トをマスクとしてＰ型不純物であるボロンをイオン注入
し、レジストを除去した後、熱処理を行うことにより、
Ｐ型素子分離領域５を形成する。続けて、別のフォトレ
ジストをマスクとして１．０〜１．５メガエレクトロン
ボルト（ＭｅＶ）の高加速イオン注入装置を用いて、Ｎ
型不純物、特にリンを導入することにより、Ｎウェル領
域６を形成する。この工程が従来のＮ+埋込拡散層とＮ-
エピタキシャル成長層との形成工程に相当し、１．２〜
１．８μｍ前後にピーク濃度をもつ傾斜型のプロファイ
ルを示す。続いて、レジストを除去した後、基板全面に
Ｐ型不純物であるボロンをイオン注入することにより、
フィールド領域２で囲まれた中にベース領域７を形成す
る。ところで、この場合、コレクタ引出し領域４上にも
同様のボロンが導入されるが、濃度差が１００倍以上あ
るため、ほとんど影響は与えない。
トをマスクとしてＰ型不純物であるボロンをイオン注入
し、レジストを除去した後、熱処理を行うことにより、
Ｐ型素子分離領域５を形成する。続けて、別のフォトレ
ジストをマスクとして１．０〜１．５メガエレクトロン
ボルト（ＭｅＶ）の高加速イオン注入装置を用いて、Ｎ
型不純物、特にリンを導入することにより、Ｎウェル領
域６を形成する。この工程が従来のＮ+埋込拡散層とＮ-
エピタキシャル成長層との形成工程に相当し、１．２〜
１．８μｍ前後にピーク濃度をもつ傾斜型のプロファイ
ルを示す。続いて、レジストを除去した後、基板全面に
Ｐ型不純物であるボロンをイオン注入することにより、
フィールド領域２で囲まれた中にベース領域７を形成す
る。ところで、この場合、コレクタ引出し領域４上にも
同様のボロンが導入されるが、濃度差が１００倍以上あ
るため、ほとんど影響は与えない。
【００３１】次に図１（Ｄ）及び図３（Ｄ）に示すよう
に、ベース領域７とコレクタ引出し領域４上の一部分の
酸化膜を除去し、開口部（コンタクト）を形成する。続
いて、基板全面にＣＶＤ技術により１０００〜２０００
Åの多結晶シリコン膜９を堆積した後、フォトリソグラ
フィ技術によって形成したレジストを用いてベース上の
多結晶シリコン膜９の一部分にＰ型不純物であるボロン
をイオン注入したＰ型領域を形成し、その他の領域には
Ｎ型不純物であるヒ素をイオン注入する。続いて、ＣＶ
Ｄ法により１００〜２００Åの酸化膜、１０００〜２０
００Åの窒化膜を順次連続的に堆積する。図において、
１０は窒化膜／酸化膜の積層体，１１はベース領域上の
多結晶シリコンのＮ型領域（エミッタ砒素領域１１）を
なし、１２はベース領域上の多結晶シリコンのＰ型領域
（外部ベース１２）をなす。
に、ベース領域７とコレクタ引出し領域４上の一部分の
酸化膜を除去し、開口部（コンタクト）を形成する。続
いて、基板全面にＣＶＤ技術により１０００〜２０００
Åの多結晶シリコン膜９を堆積した後、フォトリソグラ
フィ技術によって形成したレジストを用いてベース上の
多結晶シリコン膜９の一部分にＰ型不純物であるボロン
をイオン注入したＰ型領域を形成し、その他の領域には
Ｎ型不純物であるヒ素をイオン注入する。続いて、ＣＶ
Ｄ法により１００〜２００Åの酸化膜、１０００〜２０
００Åの窒化膜を順次連続的に堆積する。図において、
１０は窒化膜／酸化膜の積層体，１１はベース領域上の
多結晶シリコンのＮ型領域（エミッタ砒素領域１１）を
なし、１２はベース領域上の多結晶シリコンのＰ型領域
（外部ベース１２）をなす。
【００３２】次に図２（Ｅ）及び図３（Ｅ−１）に示す
ように、ベース領域上の多結晶シリコンのＮ型領域（エ
ミッタ砒素領域１１）とＰ型領域（外部ベース１２）の
境界付近がエッチング除去されるようにパターニングさ
れたフォトレジストをマスクにして、図１（Ｄ）及び図
３（Ｄ）の窒化膜及び酸化膜１０及び多結晶シリコン膜
９を順次連続して異方性ドライエッチにより除去する。
このとき、下地のベース領域もエッチング除去されてし
まい、ベース抵抗が高くならないように多結晶シリコン
膜９を１００〜３００Å程度残すようにする。しかし、
ドライエッチの面内均一性を考慮して、もし万一、下地
のベース領域がエッチング除去されてもベース抵抗が高
くならないように、多結晶シリコン膜９のエッチ用レジ
ストをマスクとして、注入角０°（ゼロ度）にてベース
形成条件のイオン注入を実施するベース補正注入を行う
（図３（Ｅ−２））。
ように、ベース領域上の多結晶シリコンのＮ型領域（エ
ミッタ砒素領域１１）とＰ型領域（外部ベース１２）の
境界付近がエッチング除去されるようにパターニングさ
れたフォトレジストをマスクにして、図１（Ｄ）及び図
３（Ｄ）の窒化膜及び酸化膜１０及び多結晶シリコン膜
９を順次連続して異方性ドライエッチにより除去する。
このとき、下地のベース領域もエッチング除去されてし
まい、ベース抵抗が高くならないように多結晶シリコン
膜９を１００〜３００Å程度残すようにする。しかし、
ドライエッチの面内均一性を考慮して、もし万一、下地
のベース領域がエッチング除去されてもベース抵抗が高
くならないように、多結晶シリコン膜９のエッチ用レジ
ストをマスクとして、注入角０°（ゼロ度）にてベース
形成条件のイオン注入を実施するベース補正注入を行う
（図３（Ｅ−２））。
【００３３】次に図２（Ｆ）及び図３（Ｆ−１）に示す
ように、レジスト１３を除去した後、基板表面上の窒化
膜１０をマスクとして多結晶シリコン膜９の側壁及びエ
ッチング部の底部に残された多結晶シリコン膜を酸化す
る。このとき、多結晶シリコン膜９のエッチング部の大
きさ（幅）が０．３μｍ以下の場合には、前記エッチン
グ部内は酸化によって形成された酸化膜により埋設され
るが、０．３μｍ以上の場合には、多結晶シリコン膜９
を酸化した後、さらにＣＶＤ法により酸化膜を堆積し、
酸化膜の研磨（ＣＭＰ）により除去平坦化する。また、
前記酸化工程は、酸化性雰囲気及び非酸化性雰囲気中の
２段階で行うため、多結晶シリコン膜９から不純物がベ
ース領域７に拡散し、それぞれ外部ベース層１７，１
７’とエミッタ拡散層１６，１６’が形成される。
ように、レジスト１３を除去した後、基板表面上の窒化
膜１０をマスクとして多結晶シリコン膜９の側壁及びエ
ッチング部の底部に残された多結晶シリコン膜を酸化す
る。このとき、多結晶シリコン膜９のエッチング部の大
きさ（幅）が０．３μｍ以下の場合には、前記エッチン
グ部内は酸化によって形成された酸化膜により埋設され
るが、０．３μｍ以上の場合には、多結晶シリコン膜９
を酸化した後、さらにＣＶＤ法により酸化膜を堆積し、
酸化膜の研磨（ＣＭＰ）により除去平坦化する。また、
前記酸化工程は、酸化性雰囲気及び非酸化性雰囲気中の
２段階で行うため、多結晶シリコン膜９から不純物がベ
ース領域７に拡散し、それぞれ外部ベース層１７，１
７’とエミッタ拡散層１６，１６’が形成される。
【００３４】次に、図２（Ｆ）及び図３（Ｆ−２）に示
すように、窒化膜及び酸化膜１０を除去した後、スパッ
タ技術を用い、基板表面にメタルを形成し、熱処理を加
えることにより、多結晶シリコン膜９の表面をポリサイ
ド化してポリサイド層１４を形成することによって低抵
抗化を図り、多結晶シリコン膜９をエミッタ電極１１及
びベース電極１２の一部として使用する。
すように、窒化膜及び酸化膜１０を除去した後、スパッ
タ技術を用い、基板表面にメタルを形成し、熱処理を加
えることにより、多結晶シリコン膜９の表面をポリサイ
ド化してポリサイド層１４を形成することによって低抵
抗化を図り、多結晶シリコン膜９をエミッタ電極１１及
びベース電極１２の一部として使用する。
【００３５】最後に図２（Ｇ）に示すように、ＣＶＤ法
により数千Åのノンドープ酸化膜を堆積し、さらにボロ
ンとリンを含む酸化膜（ＢＰＳＧ）を連続して堆積して
層間膜１９とし、層間膜１９にドライエッチにより開口
部（コンタクト）２１、２２、２３を形成し、メタル配
線１８と接続することによって本発明の半導体装置を完
成させる。
により数千Åのノンドープ酸化膜を堆積し、さらにボロ
ンとリンを含む酸化膜（ＢＰＳＧ）を連続して堆積して
層間膜１９とし、層間膜１９にドライエッチにより開口
部（コンタクト）２１、２２、２３を形成し、メタル配
線１８と接続することによって本発明の半導体装置を完
成させる。
【００３６】
【発明の効果】以上説明したように本発明によれば、ベ
ース領域上に１つの開口部を形成し、その上に形成した
多結晶シリコンをＮ型領域とＰ型領域に分離し、この多
結晶シリコンより不純物を拡散してそれぞれ外部ベース
層及びエミッタ拡散層を形成した後、前記多結晶シリコ
ンの表面をポリサイド化することにより低抵抗化を図
り、それぞれベース電極及びエミッタ電極として用いる
ため、ベース及びエミッタ面積の微細化が可能となり、
エミッタ・ベース及びベース・コレクタの接合容量が大
幅に低減され、低消費電力で高速動作性に優れたバイポ
ーラトランジスタを形成することができる。
ース領域上に１つの開口部を形成し、その上に形成した
多結晶シリコンをＮ型領域とＰ型領域に分離し、この多
結晶シリコンより不純物を拡散してそれぞれ外部ベース
層及びエミッタ拡散層を形成した後、前記多結晶シリコ
ンの表面をポリサイド化することにより低抵抗化を図
り、それぞれベース電極及びエミッタ電極として用いる
ため、ベース及びエミッタ面積の微細化が可能となり、
エミッタ・ベース及びベース・コレクタの接合容量が大
幅に低減され、低消費電力で高速動作性に優れたバイポ
ーラトランジスタを形成することができる。
【００３７】また、ＣＭＯＳのゲート形成とほとんど変
わりがないため、シンプルな構造で高歩留りが期待で
き、しかも、製造工程が従来に比べて４０％程度短くな
っているため、かなりの大幅なコストダウンが見込め
る。
わりがないため、シンプルな構造で高歩留りが期待で
き、しかも、製造工程が従来に比べて４０％程度短くな
っているため、かなりの大幅なコストダウンが見込め
る。
【００３８】さらに、素子面積も従来の約１／２となる
ため、高集積化が可能となり、チップサイズの縮小に伴
うコストダウンも見込まれる。
ため、高集積化が可能となり、チップサイズの縮小に伴
うコストダウンも見込まれる。
【図１】本発明の一実施形態を工程順に示す断面図と平
面図である。
面図である。
【図２】本発明の一実施形態を工程順に示す断面図と平
面図である。
面図である。
【図３】本発明の部分工程拡大断面図である。
【図４】従来例１を工程順に示す断面図と平面図であ
る。
る。
【図５】従来例１を工程順に示す断面図と平面図であ
る。
る。
【図６】従来例２を工程順に示す断面図と平面図であ
る。
る。
１ Ｐ型半導体基板 ２、２’ 熱酸化膜 ３ シリコン窒化膜 ４ コレクタ引出し領域 ５ Ｐ型素子分離領域 ６ Ｎウェル領域 ７ ベース領域 ８ 開口部（コンタクト） ９ 多結晶シリコン膜（ポリシリコン） １０ 窒化膜／酸化膜 １１ エミッタ砒素領域 １２ 外部ベース領域 １３ フォトレジスト １４ ポリサイド層 １５ 側壁ポリシリ酸化膜 １６、１６’ エミッタ拡散層 １７、１７’ 外部ベース拡散層 １８ アルミ電極 １９ 層間膜（ＢＰＳＧ／ＳｉＯ2） ２０ エミッタ開口部 ２１ コレクタ開口部 ２２ ベース開口部 ２３ エピタキシャル層 ２４ Ｎ+埋込拡散層 ２５ 溝 ２６ 多結晶シリコン酸化膜 ２７ ＣＶＤ酸化膜 ２８ サイドウォール ２９ 第２多結晶シリコン
Claims (5)
- 【請求項１】 エミッタ電極配線を有する半導体装置で
あって、 前記エミッタ電極配線は、エミッタ・コンタクトと重な
った領域のみをエミッタ領域とし、エミッタに接合され
たものであることを特徴とする半導体装置。 - 【請求項２】 開口部形成工程と、分割工程と、半導体
層形成工程と、電極形成工程とを有する半導体装置の製
造方法であって、 前記開口部形成工程は、ベース領域上の一部分の酸化膜
を除去し開口部（コンタクト）を形成する処理を行なう
ものであり、 前記分割工程は、前記開口部直上に多結晶シリコン膜を
堆積した後、ベース領域上の多結晶シリコン膜をドライ
エッチにより、ベース領域と同導電型の不純物を含む領
域と、ベース領域と逆導電型の不純物を含む領域とに分
割する処理を行うものであり、 前記半導体層形成工程は、熱処理を行い、多結晶シリコ
ン膜から不純物がベース領域に拡散し、それぞれ外部ベ
ース層とエミッタ層を形成する処理を行うものであり、 前記電極形成工程は、前記多結晶シリコン膜の表面をポ
リサイド化することによって低抵抗化を図り、前記多結
晶シリコン膜をエミッタ電極及びベース電極として形成
する処理を行うものであることを特徴とする半導体装置
の製造方法。 - 【請求項３】 フィールド領域形成工程と、コレクタ引
出し領域形成工程と、素子分離領域形成工程と、開口部
形成工程と、半導体層形成工程と、分割工程と、イオン
注入工程と、酸化工程と、ポリサイド化工程と、層間膜
形成工程と、メタル配線接続工程とを有する半導体装置
の製造方法であって、 前記フィールド領域形成工程は、半導体基板の一部を選
択酸化により酸化してフィールド領域を形成する処理を
行うものであり、 前記コレクタ引出し領域形成工程は、半導体基板の一部
に半導体基板とは逆導電型の不純物を導入してコレクタ
引出し領域を形成する処理を行うものであり、 前記素子分離領域形成工程は、フォトリソグラフィ技術
により形成されたフォトレジストをマスクとして高エネ
ルギーイオン注入により、それぞれＮウェル領域とＰ型
素子分離領域を形成する処理を行うものであり、 前記開口形成工程は、基板全面にＰ型不純物を導入し、
ベース領域を形成した後、表面上のシリコン酸化膜の一
部分を除去し開口部を形成する処理を行うものであり、 前記半導体層形成工程は、化学気相成長（ＣＶＤ）法に
より多結晶シリコン膜、シリコン酸化膜及びシリコン窒
化膜を順次堆積した後、フォトリソグラフィ技術により
形成されたレジストパターンをマスクとしてイオン注入
により、同一多結晶シリコン膜内にＮ型領域とＰ型領域
を形成する処理を行うものであり、 前記分割工程は、レジストをマスクとして異方性ドライ
エッチングにより前記多結晶シリコン膜を各領域に分割
する処理を行うものであり、 前記イオン注入工程は、レジストをマスクとしてベース
形成条件にてイオン注入の処理を行うものであり、 前記酸化工程は、基板表面の前記窒化膜をマスクとして
前記多結晶シリコン膜の側壁を酸化する処理を行うもの
であり、 前記ポリサイド化工程は、前記窒化膜を除去した後、ス
パッタ技術により基板表面にメタルを形成し、熱処理に
より前記多結晶シリコン膜の表面をポリサイド化する処
理を行うものであり、 前記層間膜形成工程は、基板全面に層間膜を形成する処
理を行うものであり、 前記メタル配線接続工程は、前記層間膜にドライエッチ
により開口部（コンタクト）を形成し、メタル配線と接
続する処理を行なうものであることを有することを特徴
とする半導体装置の製造方法。 - 【請求項４】前記開口形成工程は、ベース領域上に１つ
の開口部を形成するものであることを特徴とする請求項
３に記載の半導体装置の製造方法。 - 【請求項５】前記層間膜形成工程は、化学気相成長法に
より数千オングストローム（Å）のノンドープの酸化膜
を堆積し、さらにボロンとリンを含む酸化膜（ＢＰＳ
Ｇ）を連続して堆積し、層間膜を形成するものであるこ
とを特徴とする請求項３に記載の半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09223640A JP3137044B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体装置及びその製造方法 |
| KR1019980033606A KR100311103B1 (ko) | 1997-08-20 | 1998-08-19 | 반도체장치의제조방법 |
| CN98117349A CN1208967A (zh) | 1997-08-20 | 1998-08-19 | 半导体器件及其生产方法 |
| US09/137,421 US6054358A (en) | 1997-08-20 | 1998-08-20 | Semiconductor device and manufacturing method of the same |
| TW087113873A TW409281B (en) | 1997-08-20 | 1998-08-20 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09223640A JP3137044B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167783A true JPH1167783A (ja) | 1999-03-09 |
| JP3137044B2 JP3137044B2 (ja) | 2001-02-19 |
Family
ID=16801369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09223640A Expired - Fee Related JP3137044B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6054358A (ja) |
| JP (1) | JP3137044B2 (ja) |
| KR (1) | KR100311103B1 (ja) |
| CN (1) | CN1208967A (ja) |
| TW (1) | TW409281B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10010821A1 (de) * | 2000-02-29 | 2001-09-13 | Infineon Technologies Ag | Verfahren zur Erhöhung der Kapazität in einem Speichergraben und Grabenkondensator mit erhöhter Kapazität |
| US6617220B2 (en) * | 2001-03-16 | 2003-09-09 | International Business Machines Corporation | Method for fabricating an epitaxial base bipolar transistor with raised extrinsic base |
| US8084811B2 (en) * | 2009-10-08 | 2011-12-27 | Monolithic Power Systems, Inc. | Power devices with super junctions and associated methods manufacturing |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| JPS6199374A (ja) * | 1984-10-22 | 1986-05-17 | Hitachi Ltd | 半導体装置 |
| JPH0744186B2 (ja) * | 1989-03-13 | 1995-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0322438A (ja) * | 1989-06-20 | 1991-01-30 | Oki Electric Ind Co Ltd | バイポーラ型半導体集積回路装置の製造方法 |
| JP2971246B2 (ja) * | 1992-04-15 | 1999-11-02 | 株式会社東芝 | ヘテロバイポーラトランジスタの製造方法 |
| JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1997
- 1997-08-20 JP JP09223640A patent/JP3137044B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-19 KR KR1019980033606A patent/KR100311103B1/ko not_active IP Right Cessation
- 1998-08-19 CN CN98117349A patent/CN1208967A/zh active Pending
- 1998-08-20 TW TW087113873A patent/TW409281B/zh not_active IP Right Cessation
- 1998-08-20 US US09/137,421 patent/US6054358A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1208967A (zh) | 1999-02-24 |
| US6054358A (en) | 2000-04-25 |
| KR100311103B1 (ko) | 2002-02-19 |
| TW409281B (en) | 2000-10-21 |
| JP3137044B2 (ja) | 2001-02-19 |
| KR19990023702A (ko) | 1999-03-25 |
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