JPH1167783A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1167783A JPH1167783A JP9223640A JP22364097A JPH1167783A JP H1167783 A JPH1167783 A JP H1167783A JP 9223640 A JP9223640 A JP 9223640A JP 22364097 A JP22364097 A JP 22364097A JP H1167783 A JPH1167783 A JP H1167783A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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Abstract
(57)【要約】
【課題】 微細なエミッタ及びベース面積を実現し、各
種接合容量を大幅に低減した低消費電力で高速動作性に
優れたバイポーラトランジスタを形成する。 【解決手段】 ベース領域7上の一部分の酸化膜を除去
し、開口部8を形成した後、直上に多結晶シリコン膜9
を堆積し、多結晶シリコン膜9をドライエッチにより、
ベースと同導電型の不純物を含む領域と、ベースと逆導
電型の不純物を含む領域とに分割する。熱処理を行い、
多結晶シリコン膜9から不純物がベース領域に拡散し、
それぞれ外部ベース拡散層17とエミッタ拡散層16を
形成する。続いて、多結晶シリコン膜9の表面をポリサ
イド化することによって低抵抗化を図り、多結晶シリコ
ン膜をエミッタ電極及びベース電極として用いることに
より、微細なベース及びエミッタ面積を実現可能にす
る。
種接合容量を大幅に低減した低消費電力で高速動作性に
優れたバイポーラトランジスタを形成する。 【解決手段】 ベース領域7上の一部分の酸化膜を除去
し、開口部8を形成した後、直上に多結晶シリコン膜9
を堆積し、多結晶シリコン膜9をドライエッチにより、
ベースと同導電型の不純物を含む領域と、ベースと逆導
電型の不純物を含む領域とに分割する。熱処理を行い、
多結晶シリコン膜9から不純物がベース領域に拡散し、
それぞれ外部ベース拡散層17とエミッタ拡散層16を
形成する。続いて、多結晶シリコン膜9の表面をポリサ
イド化することによって低抵抗化を図り、多結晶シリコ
ン膜をエミッタ電極及びベース電極として用いることに
より、微細なベース及びエミッタ面積を実現可能にす
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、微細なエミッタ面積及びベー
ス面積を有する高集積化が可能なバイポーラ・トランジ
スタのデバイス構造及びその製造方法に関する。
の製造方法に関し、特に、微細なエミッタ面積及びベー
ス面積を有する高集積化が可能なバイポーラ・トランジ
スタのデバイス構造及びその製造方法に関する。
【0002】
【従来の技術】従来のバイポーラトランジスタ、特にN
PNトランジスタを製造するにあたっては、図4(A)
に示すように、P型半導体基板1の一部を選択酸化を用
い、シリコン窒化膜3をマスクとして熱酸化によりフィ
ールド領域2を形成する。2’はパッド酸化膜である。
PNトランジスタを製造するにあたっては、図4(A)
に示すように、P型半導体基板1の一部を選択酸化を用
い、シリコン窒化膜3をマスクとして熱酸化によりフィ
ールド領域2を形成する。2’はパッド酸化膜である。
【0003】次に図4(B)に示すように、基板1の表
面のシリコン窒化膜3を除去した後、フォトリソグラフ
ィ技術により形成したレジストをマスクとしてN型不純
物、特にリンをイオン注入し、そのレジストを除去した
のち、熱処理を行うことにより、1〜1.5ミクロン
(μm)の接合深さをもつN+コレクタ引出し領域4を
形成する。次に図4(C)に示すように、別のレジスト
をマスクとしてP型不純物のボロンをイオン注入し、そ
のレジストの除去後に、熱処理を行うことにより、P型
素子分離領域5を形成する。続けて、フォトレジストを
マスクとして1〜1.5メガエレクトロンボルト(Me
V)の高加速イオン注入装置を用いてリンを導入するこ
とにより、Nウェル領域6を形成する。続いて、フォト
レジストを除去した後、基板1の全面にボロンを注入す
ることにより、フィールド領域2で囲まれた範囲にベー
ス拡散層7を形成する。この工程では、コレクタ引出し
領域4上にも同様のボロンが導入されるが、濃度差が1
00倍以上あるため、ほとんど影響は与えない。
面のシリコン窒化膜3を除去した後、フォトリソグラフ
ィ技術により形成したレジストをマスクとしてN型不純
物、特にリンをイオン注入し、そのレジストを除去した
のち、熱処理を行うことにより、1〜1.5ミクロン
(μm)の接合深さをもつN+コレクタ引出し領域4を
形成する。次に図4(C)に示すように、別のレジスト
をマスクとしてP型不純物のボロンをイオン注入し、そ
のレジストの除去後に、熱処理を行うことにより、P型
素子分離領域5を形成する。続けて、フォトレジストを
マスクとして1〜1.5メガエレクトロンボルト(Me
V)の高加速イオン注入装置を用いてリンを導入するこ
とにより、Nウェル領域6を形成する。続いて、フォト
レジストを除去した後、基板1の全面にボロンを注入す
ることにより、フィールド領域2で囲まれた範囲にベー
ス拡散層7を形成する。この工程では、コレクタ引出し
領域4上にも同様のボロンが導入されるが、濃度差が1
00倍以上あるため、ほとんど影響は与えない。
【0004】次に図4(d)に示すように、コレクタ部
及びエミッタ部のパッド酸化膜2’の一部を、フォトリ
ソグラフィ技術により形成したフォトレジストをマスク
としてドライあるいはウェットエッチにより除去し、そ
れぞれの開口部(コンタクト)8’、8”を形成する。
続いて、前記レジストを除去した後、1000〜200
0オングストローム(Å)の多結晶シリコンを化学気相
成長(CVD)により堆積し、基板1の全面に1〜3×
1016cm-2のヒ素イオン(As)を注入し、多結晶シ
リコン内部に導入する。
及びエミッタ部のパッド酸化膜2’の一部を、フォトリ
ソグラフィ技術により形成したフォトレジストをマスク
としてドライあるいはウェットエッチにより除去し、そ
れぞれの開口部(コンタクト)8’、8”を形成する。
続いて、前記レジストを除去した後、1000〜200
0オングストローム(Å)の多結晶シリコンを化学気相
成長(CVD)により堆積し、基板1の全面に1〜3×
1016cm-2のヒ素イオン(As)を注入し、多結晶シ
リコン内部に導入する。
【0005】次に、図5(E)に示すように、新たなフ
ォトレジストをマスクとしてエミッタ及びコレクタの所
定領域以外の前記多結晶シリコンを除去する。続いて、
フォトレジストをマスクとして高濃度のボロンをイオン
注入することにより、低抵抗の外部ベース領域を形成す
る。この場合、イオン注入のエネルギーは、フィールド
熱酸化膜を不純物イオンが通過しないレベルにする必要
がある。
ォトレジストをマスクとしてエミッタ及びコレクタの所
定領域以外の前記多結晶シリコンを除去する。続いて、
フォトレジストをマスクとして高濃度のボロンをイオン
注入することにより、低抵抗の外部ベース領域を形成す
る。この場合、イオン注入のエネルギーは、フィールド
熱酸化膜を不純物イオンが通過しないレベルにする必要
がある。
【0006】次に図5(F)に示すように、前記レジス
トを除去した後、化学気相成長法によりノンドープの酸
化膜とボロン及びリンを導入した酸化膜(BPSG)を
順次堆積し、層間膜19を形成する。続いて900〜1
000℃の炉アニールあるいはランプアニールを用いて
熱処理を行うことにより、エミッタ拡散層16を形成す
る。
トを除去した後、化学気相成長法によりノンドープの酸
化膜とボロン及びリンを導入した酸化膜(BPSG)を
順次堆積し、層間膜19を形成する。続いて900〜1
000℃の炉アニールあるいはランプアニールを用いて
熱処理を行うことにより、エミッタ拡散層16を形成す
る。
【0007】続いて、所定の領域上のBPSG/SiO
2からなる層間膜19をフォトリソグラフィ技術により
形成したレジストをマスクとしてエッチングし、メタル
配線接続用の開口部(コンタクト)を形成する。最後
に、レジストを除去し、スパッタ法により銅を含むアル
ミ合金を形成した後、レジストをマスクとしてドライエ
ッチを行うことにより、メタル配線18を形成する。
2からなる層間膜19をフォトリソグラフィ技術により
形成したレジストをマスクとしてエッチングし、メタル
配線接続用の開口部(コンタクト)を形成する。最後
に、レジストを除去し、スパッタ法により銅を含むアル
ミ合金を形成した後、レジストをマスクとしてドライエ
ッチを行うことにより、メタル配線18を形成する。
【0008】また、本発明と同様に自己整合技術を用い
た製造方法を従来例2として以下に説明する。図6
(A)に示すように、P型半導体基板1にN+埋込拡散
層24を形成し、エピタキシャル技術によって半導体基
板1上にN-型エピタキシャル層23を形成した後、パ
ッド酸化膜2’を形成し、その上面にシリコン窒化膜3
を形成する。
た製造方法を従来例2として以下に説明する。図6
(A)に示すように、P型半導体基板1にN+埋込拡散
層24を形成し、エピタキシャル技術によって半導体基
板1上にN-型エピタキシャル層23を形成した後、パ
ッド酸化膜2’を形成し、その上面にシリコン窒化膜3
を形成する。
【0009】次に図6(B)に示すように、窒化膜3上
に公知のフォトリソグラフィ技術を用いてレジストを形
成し、それをマスクとしてシリコン窒化膜3およびパッ
ド酸化膜2’のエッチングを行う。さらに、残存するパ
ッド酸化膜2’とシリコン窒化膜3をマスクとしてN-
型エピタキシャル層23を選択エッチングし、素子分離
酸化膜を形成するべき位置に溝25を形成する。
に公知のフォトリソグラフィ技術を用いてレジストを形
成し、それをマスクとしてシリコン窒化膜3およびパッ
ド酸化膜2’のエッチングを行う。さらに、残存するパ
ッド酸化膜2’とシリコン窒化膜3をマスクとしてN-
型エピタキシャル層23を選択エッチングし、素子分離
酸化膜を形成するべき位置に溝25を形成する。
【0010】次に図6(C)に示すように、熱酸化を行
い、溝25にシリコン酸化膜層からなる厚い素子分離酸
化膜2を形成する。次に、耐酸化性マスクである窒化膜
を取り除いた後、図示していないが、レジストをマスク
としてリンをイオン注入し、従来例1と同様にコレクタ
引出し領域を形成する。
い、溝25にシリコン酸化膜層からなる厚い素子分離酸
化膜2を形成する。次に、耐酸化性マスクである窒化膜
を取り除いた後、図示していないが、レジストをマスク
としてリンをイオン注入し、従来例1と同様にコレクタ
引出し領域を形成する。
【0011】次に図6(D)に示すように、パッド酸化
膜2’を除去した後、基板1の全面に第1多結晶シリコ
ン膜9を形成する。さらに、熱酸化を行って第1多結晶
シリコン膜9の表面に多結晶シリコン酸化膜26を形成
する。
膜2’を除去した後、基板1の全面に第1多結晶シリコ
ン膜9を形成する。さらに、熱酸化を行って第1多結晶
シリコン膜9の表面に多結晶シリコン酸化膜26を形成
する。
【0012】続いて図6(D)、(E)に示すように、
第1多結晶シリコン膜26中にボロンのイオン注入を行
った後、フォトリソグラフィ技術により形成したレジス
ト13をマスクとして異方性ドライエッチにより、順次
多結晶シリコン酸化膜26、多結晶シリコン膜9をエッ
チングする。
第1多結晶シリコン膜26中にボロンのイオン注入を行
った後、フォトリソグラフィ技術により形成したレジス
ト13をマスクとして異方性ドライエッチにより、順次
多結晶シリコン酸化膜26、多結晶シリコン膜9をエッ
チングする。
【0013】次に図6(F)に示すように、異方性ドラ
イエッチにより露出した表面を薄く酸化した後、基板全
面にCVD酸化膜27を形成する。このとき、多結晶シ
リコン膜9が接する側端部分には、多結晶シリコン膜9
よりボロンが外方に拡散し、高濃度の外部ベース拡散領
域17が形成される。
イエッチにより露出した表面を薄く酸化した後、基板全
面にCVD酸化膜27を形成する。このとき、多結晶シ
リコン膜9が接する側端部分には、多結晶シリコン膜9
よりボロンが外方に拡散し、高濃度の外部ベース拡散領
域17が形成される。
【0014】次に図6(G)に示すように、異方性エッ
チングによりCVD酸化膜27のエッチングを行うこと
により、CVD酸化膜27のサイドウォール28が形成
される。このサイドウォール28で狭められた開口部を
通してボロンをイオン注入し、熱処理を行うことにより
ベース領域7が形成される。
チングによりCVD酸化膜27のエッチングを行うこと
により、CVD酸化膜27のサイドウォール28が形成
される。このサイドウォール28で狭められた開口部を
通してボロンをイオン注入し、熱処理を行うことにより
ベース領域7が形成される。
【0015】次に、図6(h)に示すように、基板の全
面に第2の多結晶シリコン膜29を形成した後、第2多
結晶シリコン膜29に砒素をイオン注入し、続いて、パ
ターニングされたレジストをマスクとして第2多結晶シ
リコン膜29をエッチングする。続いて、非酸化性雰囲
気中で熱処理することにより、残存する第2多結晶シリ
コン膜29中から砒素をベース領域7内に拡散させ、エ
ミッタ拡散層16を形成する。
面に第2の多結晶シリコン膜29を形成した後、第2多
結晶シリコン膜29に砒素をイオン注入し、続いて、パ
ターニングされたレジストをマスクとして第2多結晶シ
リコン膜29をエッチングする。続いて、非酸化性雰囲
気中で熱処理することにより、残存する第2多結晶シリ
コン膜29中から砒素をベース領域7内に拡散させ、エ
ミッタ拡散層16を形成する。
【0016】
【発明が解決しようとする課題】ところで、図6に示す
従来例2では、微細なエミッタ面積やベース面積を確保
することが可能であり、高集積化に加え、寄生容量の低
減に伴う電気的特性の改善や低消費電力化を実現するこ
とができるが、しかしながら、従来例2は、デバイス構
造が複雑であるため、工程数が約1.5倍以上に長くな
り、さらにプロセス条件等がシビアなため、歩留りが低
く、結果として、コスト高になってしまうという問題が
ある。
従来例2では、微細なエミッタ面積やベース面積を確保
することが可能であり、高集積化に加え、寄生容量の低
減に伴う電気的特性の改善や低消費電力化を実現するこ
とができるが、しかしながら、従来例2は、デバイス構
造が複雑であるため、工程数が約1.5倍以上に長くな
り、さらにプロセス条件等がシビアなため、歩留りが低
く、結果として、コスト高になってしまうという問題が
ある。
【0017】また、上述した従来の技術は、使用したリ
ソグラフィ技術の最小寸法よりきわめて小さい寸法を制
御性良く実現できるメリットには及ぶべくもないが、さ
らに、微細化が進んだ場合、エミッタ開口部での多結晶
シリコンの膜厚が厚くなり、イオン注入で導入されたヒ
素がポリシリコン中を拡散してベース領域に達するまで
にベース幅が広がってしまうという問題があった。さら
に、エミッタ抵抗も高くなり、総じて特性の劣化を招
き、高速なデバイスの形成が不可能となる問題があっ
た。この対策として、現状では、ヒ素をドープした多結
晶シリコンが用いられているが、イオン注入に比べ、基
板面内での均一性が悪く、特性バラツキの原因となる問
題があった。
ソグラフィ技術の最小寸法よりきわめて小さい寸法を制
御性良く実現できるメリットには及ぶべくもないが、さ
らに、微細化が進んだ場合、エミッタ開口部での多結晶
シリコンの膜厚が厚くなり、イオン注入で導入されたヒ
素がポリシリコン中を拡散してベース領域に達するまで
にベース幅が広がってしまうという問題があった。さら
に、エミッタ抵抗も高くなり、総じて特性の劣化を招
き、高速なデバイスの形成が不可能となる問題があっ
た。この対策として、現状では、ヒ素をドープした多結
晶シリコンが用いられているが、イオン注入に比べ、基
板面内での均一性が悪く、特性バラツキの原因となる問
題があった。
【0018】次に、図4及び図5に示す従来例1は、そ
のデバイス構造から見て工程数はほぼ同等で少なく、ま
た高歩留りも期待できるが、メタル配線用の開口部(コ
ンタクト)とメタル間の目ズレマージン及びメタル〜メ
タル間隔によって一意的にベース面積が決定され、現状
では、従来例2に比べて約2倍程度大きくなってしま
い、微細化が容易でないため、低消費電力化、高集積化
の面でかなり劣ってしまうという問題点があった。ただ
し、エミッタ面積に関しては、使用するリソグラフィ技
術に依存している。
のデバイス構造から見て工程数はほぼ同等で少なく、ま
た高歩留りも期待できるが、メタル配線用の開口部(コ
ンタクト)とメタル間の目ズレマージン及びメタル〜メ
タル間隔によって一意的にベース面積が決定され、現状
では、従来例2に比べて約2倍程度大きくなってしま
い、微細化が容易でないため、低消費電力化、高集積化
の面でかなり劣ってしまうという問題点があった。ただ
し、エミッタ面積に関しては、使用するリソグラフィ技
術に依存している。
【0019】本発明の目的は、微細なエミッタ及びベー
ス面積を実現し、各種接合容量を大幅に低減した低消費
電力で高速動作に優れた半導体装置及びその製造方法を
提供することにある。
ス面積を実現し、各種接合容量を大幅に低減した低消費
電力で高速動作に優れた半導体装置及びその製造方法を
提供することにある。
【0020】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、エミッタ電極配線を有
する半導体装置であって、前記エミッタ電極配線は、エ
ミッタ・コンタクトと重なった領域のみをエミッタ領域
とし、エミッタに接合されたものである。
め、本発明に係る半導体装置は、エミッタ電極配線を有
する半導体装置であって、前記エミッタ電極配線は、エ
ミッタ・コンタクトと重なった領域のみをエミッタ領域
とし、エミッタに接合されたものである。
【0021】また、本発明に係る半導体装置の製造方法
は、開口部形成工程と、分割工程と、半導体層形成工程
と、電極形成工程とを有する半導体装置の製造方法であ
って、前記開口部形成工程は、ベース領域上の一部分の
酸化膜を除去し開口部(コンタクト)を形成する処理を
行なうものであり、前記分割工程は、前記開口部直上に
多結晶シリコン膜を堆積した後、ベース領域上の多結晶
シリコン膜をドライエッチにより、ベース領域と同導電
型の不純物を含む領域と、ベース領域と逆導電型の不純
物を含む領域とに分割する処理を行うものであり、前記
半導体層形成工程は、熱処理を行い、多結晶シリコン膜
から不純物がベース領域に拡散し、それぞれ外部ベース
層とエミッタ層を形成する処理を行うものであり、前記
電極形成工程は、前記多結晶シリコン膜の表面をポリサ
イド化することによって低抵抗化を図り、前記多結晶シ
リコン膜をエミッタ電極及びベース電極として形成する
処理を行うものである。
は、開口部形成工程と、分割工程と、半導体層形成工程
と、電極形成工程とを有する半導体装置の製造方法であ
って、前記開口部形成工程は、ベース領域上の一部分の
酸化膜を除去し開口部(コンタクト)を形成する処理を
行なうものであり、前記分割工程は、前記開口部直上に
多結晶シリコン膜を堆積した後、ベース領域上の多結晶
シリコン膜をドライエッチにより、ベース領域と同導電
型の不純物を含む領域と、ベース領域と逆導電型の不純
物を含む領域とに分割する処理を行うものであり、前記
半導体層形成工程は、熱処理を行い、多結晶シリコン膜
から不純物がベース領域に拡散し、それぞれ外部ベース
層とエミッタ層を形成する処理を行うものであり、前記
電極形成工程は、前記多結晶シリコン膜の表面をポリサ
イド化することによって低抵抗化を図り、前記多結晶シ
リコン膜をエミッタ電極及びベース電極として形成する
処理を行うものである。
【0022】また、本発明に係る半導体装置の製造方法
は、フィールド領域形成工程と、コレクタ引出し領域形
成工程と、素子分離領域形成工程と、開口部形成工程
と、半導体層形成工程と、分割工程と、イオン注入工程
と、酸化工程と、ポリサイド化工程と、層間膜形成工程
と、メタル配線接続工程とを有する半導体装置の製造方
法であって、前記フィールド領域形成工程は、半導体基
板の一部を選択酸化により酸化してフィールド領域を形
成する処理を行うものであり、前記コレクタ引出し領域
形成工程は、半導体基板の一部に半導体基板とは逆導電
型の不純物を導入してコレクタ引出し領域を形成する処
理を行うものであり、前記素子分離領域形成工程は、フ
ォトリソグラフィ技術により形成されたフォトレジスト
をマスクとして高エネルギーイオン注入により、それぞ
れNウェル領域とP型素子分離領域を形成する処理を行
うものであり、前記開口形成工程は、基板全面にP型不
純物を導入し、ベース領域を形成した後、表面上のシリ
コン酸化膜の一部分を除去し開口部を形成する処理を行
うものであり、前記半導体層形成工程は、化学気相成長
(CVD)法により多結晶シリコン膜、シリコン酸化膜
及びシリコン窒化膜を順次堆積した後、フォトリソグラ
フィ技術により形成されたレジストパターンをマスクと
してイオン注入により、同一多結晶シリコン膜内にN型
領域とP型領域を形成する処理を行うものであり、前記
分割工程は、レジストをマスクとして異方性ドライエッ
チングにより前記多結晶シリコン膜を各領域に分割する
処理を行うものであり、前記イオン注入工程は、レジス
トをマスクとしてベース形成条件にてイオン注入の処理
を行うものであり、前記酸化工程は、基板表面の前記窒
化膜をマスクとして前記多結晶シリコン膜の側壁を酸化
する処理を行うものであり、前記ポリサイド化工程は、
前記窒化膜を除去した後、スパッタ技術により基板表面
にメタルを形成し、熱処理により前記多結晶シリコン膜
の表面をポリサイド化する処理を行うものであり、前記
層間膜形成工程は、基板全面に層間膜を形成する処理を
行うものであり、前記メタル配線接続工程は、前記層間
膜にドライエッチにより開口部(コンタクト)を形成
し、メタル配線と接続する処理を行うものである。
は、フィールド領域形成工程と、コレクタ引出し領域形
成工程と、素子分離領域形成工程と、開口部形成工程
と、半導体層形成工程と、分割工程と、イオン注入工程
と、酸化工程と、ポリサイド化工程と、層間膜形成工程
と、メタル配線接続工程とを有する半導体装置の製造方
法であって、前記フィールド領域形成工程は、半導体基
板の一部を選択酸化により酸化してフィールド領域を形
成する処理を行うものであり、前記コレクタ引出し領域
形成工程は、半導体基板の一部に半導体基板とは逆導電
型の不純物を導入してコレクタ引出し領域を形成する処
理を行うものであり、前記素子分離領域形成工程は、フ
ォトリソグラフィ技術により形成されたフォトレジスト
をマスクとして高エネルギーイオン注入により、それぞ
れNウェル領域とP型素子分離領域を形成する処理を行
うものであり、前記開口形成工程は、基板全面にP型不
純物を導入し、ベース領域を形成した後、表面上のシリ
コン酸化膜の一部分を除去し開口部を形成する処理を行
うものであり、前記半導体層形成工程は、化学気相成長
(CVD)法により多結晶シリコン膜、シリコン酸化膜
及びシリコン窒化膜を順次堆積した後、フォトリソグラ
フィ技術により形成されたレジストパターンをマスクと
してイオン注入により、同一多結晶シリコン膜内にN型
領域とP型領域を形成する処理を行うものであり、前記
分割工程は、レジストをマスクとして異方性ドライエッ
チングにより前記多結晶シリコン膜を各領域に分割する
処理を行うものであり、前記イオン注入工程は、レジス
トをマスクとしてベース形成条件にてイオン注入の処理
を行うものであり、前記酸化工程は、基板表面の前記窒
化膜をマスクとして前記多結晶シリコン膜の側壁を酸化
する処理を行うものであり、前記ポリサイド化工程は、
前記窒化膜を除去した後、スパッタ技術により基板表面
にメタルを形成し、熱処理により前記多結晶シリコン膜
の表面をポリサイド化する処理を行うものであり、前記
層間膜形成工程は、基板全面に層間膜を形成する処理を
行うものであり、前記メタル配線接続工程は、前記層間
膜にドライエッチにより開口部(コンタクト)を形成
し、メタル配線と接続する処理を行うものである。
【0023】また、前記開口形成工程は、ベース領域上
に1つの開口部を形成するものである。
に1つの開口部を形成するものである。
【0024】また、前記層間膜形成工程は、化学気相成
長法により数千オングストローム(Å)のノンドープの
酸化膜を堆積し、さらにボロンとリンを含む酸化膜(B
PSG)を連続して堆積し、層間膜を形成するものであ
る。
長法により数千オングストローム(Å)のノンドープの
酸化膜を堆積し、さらにボロンとリンを含む酸化膜(B
PSG)を連続して堆積し、層間膜を形成するものであ
る。
【0025】ベース領域上に1つの開口部を形成し、そ
の上に形成した多結晶シリコンをN型領域とP型領域に
分離し、この多結晶シリコンより不純物を拡散してそれ
ぞれ外部ベース層及びエミッタ拡散層を形成した後、前
記多結晶シリコンの表面をポリサイド化することにより
低抵抗化を図り、それぞれベース電極及びエミッタ電極
として用いるため、ベース及びエミッタ面積の微細化が
可能となり、エミッタ・ベース及びベース・コレクタの
接合容量が大幅に低減され、低消費電力で高速動作性に
優れたバイポーラトランジスタを形成することが可能と
なる。
の上に形成した多結晶シリコンをN型領域とP型領域に
分離し、この多結晶シリコンより不純物を拡散してそれ
ぞれ外部ベース層及びエミッタ拡散層を形成した後、前
記多結晶シリコンの表面をポリサイド化することにより
低抵抗化を図り、それぞれベース電極及びエミッタ電極
として用いるため、ベース及びエミッタ面積の微細化が
可能となり、エミッタ・ベース及びベース・コレクタの
接合容量が大幅に低減され、低消費電力で高速動作性に
優れたバイポーラトランジスタを形成することが可能と
なる。
【0026】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【0027】図1及び図2は、本発明の一実施形態に係
る半導体装置の製造方法を工程順に示す図であり、図1
及び図2において、図面の右側に平面図を、左側に同断
面図を示している。図3は、図1の説明において分かり
ずらい部分を拡大した断面図である。
る半導体装置の製造方法を工程順に示す図であり、図1
及び図2において、図面の右側に平面図を、左側に同断
面図を示している。図3は、図1の説明において分かり
ずらい部分を拡大した断面図である。
【0028】図1(A)に示すように、P型半導体基板
1の表面に数百オングストローム(Å)のパッド酸化膜
2’を熱酸化により形成した後、0.1〜0.2ミクロ
ン(μm)前後のシリコン窒化膜3を基板全面に化学気
相成長法により堆積する。続いて、公知のフォトリソグ
ラフィ技術により形成したフォトレジストをマスクとし
て、指定領域以外のシリコン窒化膜3を除去し、その
後、残存するシリコン窒化膜3をマスクとして選択酸化
を行い、フィールド領域(熱酸化膜)2を形成する。
1の表面に数百オングストローム(Å)のパッド酸化膜
2’を熱酸化により形成した後、0.1〜0.2ミクロ
ン(μm)前後のシリコン窒化膜3を基板全面に化学気
相成長法により堆積する。続いて、公知のフォトリソグ
ラフィ技術により形成したフォトレジストをマスクとし
て、指定領域以外のシリコン窒化膜3を除去し、その
後、残存するシリコン窒化膜3をマスクとして選択酸化
を行い、フィールド領域(熱酸化膜)2を形成する。
【0029】次に図1(B)に示すように、基板表面の
シリコン窒化膜3を全て除去した後、フォトリソグラフ
ィ技術により形成したレジストをマスクとしてN型不純
物、ここではリンをイオン注入し、レジストを除去した
後、熱処理を行うことにより、1.0〜1.5μmの接
合深さをもつN+コレクタ引出し領域4を形成する。
シリコン窒化膜3を全て除去した後、フォトリソグラフ
ィ技術により形成したレジストをマスクとしてN型不純
物、ここではリンをイオン注入し、レジストを除去した
後、熱処理を行うことにより、1.0〜1.5μmの接
合深さをもつN+コレクタ引出し領域4を形成する。
【0030】次に図1(C)に示すように、別のレジス
トをマスクとしてP型不純物であるボロンをイオン注入
し、レジストを除去した後、熱処理を行うことにより、
P型素子分離領域5を形成する。続けて、別のフォトレ
ジストをマスクとして1.0〜1.5メガエレクトロン
ボルト(MeV)の高加速イオン注入装置を用いて、N
型不純物、特にリンを導入することにより、Nウェル領
域6を形成する。この工程が従来のN+埋込拡散層とN-
エピタキシャル成長層との形成工程に相当し、1.2〜
1.8μm前後にピーク濃度をもつ傾斜型のプロファイ
ルを示す。続いて、レジストを除去した後、基板全面に
P型不純物であるボロンをイオン注入することにより、
フィールド領域2で囲まれた中にベース領域7を形成す
る。ところで、この場合、コレクタ引出し領域4上にも
同様のボロンが導入されるが、濃度差が100倍以上あ
るため、ほとんど影響は与えない。
トをマスクとしてP型不純物であるボロンをイオン注入
し、レジストを除去した後、熱処理を行うことにより、
P型素子分離領域5を形成する。続けて、別のフォトレ
ジストをマスクとして1.0〜1.5メガエレクトロン
ボルト(MeV)の高加速イオン注入装置を用いて、N
型不純物、特にリンを導入することにより、Nウェル領
域6を形成する。この工程が従来のN+埋込拡散層とN-
エピタキシャル成長層との形成工程に相当し、1.2〜
1.8μm前後にピーク濃度をもつ傾斜型のプロファイ
ルを示す。続いて、レジストを除去した後、基板全面に
P型不純物であるボロンをイオン注入することにより、
フィールド領域2で囲まれた中にベース領域7を形成す
る。ところで、この場合、コレクタ引出し領域4上にも
同様のボロンが導入されるが、濃度差が100倍以上あ
るため、ほとんど影響は与えない。
【0031】次に図1(D)及び図3(D)に示すよう
に、ベース領域7とコレクタ引出し領域4上の一部分の
酸化膜を除去し、開口部(コンタクト)を形成する。続
いて、基板全面にCVD技術により1000〜2000
Åの多結晶シリコン膜9を堆積した後、フォトリソグラ
フィ技術によって形成したレジストを用いてベース上の
多結晶シリコン膜9の一部分にP型不純物であるボロン
をイオン注入したP型領域を形成し、その他の領域には
N型不純物であるヒ素をイオン注入する。続いて、CV
D法により100〜200Åの酸化膜、1000〜20
00Åの窒化膜を順次連続的に堆積する。図において、
10は窒化膜/酸化膜の積層体,11はベース領域上の
多結晶シリコンのN型領域(エミッタ砒素領域11)を
なし、12はベース領域上の多結晶シリコンのP型領域
(外部ベース12)をなす。
に、ベース領域7とコレクタ引出し領域4上の一部分の
酸化膜を除去し、開口部(コンタクト)を形成する。続
いて、基板全面にCVD技術により1000〜2000
Åの多結晶シリコン膜9を堆積した後、フォトリソグラ
フィ技術によって形成したレジストを用いてベース上の
多結晶シリコン膜9の一部分にP型不純物であるボロン
をイオン注入したP型領域を形成し、その他の領域には
N型不純物であるヒ素をイオン注入する。続いて、CV
D法により100〜200Åの酸化膜、1000〜20
00Åの窒化膜を順次連続的に堆積する。図において、
10は窒化膜/酸化膜の積層体,11はベース領域上の
多結晶シリコンのN型領域(エミッタ砒素領域11)を
なし、12はベース領域上の多結晶シリコンのP型領域
(外部ベース12)をなす。
【0032】次に図2(E)及び図3(E−1)に示す
ように、ベース領域上の多結晶シリコンのN型領域(エ
ミッタ砒素領域11)とP型領域(外部ベース12)の
境界付近がエッチング除去されるようにパターニングさ
れたフォトレジストをマスクにして、図1(D)及び図
3(D)の窒化膜及び酸化膜10及び多結晶シリコン膜
9を順次連続して異方性ドライエッチにより除去する。
このとき、下地のベース領域もエッチング除去されてし
まい、ベース抵抗が高くならないように多結晶シリコン
膜9を100〜300Å程度残すようにする。しかし、
ドライエッチの面内均一性を考慮して、もし万一、下地
のベース領域がエッチング除去されてもベース抵抗が高
くならないように、多結晶シリコン膜9のエッチ用レジ
ストをマスクとして、注入角0°(ゼロ度)にてベース
形成条件のイオン注入を実施するベース補正注入を行う
(図3(E−2))。
ように、ベース領域上の多結晶シリコンのN型領域(エ
ミッタ砒素領域11)とP型領域(外部ベース12)の
境界付近がエッチング除去されるようにパターニングさ
れたフォトレジストをマスクにして、図1(D)及び図
3(D)の窒化膜及び酸化膜10及び多結晶シリコン膜
9を順次連続して異方性ドライエッチにより除去する。
このとき、下地のベース領域もエッチング除去されてし
まい、ベース抵抗が高くならないように多結晶シリコン
膜9を100〜300Å程度残すようにする。しかし、
ドライエッチの面内均一性を考慮して、もし万一、下地
のベース領域がエッチング除去されてもベース抵抗が高
くならないように、多結晶シリコン膜9のエッチ用レジ
ストをマスクとして、注入角0°(ゼロ度)にてベース
形成条件のイオン注入を実施するベース補正注入を行う
(図3(E−2))。
【0033】次に図2(F)及び図3(F−1)に示す
ように、レジスト13を除去した後、基板表面上の窒化
膜10をマスクとして多結晶シリコン膜9の側壁及びエ
ッチング部の底部に残された多結晶シリコン膜を酸化す
る。このとき、多結晶シリコン膜9のエッチング部の大
きさ(幅)が0.3μm以下の場合には、前記エッチン
グ部内は酸化によって形成された酸化膜により埋設され
るが、0.3μm以上の場合には、多結晶シリコン膜9
を酸化した後、さらにCVD法により酸化膜を堆積し、
酸化膜の研磨(CMP)により除去平坦化する。また、
前記酸化工程は、酸化性雰囲気及び非酸化性雰囲気中の
2段階で行うため、多結晶シリコン膜9から不純物がベ
ース領域7に拡散し、それぞれ外部ベース層17,1
7’とエミッタ拡散層16,16’が形成される。
ように、レジスト13を除去した後、基板表面上の窒化
膜10をマスクとして多結晶シリコン膜9の側壁及びエ
ッチング部の底部に残された多結晶シリコン膜を酸化す
る。このとき、多結晶シリコン膜9のエッチング部の大
きさ(幅)が0.3μm以下の場合には、前記エッチン
グ部内は酸化によって形成された酸化膜により埋設され
るが、0.3μm以上の場合には、多結晶シリコン膜9
を酸化した後、さらにCVD法により酸化膜を堆積し、
酸化膜の研磨(CMP)により除去平坦化する。また、
前記酸化工程は、酸化性雰囲気及び非酸化性雰囲気中の
2段階で行うため、多結晶シリコン膜9から不純物がベ
ース領域7に拡散し、それぞれ外部ベース層17,1
7’とエミッタ拡散層16,16’が形成される。
【0034】次に、図2(F)及び図3(F−2)に示
すように、窒化膜及び酸化膜10を除去した後、スパッ
タ技術を用い、基板表面にメタルを形成し、熱処理を加
えることにより、多結晶シリコン膜9の表面をポリサイ
ド化してポリサイド層14を形成することによって低抵
抗化を図り、多結晶シリコン膜9をエミッタ電極11及
びベース電極12の一部として使用する。
すように、窒化膜及び酸化膜10を除去した後、スパッ
タ技術を用い、基板表面にメタルを形成し、熱処理を加
えることにより、多結晶シリコン膜9の表面をポリサイ
ド化してポリサイド層14を形成することによって低抵
抗化を図り、多結晶シリコン膜9をエミッタ電極11及
びベース電極12の一部として使用する。
【0035】最後に図2(G)に示すように、CVD法
により数千Åのノンドープ酸化膜を堆積し、さらにボロ
ンとリンを含む酸化膜(BPSG)を連続して堆積して
層間膜19とし、層間膜19にドライエッチにより開口
部(コンタクト)21、22、23を形成し、メタル配
線18と接続することによって本発明の半導体装置を完
成させる。
により数千Åのノンドープ酸化膜を堆積し、さらにボロ
ンとリンを含む酸化膜(BPSG)を連続して堆積して
層間膜19とし、層間膜19にドライエッチにより開口
部(コンタクト)21、22、23を形成し、メタル配
線18と接続することによって本発明の半導体装置を完
成させる。
【0036】
【発明の効果】以上説明したように本発明によれば、ベ
ース領域上に1つの開口部を形成し、その上に形成した
多結晶シリコンをN型領域とP型領域に分離し、この多
結晶シリコンより不純物を拡散してそれぞれ外部ベース
層及びエミッタ拡散層を形成した後、前記多結晶シリコ
ンの表面をポリサイド化することにより低抵抗化を図
り、それぞれベース電極及びエミッタ電極として用いる
ため、ベース及びエミッタ面積の微細化が可能となり、
エミッタ・ベース及びベース・コレクタの接合容量が大
幅に低減され、低消費電力で高速動作性に優れたバイポ
ーラトランジスタを形成することができる。
ース領域上に1つの開口部を形成し、その上に形成した
多結晶シリコンをN型領域とP型領域に分離し、この多
結晶シリコンより不純物を拡散してそれぞれ外部ベース
層及びエミッタ拡散層を形成した後、前記多結晶シリコ
ンの表面をポリサイド化することにより低抵抗化を図
り、それぞれベース電極及びエミッタ電極として用いる
ため、ベース及びエミッタ面積の微細化が可能となり、
エミッタ・ベース及びベース・コレクタの接合容量が大
幅に低減され、低消費電力で高速動作性に優れたバイポ
ーラトランジスタを形成することができる。
【0037】また、CMOSのゲート形成とほとんど変
わりがないため、シンプルな構造で高歩留りが期待で
き、しかも、製造工程が従来に比べて40%程度短くな
っているため、かなりの大幅なコストダウンが見込め
る。
わりがないため、シンプルな構造で高歩留りが期待で
き、しかも、製造工程が従来に比べて40%程度短くな
っているため、かなりの大幅なコストダウンが見込め
る。
【0038】さらに、素子面積も従来の約1/2となる
ため、高集積化が可能となり、チップサイズの縮小に伴
うコストダウンも見込まれる。
ため、高集積化が可能となり、チップサイズの縮小に伴
うコストダウンも見込まれる。
【図1】本発明の一実施形態を工程順に示す断面図と平
面図である。
面図である。
【図2】本発明の一実施形態を工程順に示す断面図と平
面図である。
面図である。
【図3】本発明の部分工程拡大断面図である。
【図4】従来例1を工程順に示す断面図と平面図であ
る。
る。
【図5】従来例1を工程順に示す断面図と平面図であ
る。
る。
【図6】従来例2を工程順に示す断面図と平面図であ
る。
る。
1 P型半導体基板 2、2’ 熱酸化膜 3 シリコン窒化膜 4 コレクタ引出し領域 5 P型素子分離領域 6 Nウェル領域 7 ベース領域 8 開口部(コンタクト) 9 多結晶シリコン膜(ポリシリコン) 10 窒化膜/酸化膜 11 エミッタ砒素領域 12 外部ベース領域 13 フォトレジスト 14 ポリサイド層 15 側壁ポリシリ酸化膜 16、16’ エミッタ拡散層 17、17’ 外部ベース拡散層 18 アルミ電極 19 層間膜(BPSG/SiO2) 20 エミッタ開口部 21 コレクタ開口部 22 ベース開口部 23 エピタキシャル層 24 N+埋込拡散層 25 溝 26 多結晶シリコン酸化膜 27 CVD酸化膜 28 サイドウォール 29 第2多結晶シリコン
Claims (5)
- 【請求項1】 エミッタ電極配線を有する半導体装置で
あって、 前記エミッタ電極配線は、エミッタ・コンタクトと重な
った領域のみをエミッタ領域とし、エミッタに接合され
たものであることを特徴とする半導体装置。 - 【請求項2】 開口部形成工程と、分割工程と、半導体
層形成工程と、電極形成工程とを有する半導体装置の製
造方法であって、 前記開口部形成工程は、ベース領域上の一部分の酸化膜
を除去し開口部(コンタクト)を形成する処理を行なう
ものであり、 前記分割工程は、前記開口部直上に多結晶シリコン膜を
堆積した後、ベース領域上の多結晶シリコン膜をドライ
エッチにより、ベース領域と同導電型の不純物を含む領
域と、ベース領域と逆導電型の不純物を含む領域とに分
割する処理を行うものであり、 前記半導体層形成工程は、熱処理を行い、多結晶シリコ
ン膜から不純物がベース領域に拡散し、それぞれ外部ベ
ース層とエミッタ層を形成する処理を行うものであり、 前記電極形成工程は、前記多結晶シリコン膜の表面をポ
リサイド化することによって低抵抗化を図り、前記多結
晶シリコン膜をエミッタ電極及びベース電極として形成
する処理を行うものであることを特徴とする半導体装置
の製造方法。 - 【請求項3】 フィールド領域形成工程と、コレクタ引
出し領域形成工程と、素子分離領域形成工程と、開口部
形成工程と、半導体層形成工程と、分割工程と、イオン
注入工程と、酸化工程と、ポリサイド化工程と、層間膜
形成工程と、メタル配線接続工程とを有する半導体装置
の製造方法であって、 前記フィールド領域形成工程は、半導体基板の一部を選
択酸化により酸化してフィールド領域を形成する処理を
行うものであり、 前記コレクタ引出し領域形成工程は、半導体基板の一部
に半導体基板とは逆導電型の不純物を導入してコレクタ
引出し領域を形成する処理を行うものであり、 前記素子分離領域形成工程は、フォトリソグラフィ技術
により形成されたフォトレジストをマスクとして高エネ
ルギーイオン注入により、それぞれNウェル領域とP型
素子分離領域を形成する処理を行うものであり、 前記開口形成工程は、基板全面にP型不純物を導入し、
ベース領域を形成した後、表面上のシリコン酸化膜の一
部分を除去し開口部を形成する処理を行うものであり、 前記半導体層形成工程は、化学気相成長(CVD)法に
より多結晶シリコン膜、シリコン酸化膜及びシリコン窒
化膜を順次堆積した後、フォトリソグラフィ技術により
形成されたレジストパターンをマスクとしてイオン注入
により、同一多結晶シリコン膜内にN型領域とP型領域
を形成する処理を行うものであり、 前記分割工程は、レジストをマスクとして異方性ドライ
エッチングにより前記多結晶シリコン膜を各領域に分割
する処理を行うものであり、 前記イオン注入工程は、レジストをマスクとしてベース
形成条件にてイオン注入の処理を行うものであり、 前記酸化工程は、基板表面の前記窒化膜をマスクとして
前記多結晶シリコン膜の側壁を酸化する処理を行うもの
であり、 前記ポリサイド化工程は、前記窒化膜を除去した後、ス
パッタ技術により基板表面にメタルを形成し、熱処理に
より前記多結晶シリコン膜の表面をポリサイド化する処
理を行うものであり、 前記層間膜形成工程は、基板全面に層間膜を形成する処
理を行うものであり、 前記メタル配線接続工程は、前記層間膜にドライエッチ
により開口部(コンタクト)を形成し、メタル配線と接
続する処理を行なうものであることを有することを特徴
とする半導体装置の製造方法。 - 【請求項4】前記開口形成工程は、ベース領域上に1つ
の開口部を形成するものであることを特徴とする請求項
3に記載の半導体装置の製造方法。 - 【請求項5】前記層間膜形成工程は、化学気相成長法に
より数千オングストローム(Å)のノンドープの酸化膜
を堆積し、さらにボロンとリンを含む酸化膜(BPS
G)を連続して堆積し、層間膜を形成するものであるこ
とを特徴とする請求項3に記載の半導体装置の製造方
法。
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