JPS6199374A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6199374A JPS6199374A JP22041184A JP22041184A JPS6199374A JP S6199374 A JPS6199374 A JP S6199374A JP 22041184 A JP22041184 A JP 22041184A JP 22041184 A JP22041184 A JP 22041184A JP S6199374 A JPS6199374 A JP S6199374A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/73—Bipolar junction transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に関し、詳しくは、側壁からベー
ス電極を多結晶シリコンで取り出す構造を有するバイポ
ーラ半導体装置に関する。
ス電極を多結晶シリコンで取り出す構造を有するバイポ
ーラ半導体装置に関する。
従来の半導体装置においては、たとえば特開昭５６−１
５５６号および第１０図に示されているように、ｐ型ベ
ース層８を設けた後、自己整合的にｐ＋型ダグラフトベ
ース幅ほぼ同一幅を有する絶縁膜を残し、この内側の拡
散窓より［１″′型工ミツタ層７を設けていた。しかし
ながら、このような構造を有する半導体装置では、ｎ０
型工ミツタ層７とｐ＋型ダグラフトベース５接触してい
るので、Ｖ□−■、特性において低電流域でＩ、ｌリー
クが生ずる、Ｅ−Ｂ耐圧が低い、といった欠点があった
。
５５６号および第１０図に示されているように、ｐ型ベ
ース層８を設けた後、自己整合的にｐ＋型ダグラフトベ
ース幅ほぼ同一幅を有する絶縁膜を残し、この内側の拡
散窓より［１″′型工ミツタ層７を設けていた。しかし
ながら、このような構造を有する半導体装置では、ｎ０
型工ミツタ層７とｐ＋型ダグラフトベース５接触してい
るので、Ｖ□−■、特性において低電流域でＩ、ｌリー
クが生ずる、Ｅ−Ｂ耐圧が低い、といった欠点があった
。
なお、第１図において、記号１はｎ型埋込層、２はＰ型
Ｓｉ基板、３は５ｉ０２層、４は多結晶シリコン層、６
は多結晶シリコン層、９はＡＱ主電極１０はエピタキシ
ャル層を、それぞれ表わす。
Ｓｉ基板、３は５ｉ０２層、４は多結晶シリコン層、６
は多結晶シリコン層、９はＡＱ主電極１０はエピタキシ
ャル層を、それぞれ表わす。
本発明の目的は、上記従来技術の欠点を除去し、側壁か
ら多結晶シリコンによってベース電極を取り出すバイポ
ーラトランジスタの低電流域での１、特性の改善とＥ−
Ｂ耐圧の向上を実現することのできる半導体装置を提供
するこである。
ら多結晶シリコンによってベース電極を取り出すバイポ
ーラトランジスタの低電流域での１、特性の改善とＥ−
Ｂ耐圧の向上を実現することのできる半導体装置を提供
するこである。
上記目的を達成するため、本発明はｎ＋型エミッタ層と
ｐゝ型層（グラフトベース）との間に絶緑物（例えば、
二酸化シリコン）層を設けて、上記２つの領域を電気的
に分離するものである。すなわちｎ”型エミツタ層の周
囲を、すべて絶縁物層で囲んでウォールドエミッタ構造
として、良好な電気的分離を達成する。この絶縁物層の
厚さは、上記ｎ＋型エミッタ層の深さ以上にす九ば、極
めて好ましい結果が得られる。
ｐゝ型層（グラフトベース）との間に絶緑物（例えば、
二酸化シリコン）層を設けて、上記２つの領域を電気的
に分離するものである。すなわちｎ”型エミツタ層の周
囲を、すべて絶縁物層で囲んでウォールドエミッタ構造
として、良好な電気的分離を達成する。この絶縁物層の
厚さは、上記ｎ＋型エミッタ層の深さ以上にす九ば、極
めて好ましい結果が得られる。
以下、本発明の一実施例を第２図〜第１０図を用いて説
明する。
明する。
まず、第２図に示すように、ｐ型（１００）２０Ω国の
基板２を用意し１周知の拡散技術を用いて。
基板２を用意し１周知の拡散技術を用いて。
ｓｂを選択的に気相拡散し、ｎ型埋込Ｍ１を形成した。
続いて、１０００℃でＳｉＨ４を分解し、厚さ約１μｍ
のエピタキシャル層１１を全面に成長した。次に、熱酸
化法により二酸化シリコン膜１２を形成した後、ＣＶＤ
法により窒化シリコン膜１３および二酸化シリコン膜１
４を形成した。
のエピタキシャル層１１を全面に成長した。次に、熱酸
化法により二酸化シリコン膜１２を形成した後、ＣＶＤ
法により窒化シリコン膜１３および二酸化シリコン膜１
４を形成した。
次に、周知のホトエツチング技術を用いてパターニング
を行ない、反応性イオンエツチングによって第３図に示
すように上記二酸化シリコン膜１４、窒化シリコン膜１
３、および二酸化シリコン膜１２の所望部分を選択的に
除去し、第３図に示すようにエピタキシャル層１１の表
面を露出させた。
を行ない、反応性イオンエツチングによって第３図に示
すように上記二酸化シリコン膜１４、窒化シリコン膜１
３、および二酸化シリコン膜１２の所望部分を選択的に
除去し、第３図に示すようにエピタキシャル層１１の表
面を露出させた。
弗硝酸を用いて上記エピタキシャル層１１の表面を約０
．１ μｍエツチングした後、第４図に示すように熱
酸化法を用いて、厚さ約０．２ μｍの二酸化シリコン
膜１５を形成した。
．１ μｍエツチングした後、第４図に示すように熱
酸化法を用いて、厚さ約０．２ μｍの二酸化シリコン
膜１５を形成した。
次に二酸化シリコンをＣＶＤによって全面に堆積した後
、異方性エツチングによって二酸化シリコン膜の所望部
分をエッチして、窒化シリコン膜１３の側壁に二酸化シ
リコン１４が残るようにした。次に、反応性イオンエツ
チング技術を用いて。
、異方性エツチングによって二酸化シリコン膜の所望部
分をエッチして、窒化シリコン膜１３の側壁に二酸化シ
リコン１４が残るようにした。次に、反応性イオンエツ
チング技術を用いて。
二酸化シリコン膜１５とその下にあるエピタキシャル層
１１の所望部分を第５図に示すように選択的に１ツチし
た・０の後・再び・ＣＶＤ法を用い １て窒化
シリコンを堆積し、異方性ドライエツチング技術を用い
て、エツチングを行ない、第６図に示すように、二酸化
シリコンｆｆ１４，１５、および、エピタキシャル層１
１の側面に、窒化シリコン１３′を残した。続いて、熱
酸化法を用いて、二酸化シリコン膜１５′を形成し、熱
リン酸により上記窒化シリコン膜１３′を除去する０次
に、ＣＶＤ法を用いて、多結晶シリコンを堆積して、第
７図に示すように、多結晶シリコン６を平坦に埋め込む
。上記多結晶シリコン６にＢをドーピングしてｐ型化し
た後、ベース引出し部以外の多結晶シリコン６を酸化す
る１次に、９００℃でＮ２中でのアニールを行なうと、
上記ｐ型多結晶シリコン４からエピタキシャル層１１へ
Ｂの拡散がおこり、第８図に示すようなｐ０型拡散層５
（グラフトベース）が形成される。この後、イオン注入
法を用いてＢをドーピングして、第９図に示すように、
ｐ型拡散Ｍ８ （ベース領域）を設ける。多結晶シリコ
ン６を堆積して、Ａｓをドーピングし、９００℃でＮ、
中アニールによりＡｓを拡散させて、ｎ０型層７（エミ
ッタ領域）を設ける。さらに、へ〇電極９を形成して、
ウォールドエミッタ構造を有するバイポーラトランジス
タを形成した。
１１の所望部分を第５図に示すように選択的に１ツチし
た・０の後・再び・ＣＶＤ法を用い １て窒化
シリコンを堆積し、異方性ドライエツチング技術を用い
て、エツチングを行ない、第６図に示すように、二酸化
シリコンｆｆ１４，１５、および、エピタキシャル層１
１の側面に、窒化シリコン１３′を残した。続いて、熱
酸化法を用いて、二酸化シリコン膜１５′を形成し、熱
リン酸により上記窒化シリコン膜１３′を除去する０次
に、ＣＶＤ法を用いて、多結晶シリコンを堆積して、第
７図に示すように、多結晶シリコン６を平坦に埋め込む
。上記多結晶シリコン６にＢをドーピングしてｐ型化し
た後、ベース引出し部以外の多結晶シリコン６を酸化す
る１次に、９００℃でＮ２中でのアニールを行なうと、
上記ｐ型多結晶シリコン４からエピタキシャル層１１へ
Ｂの拡散がおこり、第８図に示すようなｐ０型拡散層５
（グラフトベース）が形成される。この後、イオン注入
法を用いてＢをドーピングして、第９図に示すように、
ｐ型拡散Ｍ８ （ベース領域）を設ける。多結晶シリコ
ン６を堆積して、Ａｓをドーピングし、９００℃でＮ、
中アニールによりＡｓを拡散させて、ｎ０型層７（エミ
ッタ領域）を設ける。さらに、へ〇電極９を形成して、
ウォールドエミッタ構造を有するバイポーラトランジス
タを形成した。
と本発明はｎ０型工ミツタ拡散層７の周囲が二酸化シリ
コン１５で囲まれ、ｎゝゝエミッタ拡散層７とｐゝ型ダ
グラフトベース５電気的に分離されているのが特徴であ
る。上記説明では１便宜上、ウォールドエミッタの主要
部分のみ説明したが。
コン１５で囲まれ、ｎゝゝエミッタ拡散層７とｐゝ型ダ
グラフトベース５電気的に分離されているのが特徴であ
る。上記説明では１便宜上、ウォールドエミッタの主要
部分のみ説明したが。
全体のトランジスタ構造を第１図に示した。
第１１図〜第１３図に１本発明の他の実施例を示す。第
３図に示した工程までは、上記実施例と同様に処理した
後、この後、熱リン酸により、窒化シリコン１３を第Ｌ
１図に示したように、サイドエツチングする６次に、熱
酸化法により、膜厚約０．２ μｍの二酸化シリコン
膜１５を第１２図に示したように形成した。続いて、Ｃ
ＶＤ法により、窒化シリコン膜１３′を堆積し、異方性
エラ 。
３図に示した工程までは、上記実施例と同様に処理した
後、この後、熱リン酸により、窒化シリコン１３を第Ｌ
１図に示したように、サイドエツチングする６次に、熱
酸化法により、膜厚約０．２ μｍの二酸化シリコン
膜１５を第１２図に示したように形成した。続いて、Ｃ
ＶＤ法により、窒化シリコン膜１３′を堆積し、異方性
エラ 。
チングにより二酸化シリコン膜１４の側壁部上のみを残
して、他の部分は除去する。この後、反応性イオンエツ
チング技術を用いて、上記二酸化シリコン１５、および
エピタキシャルＷｊｉｔを第１３図に示したようにエッ
チする。以後は、上記実施例と同様に処理すれば、ウォ
ールドエミッタ構造を有す、るバイポーラトランジスタ
が得られる。
して、他の部分は除去する。この後、反応性イオンエツ
チング技術を用いて、上記二酸化シリコン１５、および
エピタキシャルＷｊｉｔを第１３図に示したようにエッ
チする。以後は、上記実施例と同様に処理すれば、ウォ
ールドエミッタ構造を有す、るバイポーラトランジスタ
が得られる。
上記実施例で説明したように１本発明を、側壁から多結
晶シリコンでベース電極を取り出すことを特徴とするバ
イポーラトランジスタ構造に適用した結果、たとえばｖ
ＦＩは従来の１１ｍＶが５ｍ■になり、耐圧は従来の２
．２ｖが３．５ｖに上昇するなどの、極めて顕著な効果
が認められた。
晶シリコンでベース電極を取り出すことを特徴とするバ
イポーラトランジスタ構造に適用した結果、たとえばｖ
ＦＩは従来の１１ｍＶが５ｍ■になり、耐圧は従来の２
．２ｖが３．５ｖに上昇するなどの、極めて顕著な効果
が認められた。
第１図は本発明のバイポーラトランジスタの断面構造を
示す図、第２図乃至第９図および第１１図乃至第１３図
はそれぞれ本発明の異なる実施例を示す工程図、第１０
図はベースめ側壁にベース引出し電極が接続されたバイ
ポーラトランジスタ構造を示す図である。 １・・・ｎ型埋込層、２・・・ｐ型Ｓｉ基板、３，１２
゜１４．１５・・・二酸化シリコン、４・・・ｐ型多結
晶シリコン、５・・・ｐ０拡散層、６・・・多結晶シリ
コン、７・・・ｎゝ型型数散層８・・・ｐ型拡散層、９
・・・ＡＱ電ｇ、ｉ３・・・窒化シリコン、１０．１１
・・・エピタキシャル層、１６・・・エミッタ電極、１
７・・・ベース重罰 ／ 回 第２ ロ ′ｆＩｓの
示す図、第２図乃至第９図および第１１図乃至第１３図
はそれぞれ本発明の異なる実施例を示す工程図、第１０
図はベースめ側壁にベース引出し電極が接続されたバイ
ポーラトランジスタ構造を示す図である。 １・・・ｎ型埋込層、２・・・ｐ型Ｓｉ基板、３，１２
゜１４．１５・・・二酸化シリコン、４・・・ｐ型多結
晶シリコン、５・・・ｐ０拡散層、６・・・多結晶シリ
コン、７・・・ｎゝ型型数散層８・・・ｐ型拡散層、９
・・・ＡＱ電ｇ、ｉ３・・・窒化シリコン、１０．１１
・・・エピタキシャル層、１６・・・エミッタ電極、１
７・・・ベース重罰 ／ 回 第２ ロ ′ｆＩｓの
Claims (1)
- 半導体基板の厚さ方向に重ねて形成されたエミッタ、
ベースおよびコレクタと、上記ベースの側壁部に低抵抗
領域を介して接続され、上記半導体基板の表面へ延伸す
るベース引出し電極を少なくともそなえ、上記エミッタ
と上記低抵抗領域の間には絶縁体が介在することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22041184A JPS6199374A (ja) | 1984-10-22 | 1984-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22041184A JPS6199374A (ja) | 1984-10-22 | 1984-10-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199374A true JPS6199374A (ja) | 1986-05-17 |
Family
ID=16750694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22041184A Pending JPS6199374A (ja) | 1984-10-22 | 1984-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199374A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028973A (en) * | 1989-06-19 | 1991-07-02 | Harris Corporation | Bipolar transistor with high efficient emitter |
| US6054358A (en) * | 1997-08-20 | 2000-04-25 | Nec Corporation | Semiconductor device and manufacturing method of the same |
-
1984
- 1984-10-22 JP JP22041184A patent/JPS6199374A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028973A (en) * | 1989-06-19 | 1991-07-02 | Harris Corporation | Bipolar transistor with high efficient emitter |
| US6054358A (en) * | 1997-08-20 | 2000-04-25 | Nec Corporation | Semiconductor device and manufacturing method of the same |
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