JP4532131B2 - 自己整列を利用したＢｉＣＭＯＳの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 82
- 229920005591 polysilicon Polymers 0.000 claims description 82
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 60
- 238000000034 method Methods 0.000 claims description 42
- 238000005468 ion implantation Methods 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 230000001681 protective effect Effects 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
本発明は、異種接合バイポーラトランジスタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）の製造方法に関し、より具体的にはＨＢＴ及びＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの製造工程を融合したＢｉＣＭＯＳの製造方法に関する。
超高速通信機術の発達につれて高周波作動トランジスタの開発が速く進みつつある。特に最近には高周波作動トランジスタ素子にＳｉＧｅ ＨＢＴを利用している。ＳｉＧｅ ＨＢＴが一般的なバイポーラトランジスタと異なる点はベースをＳｉＧｅエピタキシャル層で形成するということである。ＳｉＧｅはＳｉよりエネルギーバンドギャップが小さいため、これをベースとして使用したＨＢＴは電流利得及び動作速度が大きく改善される。
そして、ベースの不純物ドーピング濃度を高めても電流利得値が低下せずに、ベース抵抗が低くなるので雑音指数を低められる。それだけでなく、動作電圧も減少するために低電力化が可能である。また、ＳｉＧｅ内のＧｅ含量及び分布を調節してｆＴ（遷移周波数）及びｆＭＡＸ（最大発振周波数）を増加させうる。したがって、ＳｉＧｅ ＨＢＴは、ｆＴ及びｆＭＡＸが５０ＧＨｚ以上の高周波動作素子であって、通信用素子やＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）に広く使われている。
このようなＨＢＴは普通ＣＭＯＳトランジスタと融合されてＢｉＣＭＯＳ素子として使われる。公知のＢｉＣＭＯＳはシリコン基板上にＣＭＯＳトランジスタとバイポーラトランジスタとが融合されたものであるが、進歩したＢｉＣＭＯＳ技術はバイポーラトランジスタの代わりにＳｉＧｅ ＨＢＴを使用するものである。ＳｉＧｅよりなるベースはアナログ信号処理のための高性能のＨＢＴのためのものであり、ＣＭＯＳトランジスタはデジタル信号処理及びデータ保存のためのものである。
このようなＳｉＧｅ ＨＢＴは、既存のIII−Ｖ族化合物半導体と同じ性能を見せながらもシリコン製造工程をそのまま適用することによって低コストの具現が可能である。また、シリコン半導体技術を適用することによって、いわゆる、“システム・オン・チップ”を可能にすることによって応用性が高まっている。
しかし、高周波具現が可能なＳｉＧｅ ＨＢＴ工程もやはり、既存のシリコン半導体工程を適用することによってフォト工程で誤整列によるトランジスタの性能低下が発生する。例えば、エミッタ−ベース間接合や、ベース−コレクタ間接合のドーピングプロファイルや面積によってトランジスタの性能が変わる。
したがって、このように接合によるトランジスタの性能変動を最小に維持するために自己整列工程が要求されている。このような自己整列工程は、ＣＭＯＳトランジスタのソース／ドレイン分野に多く適用されるようにスペーサを利用して具現可能である。
特に、従来には自己整列工程を容易に具現するために二重ポリ構造や外部スペーサを利用したが、このように工程を進める場合、トランジスタの面積が増加して集積度が低くなったり、ダミースペーサが形成されて製造工程時に不良を増大させる問題点を誘発する。したがって、このような問題点を克服できるように、低温でポリシリコンを酸化させうるＨｉＰＯＸ（Ｈｉｇｈ Ｐｒｅｓｓｕｒｅ Ｏｘｉｄａｔｉｏｎ）を利用してエミッタ−ベース間接合を具現する方法が提案された。しかし、ＨｉＰＯＸ工程の場合、パーチクル発生による収率低下が大きい問題となっている（例えば、特許文献１参照）。
大韓民国特許公開２００１−２６５５２号公報
したがって、本発明が解決しようとする技術的課題は、誤整列による性能低下なしにＳｉＧｅ ＨＢＴを具現可能にした自己整列工程によるＢｉＣＭＯＳの製造方法を提供することである。
前記本発明の技術的課題を達成するために、本発明のＢｉＣＭＯＳの製造方法において、コレクタ、ベース及びエミッタで構成されたバイポーラトランジスタが形成される第１領域と、ゲート及びソース／ドレインで構成されたＣＭＯＳトランジスタが形成される第２領域上にゲート酸化膜とゲート保護ポリシリコン膜とを順次形成する。前記第１領域でエミッタが形成される部分のゲート保護ポリシリコン膜とゲート酸化膜とをエッチングすることによって基板を露出させた後、ＳｉＧｅベース層をエピタキシャル成長させる。前記ＳｉＧｅベース層上にエッチング選択比において差がある絶縁膜を交互に蒸着した後、ポリシリコン膜と酸化膜とを順次形成して前記酸化膜表面を平坦化させる。前記第１領域で前記酸化膜、ポリシリコン膜及び絶縁膜のうち一部をエッチングしてエミッタウィンドウを形成した後、前記エミッタウィンドウ内にダミーポリシリコンパターンを形成する。前記酸化膜を除去した後、前記ダミーポリシリコンパターンの側壁にダミースペーサを形成する。前記ダミーポリシリコンパターンとダミースペーサとをイオン注入マスクとして利用したイオン注入を実施して前記ＳｉＧｅベース層に外因性ベースを形成する。前記ダミースペーサ、ダミーポリシリコンパターン及びポリシリコン膜を除去した後、前記絶縁膜をイオン注入マスクとして前記エミッタウィンドウ内へイオン注入を実施することによって前記基板内に選択的イオン注入されたコレクタ（ｓｅｌｅｃｔｉｖｅ ｉｏｎ ｉｍｐｌａｎｔｅｄ ｃｏｌｌｅｃｔｏｒ：ＳＩＣ）を形成する。前記エミッタウィンドウ内に残っている前記絶縁膜をエッチングした後、エミッタポリシリコンを蒸着し、パターニングしてエミッタを形成する。次いで、前記第１領域で前記ＳｉＧｅベース層をパターニングしてベースを完成し、これと同時に前記第２領域で前記ＳｉＧｅベース層とゲート保護ポリシリコンとをパターニングしてゲートを形成する。前記エミッタ、ベース及びゲートの側壁にスペーサを形成した後、イオン注入を実施して前記第２領域にソース／ドレインを形成する。
本発明によるＢｉＣＭＯＳの製造方法では、ＳＩＣと外因性ベースとを形成するのに自己整列的な概念が導入されるので、コレクタ−ベース接合の寄生容量変動がほとんどない。したがって、工程の均一性を保証でき、素子の性能が安定化されて均一性が確保される。誤整列による性能低下がないので、トランジスタの電流利得の増加及び動作速度の高速化、すなわち、遷移周波数と最大発振周波数とを増加させることができて、素子の高速化及び高周波化を達成できる。
自己整列方法を使用するために使用したダミースペーサは、除去するためにトランジスタの面積が増加する恐れはない。ＨｉＰＯＸのような工程を使用しないためにパーチクル発生による収率低下の問題もない。したがって、本発明によれば、誤整列による性能低下なしに自己整列的にＳｉＧｅ ＨＢＴを具現しつつＢｉＣＭＯＳを製造できる。
以下、添付した図面に基づいて本発明の望ましい実施例を説明する。しかし、本発明の実施例はいろいろな他の形態に変形でき、本発明の範囲が下記の実施例によって限定されると解釈されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。図面上で同じ符号で表示された要素は同じ要素を意味する。
前記のように高周波素子の性能を一定に維持しながら収率を維持することがＳｉＧｅ ＨＢＴ ＢｉＣＭＯＳ工程の核心である。このための本発明では、エミッタ−ベース間接合を一定に再現できるように下記のような工程で進め、ＳＩＣの変動をなくしてベース−コレクタ間接合も再現性を高める。また、ｆＭＡＸを高めたり雑音指数を改善するために外因性ベースを具現するが、この工程も再現性を高めるために自己整列方式で具現することが特徴である。全体的な工程は次の通りである。
まず図１を参照して、Ｐ−型の不純物を含む半導体基板１００、例えば、Ｐ−型シリコン基板を備える。このようなＰ型の半導体基板１００にＰ＋型の不純物を注入してＰ＋領域１０２を形成した後、ＨＢＴ領域方向に所定部分が開放されたマスクを使用し、ここにヒ素（Ａｓ）や燐（Ｐ）のようなＮ＋型の不純物を注入して、埋没コレクタ層１０４（Ｎ−ＢＬ）を形成する。その上に常圧化学気相蒸着（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、以下、ＡＰＣＶＤ）方式でコレクタ層１０６をエピタキシャル成長させた後で拡散させれば、埋没コレクタ層１０４から不純物が広がってＮ−型エピタキシャル層となる。ここで低濃度を意味する（−）は普通１０１６／ｃｍ３のオーダを意味し、高濃度を意味する（＋）は普通１０１９／ｃｍ３のオーダを意味する。
次に、コレクタ層１０６で活性領域以外の部分である半導体基板１００上に公知の方式で素子分離膜、例えばＰＳＴ（Ｐｏｌｙ Ｓｉｌｉｃｏｎ Ｆｉｌｌｅｄ Ｄｅｅｐ Ｔｒｅｎｃｈ）１０８とＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１１０とを形成する。これらは隣のトランジスタと電気的に隔離するために形成するものである。次いで、コレクタ層１０６のうち今後にコレクタ電極が形成される部分が開放されたマスクを使用し、ここにＮ＋型不純物イオン注入を実施してＮ＋サブコレクタコンタクト１１２を形成する。
図２のように、ＣＭＯＳ領域方向にＮウェル（図示せず）とＰウェル１１３とを形成した後、必要に応じてキャパシタ（ＭＩＭ、ＭＩＳまたはデカップリングキャパシタ）などを形成する。ＣＭＯＳトランジスタは、この分野で公知のように、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとが集積されたものである。説明の便宜のために本明細書ではＮチャンネルＭＯＳトランジスタの場合だけを図示及び説明するが、反対となる導電型を導入すればＰチャンネルＭＯＳトランジスタを形成でき、それら２つを集積してＣＭＯＳトランジスタを容易に形成できる。
次に、半導体基板１００の全面にゲート酸化膜１１４を形成する。ゲート酸化膜１１４は例えば、シリコン酸化膜、チタン酸化膜、アルミニウム酸化膜、ハフニウム酸化膜あるいはタンタル酸化膜を蒸着して形成したり、半導体基板１００を熱酸化させてシリコン酸化膜で形成できる。このような酸化膜を蒸着するには通常的な蒸着方法、例えば、化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）、ＳＡＣＶＤ、低圧化学気相蒸着（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＬＰＣＶＤ）またはプラズマ印加化学気相蒸着（ｐｌａｓｍａ ａｓｓｉｓｔｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤ）が利用される。
次いで、ゲート酸化膜１１４上に薄いゲート保護ポリシリコン膜１１６を形成する。ポリシリコンはＬＰＣＶＤにより５００℃ないし７００℃の温度で蒸着できる。
ＨＢＴ領域でエミッタに該当する部分のゲート保護ポリシリコン膜１１６を除去した後、その下に露出されたゲート酸化膜１１４を湿式洗浄で除去する。湿式洗浄で酸化膜を除去するところに公知のＨＦ希薄液またはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用できる。次いで、露出されたコレクタ層１０６面にＳｉＧｅベース層１１８をエピタキシャル成長させる。
ＳｉＧｅベース層１１８を成長させる時、インサイチュで２次元ドーピングを多数回実施できる。この時、２次元ドーピングとは、Ｓｉソース及びＧｅソースを供給してエピタキシャル層を成長させるが、一定時間その供給を中断してドーピングソースを供給することを意味する。このようなＳｉＧｅベース層１１８はＧｅの組成が５％以内で均一でなければならず、界面には炭素（Ｃ）と酸素（Ｏ）との量が少なくなければならず、ドーピング濃度を正確に調節する必要がある。そして、ＳｉＧｅベース層１１８を形成する時には不純物がドーピングされていないＳｉ層を種層として形成した上にＳｉＧｅ層、不純物がドーピングされたＳｉＧｅ層を順次形成することが望ましい。
ＳｉＧｅベース層１１８上に薄い第１酸化膜１２０、窒化膜１２２、第２酸化膜１２４など、エッチング選択比において差がある絶縁膜を交互に蒸着した後、薄いポリシリコン膜１２６を形成する。その上にＰＥＣＶＤで第３酸化膜１２８を厚く蒸着し、化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）のような方法を使って表面を平坦化させる。エッチング選択比において差がある絶縁膜を交互に蒸着することによって、下部膜質に影響を与えずに工程を進める。
図３を参照して、第３酸化膜１２８、ポリシリコン膜１２６、第２酸化膜１２４までの一部をエッチングしてＨＢＴ領域にエミッタウィンドウ１３０をオープンする。オープンされたエミッタウィンドウ１３０上にダミーポリシリコンを蒸着した後、ＣＭＰ等で平坦化させて第３酸化膜１２８の上面が表れるようにする。このようにしてエミッタウィンドウ１３０内にダミーポリシリコンパターン１３２が残る。
次に図４のように、第３酸化膜１２８を湿式エッチング等で全部除去した後、ダミーポリシリコンパターン１３２上に酸化膜や窒化膜あるいは酸化窒化膜などを薄く蒸着してスペーサ用絶縁膜１３４を形成する。このスペーサ用絶縁膜１３４をエッチバックすることによって、ダミーポリシリコンパターン１３２の側壁にダミースペーサ１３４ａを形成する。ＳｉＧｅベース層１１８に対してダミーポリシリコンパターン１３２とダミースペーサ１３４ａとをマスクとして利用したイオン注入を実施することによって、外因性ベース１３６を自己整列的に形成する。このように本発明では自己整列的な方式でベース内のドーピング濃度を増加させることができるので、真性ベース抵抗及び寄生ベース抵抗が減少して雑音指数をさらに低めることができる。工程も再現性を高められるので、ｆＭＡＸを増加させることができる。
次に図５のように、ダミースペーサ１３４ａを湿式エッチング等で除去した後、ダミーポリシリコンパターン１３２とポリシリコン膜１２６とを除去する。エッチングされた第２酸化膜１２４をマスクとしてエミッタウィンドウ１３０内に残っている窒化膜１２２をエッチングする。
エミッタウィンドウ１３０内へのイオン注入を実施してＳＩＣを形成する。このように本発明では、第２酸化膜１２４と窒化膜１２２とをマスクとして自己整列的にイオン注入するので、毎工程でのＳＩＣ変動をなくすことができてベース−コレクタ間接合も再現性を高められる。
次いで図６を参照すれば、エミッタウィンドウ１３０内で第１酸化膜１２０を除去してＳｉＧｅベース層１１８を露出させる。その上にエミッタポリシリコン１３８を蒸着し、反射防止膜１４０を蒸着した後、エミッタ不純物を注入する。エミッタポリシリコン１３８が蒸着と同時に不純物が注入されるインサイチュ方式で形成されたものであれば、イオン注入工程は実施しなくてもよい。その後、エミッタポリシリコン１３８と窒化膜１２２とをエミッタ状にパターニングする。
図７のように、ＨＢＴ領域ではＳｉＧｅベース層１１８とゲート保護ポリシリコン膜１１６とをパターニングしてベースを完成し、これと同時にＣＭＯＳ領域ではＳｉＧｅベース層１１８とゲート保護ポリシリコン膜１１６とをパターニングしてゲート１４４を形成する。必要な場合、再酸化（ＧＰｏｘ）工程を実施する。公知のように、再酸化工程を行えばゲート１４４など、導電層の露出部位に熱酸化膜（図示せず）が形成されつつ、エッチング段階で発生したダメージ及び残留しているカスを除去でき、ゲート酸化膜１１４の信頼性向上にも役に立つ。再酸化工程を実施した後、エミッタポリシリコン１３８、外因性ベース１３６及びゲート１４４の側壁にスペーサ１４６、１４８、１５０工程を進める。スペーサ１４６、１４８、１５０工程は公知のように、窒化膜、酸化膜あるいは酸化窒化膜などの絶縁膜を蒸着した後、エッチバックで進む。
適当なマスクを使用したイオン注入を実施してＣＭＯＳ領域にソース／ドレイン１５２を形成する。基板コンタクト１５３もイオン注入で形成する。次いで、必要なコンタクト部位にシリサイド工程を進める自己整列シリサイド工程を進めるために第１酸化膜１２０とゲート酸化膜１１４とを適切にエッチングする。この時、スペーサ１４６、１４８、１５０がマスクとして使われる。コンタクト部位（例えば、外因性ベース１３６、サブコレクタコンタクト１１２、ソース／ドレイン１５２、ゲート１４４、基板コンタクト１５３の上側）をオープンした後にチタン、コバルト、ニッケル等の金属を蒸着して、シリサイド１５４を形成する。シリサイド１５４を含むオミックコンタクトを達成するために、接触抵抗及びベース寄生抵抗などが減少する。
本発明は、トランジスタの性能変動を最小に維持するための自己整列ＢｉＣＭＯＳ工程に利用できる。製造工程を簡単にして工程コストを低めることができて量産化に適している。
１００…半導体基板、
１０４…埋没コレクタ層、
１０６…コレクタ層、
１１２…サブコレクタコンタクト、
１１４…ゲート酸化膜、
１１６…ゲート保護ポリシリコン膜、
１１８…ＳｉＧｅベース層、
１２０…第１酸化膜、
１２２…窒化膜、
１２４…第２酸化膜、
１２６…ポリシリコン膜、
１２８…第３酸化膜、
１３０…エミッタウィンドウ、
１３２…ダミーポリシリコンパターン、
１３４ａ…ダミースペーサ、
１３６…外因性ベース、
１３８…エミッタポリシリコン、
１４４…ゲート、
１４６、１４８、１５０…スペーサ、
１５２…ソース／ドレイン、
１５４…シリサイド。
１０４…埋没コレクタ層、
１０６…コレクタ層、
１１２…サブコレクタコンタクト、
１１４…ゲート酸化膜、
１１６…ゲート保護ポリシリコン膜、
１１８…ＳｉＧｅベース層、
１２０…第１酸化膜、
１２２…窒化膜、
１２４…第２酸化膜、
１２６…ポリシリコン膜、
１２８…第３酸化膜、
１３０…エミッタウィンドウ、
１３２…ダミーポリシリコンパターン、
１３４ａ…ダミースペーサ、
１３６…外因性ベース、
１３８…エミッタポリシリコン、
１４４…ゲート、
１４６、１４８、１５０…スペーサ、
１５２…ソース／ドレイン、
１５４…シリサイド。
Claims (19)
- コレクタ、ベース及びエミッタで構成されたバイポーラトランジスタと、ゲート及びソース／ドレインで構成されたＣＭＯＳトランジスタとを含むＢｉＣＭＯＳの製造方法において、
基板上にＳｉＧｅベース層をエピタキシャル成長させる段階と、
前記ＳｉＧｅベース層上に絶縁膜を形成する段階と、
前記絶縁膜の一部を前記ＳｉＧｅベース層上に厚みが残るようにエッチングしてエミッタウィンドウを形成する段階と、
前記エミッタウィンドウ内に前記絶縁膜表面と並んでダミーポリシリコンパターンを形成する段階と、
前記ダミーポリシリコンパターンの周囲の前記絶縁層を、前記エミッタウィンドウ下部に残っている絶縁膜よりも厚い厚みを残してエッチングして、前記ダミーポリシリコンパターンの側壁を露出させた後、前記側壁にダミースペーサを形成する段階と、
前記ダミーポリシリコンパターンとダミースペーサとをイオン注入マスクとして利用したイオン注入を実施して前記ＳｉＧｅベース層に外因性ベースを形成する段階と、
前記ダミースペーサ、ダミーポリシリコンパターンを除去した後、残っている前記絶縁膜をイオン注入マスクとして前記エミッタウィンドウ内へイオン注入を実施することによって前記基板内に選択的イオン注入されたコレクタ（ＳＩＣ）を形成する段階と、
前記エミッタウィンドウ下部に残っている絶縁膜をエッチングして前記ＳｉＧｅベース層を露出させた後、エミッタポリシリコンを蒸着してパターニングしてエミッタを形成する段階と、
前記ＣＭＯＳトランジスタの領域でイオン注入により前記ゲートとソース／ドレインを形成する段階と、
を含むことを特徴とするＢｉＣＭＯＳの製造方法。 - 前記ＳｉＧｅベース層を形成する時には不純物がドーピングされていないＳｉ層を種層として形成した上にＳｉＧｅ層、不純物がドーピングされたＳｉＧｅ層を順次形成することを特徴とする請求項１に記載のＢｉＣＭＯＳの製造方法。
- 前記絶縁膜は複数の膜を重ねて形成し、最上部面は化学機械的研磨で平坦化させることを特徴とする請求項１に記載のＢｉＣＭＯＳの製造方法。
- 前記ダミーポリシリコンパターンを形成する段階は、
前記絶縁膜上に前記エミッタウィンドウを完全に埋め込むポリシリコン膜を形成する段階と、
前記絶縁膜が表れるまで前記ポリシリコン膜を化学機械的研磨で平坦化させて前記エミッタウィンドウ内にのみ前記ポリシリコン膜を残す段階と、を含むことを特徴とする請求項１に記載のＢｉＣＭＯＳの製造方法。 - コレクタ、ベース及びエミッタで構成されたバイポーラトランジスタが形成される第１領域と、ゲート及びソース／ドレインで構成されたＣＭＯＳトランジスタが形成される第２領域とを含むＢｉＣＭＯＳの製造方法において、
（ａ）前記第１領域と第２領域上にゲート酸化膜とゲート保護ポリシリコン膜とを順次形成する段階と、
（ｂ）前記第１領域でエミッタが形成される部分のゲート保護ポリシリコン膜とゲート酸化膜とをエッチングすることによって基板を露出させた後、ＳｉＧｅベース層をエピタキシャル成長させる段階と、
（ｃ）前記ＳｉＧｅベース層上にエッチング選択比において差がある絶縁膜を交互に蒸着した後、ポリシリコン膜と酸化膜とを順次形成して前記酸化膜表面を平坦化させる段階と、
（ｄ）前記第１領域で前記酸化膜、ポリシリコン膜及び絶縁膜のうち一部をエッチングしてエミッタウィンドウを形成した後、前記エミッタウィンドウ内にダミーポリシリコンパターンを形成する段階と、
（ｅ）前記酸化膜を除去した後、前記ダミーポリシリコンパターンの側壁にダミースペーサを形成する段階と、
（ｆ）前記ダミーポリシリコンパターンとダミースペーサとをイオン注入マスクとして利用したイオン注入を実施して前記ＳｉＧｅベース層に外因性ベースを形成する段階と、
（ｇ）前記ダミースペーサ、ダミーポリシリコンパターン及びポリシリコン膜を除去した後、前記絶縁膜をイオン注入マスクとして前記エミッタウィンドウ内へイオン注入を実施することによって前記基板内に選択的イオン注入されたコレクタを形成する段階と、
（ｈ）前記エミッタウィンドウ内に残っている前記絶縁膜をエッチングした後、エミッタポリシリコンを蒸着してパターニングしてエミッタを形成する段階と、
（ｉ）前記第１領域で前記ＳｉＧｅベース層をパターニングしてベースを完成し、これと同時に前記第２領域で前記ＳｉＧｅベース層とゲート保護ポリシリコンとをパターニングしてゲートを形成する段階と、
（ｊ）前記エミッタ、ベース及びゲートの側壁にスペーサを形成した後、イオン注入を実施して前記第２領域にソース／ドレインを形成する段階と、を含むことを特徴とするＢｉＣＭＯＳの製造方法。 - 前記（ａ）段階前に、
前記第１領域の基板に不純物をイオン注入して埋没コレクタ層を形成する段階と、
前記埋没コレクタ層上にコレクタ層をエピタキシャル成長させる段階と、
前記コレクタ層から活性領域以外の部分に素子分離膜を形成する段階と、
前記第１領域にサブコレクタコンタクトを形成する段階と、をさらに含むことを特徴とする請求項５に記載のＢｉＣＭＯＳの製造方法。 - 前記ＳｉＧｅベース層を形成する時には不純物がドーピングされていないＳｉ層を種層として形成した上にＳｉＧｅ層、不純物がドーピングされたＳｉＧｅ層を順次形成することを特徴とする請求項５に記載のＢｉＣＭＯＳの製造方法。
- 前記（ｃ）段階で、前記酸化膜はプラズマ印加化学気相蒸着で形成し、化学機械的研磨で平坦化させることを特徴とする請求項５に記載のＢｉＣＭＯＳの製造方法。
- 前記ダミーポリシリコンパターンを形成する段階は、
前記酸化膜上に前記エミッタウィンドウを完全に埋め込むポリシリコン膜を形成する段階と、
前記酸化膜が表れるまで前記ポリシリコン膜を平坦化させて前記エミッタウィンドウ内にのみ前記ポリシリコン膜を残す段階と、を含むことを特徴とする請求項５に記載のＢｉＣＭＯＳの製造方法。 - 前記（ｃ）段階で、前記絶縁膜は前記ＳｉＧｅベース層上に第１酸化膜、窒化膜及び第２酸化膜を積層して形成することを特徴とする請求項５に記載のＢｉＣＭＯＳの製造方法。
- 前記（ｄ）段階で、前記絶縁膜のうち前記第２酸化膜だけエッチングして前記エミッタウィンドウを形成することを特徴とする請求項１０に記載のＢｉＣＭＯＳの製造方法。
- 前記（ｇ）段階ではエッチングされた前記第２酸化膜をマスクとして前記エミッタウィンドウ内に露出された前記窒化膜をエッチングした後、前記選択的イオン注入されたコレクタを形成することを特徴とする請求項１１に記載のＢｉＣＭＯＳの製造方法。
- 前記（ｊ）段階以後、前記基板上に金属を蒸着してシリサイドを含むオミックコンタクトを形成する段階をさらに含むことを特徴とする請求項５に記載のＢｉＣＭＯＳの製造方法。
- コレクタ、ベース及びエミッタで構成されたバイポーラトランジスタが形成される第１領域とゲート及びソース／ドレインで構成されたＣＭＯＳトランジスタが形成される第２領域を含むＢｉＣＭＯＳの製造方法において、
（ａ）前記第１領域と第２領域上にゲート酸化膜とゲート保護ポリシリコン膜とを順次形成する段階と、
（ｂ）前記第１領域でエミッタが形成される部分のゲート保護ポリシリコン膜とゲート酸化膜とをエッチングすることによって基板を露出させた後、ＳｉＧｅベース層をエピタキシャル成長させる段階と、
（ｃ）前記ＳｉＧｅベース層上に第１酸化膜、窒化膜、第２酸化膜、ポリシリコン膜及び第３酸化膜を順次形成し、前記第３酸化膜表面を平坦化させる段階と、
（ｄ）前記第１領域で前記第３酸化膜、ポリシリコン膜及び第２酸化膜をエッチングしてエミッタウィンドウをオープンした後、前記エミッタウィンドウ内に前記第３酸化膜表面と並んでダミーポリシリコンパターンを形成する段階と、
（ｅ）前記第３酸化膜を除去した後、前記ダミーポリシリコンパターンの側壁にダミースペーサを形成する段階と、
（ｆ）前記ダミーポリシリコンパターンとダミースペーサとをイオン注入マスクとして利用したイオン注入を実施して前記ＳｉＧｅベース層に外因性ベースを形成する段階と、
（ｇ）前記ダミースペーサ、ダミーポリシリコンパターンとポリシリコン膜とを除去した後、残っている前記第２酸化膜をエッチングマスクとして前記窒化膜をエッチングし、残っている前記第２酸化膜と窒化膜とをイオン注入マスクとして前記エミッタウィンドウ内へイオン注入を実施することによって前記基板内に選択的イオン注入されたコレクタを形成する段階と、
（ｈ）前記残っている第２酸化膜と前記エミッタウィンドウ内の第１酸化膜とをエッチングした後、前記ＳｉＧｅベース層上にエミッタポリシリコンを蒸着し、前記エミッタポリシリコンと前記窒化膜とをパターニングしてエミッタを形成する段階と、
（ｉ）前記第１領域で前記ＳｉＧｅベース層とゲート保護ポリシリコンとをパターニングしてベースを完成し、これと同時に前記第２領域で前記ＳｉＧｅベース層とゲート保護ポリシリコンとをパターニングしてゲートを形成する段階と、
（ｊ）前記エミッタ、ベース及びゲートの側壁にスペーサを形成した後、イオン注入を実施して前記第２領域にソース／ドレインを形成する段階と、を含むことを特徴とするＢｉＣＭＯＳの製造方法。 - 前記（ａ）段階前に、
前記第１領域の基板に不純物をイオン注入して埋没コレクタ層を形成する段階と、
前記埋没コレクタ層上にコレクタ層をエピタキシャル成長させる段階と、
前記コレクタ層で活性領域以外の部分に素子分離膜を形成する段階と、
前記第１領域にサブコレクタコンタクトを形成する段階と、をさらに含むことを特徴とする請求項１４に記載のＢｉＣＭＯＳの製造方法。 - 前記ＳｉＧｅベース層を形成する時には不純物がドーピングされていないＳｉ層を種層として形成した上にＳｉＧｅ層、不純物がドーピングされたＳｉＧｅ層を順次形成することを特徴とする請求項１４に記載のＢｉＣＭＯＳの製造方法。
- 前記（ｃ）段階で、前記第３酸化膜はプラズマ印加化学気相蒸着で形成し、化学機械的研磨で平坦化させることを特徴とする請求項１４に記載のＢｉＣＭＯＳの製造方法。
- 前記ダミーポリシリコンパターンを形成する段階は、
前記第３酸化膜上に前記エミッタウィンドウを完全に埋め込むポリシリコン膜を形成する段階と、
前記第３酸化膜が表れるまで前記ポリシリコン膜を平坦化させて前記エミッタウィンドウ内にのみ前記ポリシリコン膜を残す段階と、を含むことを特徴とする請求項１４に記載のＢｉＣＭＯＳの製造方法。 - 前記（ｊ）段階以後、前記基板上に金属を蒸着してシリサイドを含むオミックコンタクトを形成する段階をさらに含むことを特徴とする請求項１４に記載のＢｉＣＭＯＳの製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0007870A KR100486304B1 (ko) | 2003-02-07 | 2003-02-07 | 자기정렬을 이용한 바이씨모스 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004241779A JP2004241779A (ja) | 2004-08-26 |
| JP4532131B2 true JP4532131B2 (ja) | 2010-08-25 |
Family
ID=32822661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004029803A Expired - Fee Related JP4532131B2 (ja) | 2003-02-07 | 2004-02-05 | 自己整列を利用したＢｉＣＭＯＳの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6846710B2 (ja) |
| JP (1) | JP4532131B2 (ja) |
| KR (1) | KR100486304B1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4402953B2 (ja) * | 2001-09-18 | 2010-01-20 | パナソニック株式会社 | 半導体装置の製造方法 |
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| KR100741682B1 (ko) | 2004-12-03 | 2007-07-23 | 한국전자통신연구원 | 실리콘 게르마늄 바이시모스 소자의 제조 방법 |
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-
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- 2003-02-07 KR KR10-2003-0007870A patent/KR100486304B1/ko not_active IP Right Cessation
- 2003-12-31 US US10/750,281 patent/US6846710B2/en not_active Expired - Lifetime
-
2004
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| JPH09186172A (ja) * | 1995-12-12 | 1997-07-15 | Lucent Technol Inc | 集積電子装置 |
| JP2000031156A (ja) * | 1998-06-05 | 2000-01-28 | St Microelectronics | 粗さを抑えた外因性ベ―スを有するたて形バイポ―ラトランジスタとその製造方法 |
| JP2001035858A (ja) * | 1999-07-21 | 2001-02-09 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2001244275A (ja) * | 1999-09-23 | 2001-09-07 | St Microelectronics Sa | セルフアラインされた縦型のバイポーラトランジスタを製造する方法 |
| JP2001196385A (ja) * | 1999-11-23 | 2001-07-19 | St Microelectronics Sa | 垂直型バイポーラ・トランジスタの製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2004241779A (ja) | 2004-08-26 |
| US6846710B2 (en) | 2005-01-25 |
| US20040157387A1 (en) | 2004-08-12 |
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| KR20040071949A (ko) | 2004-08-16 |
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