KR100741682B1 - 실리콘 게르마늄 바이시모스 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 실리콘 게르마늄(SiGe) 바이시모스(Bipolar CMOS; BiCMOS) 소자의 제조 방법을 개시한다. 니켈 실리사이드 공정을 적용함으로써 이종접합 바이폴라 트랜지스터(HBT)의 고주파 특성이 향상되고, CMOS 소자의 선폭 감소에 따른 급격한 접촉저항의 증가가 방지되어 고주파 및 아날로그 특성이 우수한 이종접합 바이폴라 트랜지스터(HBT)를 CMOS 소자와 같이 집적할 수 있으며, 소오스 및 드레인이 니켈(Ni) 실리사이드층을 통해 외부의 배선과 연결되기 때문에 접촉저항이 감소되어 저전압 및 저전력의 동작이 가능해지고, 저전압의 아날로그 회로 동작에서 넓은 동작영역을 확보할 수 있다.
BiCMOS, HBT, CMOS, 니켈, 실리사이드, 에피층, 접촉저항
Description
도 1 내지 도 15는 본 발명의 실시예에 따른 실리콘 게르마늄 바이시모스 소자의 제조 방법을 설명하기 위한 단면도.
도 2는 본 발명에 따라 형성된 니켈(Ni) 실리사이드층의 전기적 특성을 설명하기 위한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 2: 소자분리막
3: 소자분리용 접합영역 4: n+ 서브 콜렉터영역
5: p-웰영역 6: n-웰영역
7: 실리콘 에피층 7a: 콜렉터
7b: 콜렉터 플러그 8: 게이트 산화막
9: 에피층 10: 보호 산화막
11: 산화막 12: 폴리실리콘층
12a: 에미터 12b: 게이트
13a: 외부 베이스층 13b: 소오스 및 드레인 확장영역
14: 스페이서 15: 에피층
15a: 소오스 및 드레인
16a, 16b, 16c, 16d, 16e: 니켈 실리사이드층
17: 층간절연막 18: 콘택홀
19a: 베이스 전극 19b: 에미터 전극
19c: 콜렉터 전극 19d: 게이트 전극
19e: 소오스 및 드레인 전극
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 게르마늄(Ge)이 첨가된 에피택셜층을 베이스로 사용하는 실리콘 게르마늄(SiGe) 이종접합 바이폴라 트랜지스터(HBT) 및 CMOS 트랜지스터를 포함하는 실리콘 게르마늄 바이시모스(BICMOS) 소자의 제조 방법에 관한 것이다.
SiGe BiCMOS 기술은 다양한 종류의 무선이동통신 부품 중 고주파(RF)/아날로그/디지털 통합칩(SoC)을 제작하는 데 가장 적합한 기술로서 인정받고 있다. 소형화, 다기능화가 주류를 이루고 있는 현대의 무선이동통신 분야에서 SiGe BiCMOS 기술은 RF/아날로그 회로에 적합한 SiGe HBT와 디지털 회로에 적합한 CMOS 소자를 원칩(one chip)으로 구현할 수 있는 장점으로 인하여 휴대폰 등 정보통신 기기의 통합칩 제조에 사용이 확산되고 있는 단계이다.
SiGe HBT는 실리콘(Si)을 베이스로 사용하지 않고 실리콘(Si)에 20% 정도의 게르마늄(Ge)을 혼합한 실리콘 게르마늄(SiGe) 합금(Alloy) 물질을 사용함으로써 기존의 소자에 비하여 큰 전류이득을 얻을 수 있고, 베이스를 얇게 만들 수 있어 고속, 고주파 동작이 가능해지며, CMOS 소자의 저전력화를 이룰 수 있는 장점을 가지고 있다.
최근들어 초고속, 초저전력의 소자를 구현하기 위하여 나노 스케일의 CMOS 제조 기술이 개발되고 있다. 그러나 선폭이 100㎚ 이하로 감소되면 종래의 공정으로 소자를 제조할 경우 급격한 저항값의 증가에 의해 나노 스케일의 초고속, 초저전력 소자를 구현하기 어려워진다.
따라서 본 발명은 니켈(Ni)을 이용한 실리사이드 공정을 적용하여 이종접합 바이폴라 트랜지스터(HBT)의 고주파 특성을 향상시키고, CMOS 소자의 선폭 감소에 따른 급격한 접촉저항의 증가를 방지할 수 있도록 한 실리콘 게르마늄 바이시모스(BICMOS) 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 이종접합 바이폴라 트랜지스터와 CMOS 트랜지스터를 포함하는 실리콘 게르마늄 바이시모스 소자의 제조 방법에 있어서, 상기 바이폴라 트랜지스터 영역의 기판에 서브 콜렉터영역을 형성하고, 상기 CMOS 트랜지스터 영역의 기판에 웰영역을 각각 형성하는 단계, 상기 서브 콜렉터영역 및 상기 웰영역의 상기 기판에 실리콘 에피층을 성장시키는 단계, 상기 바이폴라 트랜지스터 영역의 상기 실리콘 에피층에 콜렉터 및 콜렉터 플러그를 각각 형성하고, 상기 CMOS 트랜지스터 영역의 상기 실리콘 에피층에 문턱전압 조절용 이온을 주입하는 단계, 상기 CMOS 트랜지스터 영역의 상기 기판 상에 게이트 산화막을 형성한 후 상기 콜렉터 및 상기 게이트 산화막 상에 제 1 에피층을 형성하는 단계, 상기 콜렉터의 상기 제 1 에피층 상에 에미터를 형성하고, 상기 게이트 산화막 상에 게이트를 각각 형성하는 단계, 상기 게이트 양측의 상기 제 1 에피층에 이온을 주입하여 LDD 영역을 형성하고, 상기 에미터 양측의 상기 콜렉터층에 이온을 주입하여 외부 베이스층을 형성하는 단계, 상기 에미터 및 상기 게이트 양측벽에 스페이서를 각각 형성한 후 상기 제 1 에피층, 상기 에미터, 상기 콜렉터 플러그, 상기 게이트 및 상기 LDD 영역 상에 제 2 에피층을 형성하는 단계, 상기 게이트 양측부의 상기 제 2 에피층에 소오스 및 드레인을 형성하는 단계, 전체 상부면에 니켈(Ni)을 증착한 후 열처리하여 상기 제 2 에피층, 상기 에미터, 상기 콜렉터 플러그, 상기 게이트와 상기 소오스 및 드레인의 표면에 니켈 실리사이드층이 형성되도록 한 후 반응하지 않고 잔류된 니켈(Ni)을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 에피층은 버퍼층, SiGe층 및 캡층으로 형성하며, 상기 버퍼층 및 캡층은 도핑되지 않은 실리콘층으로 형성하는 것을 특징으로 한다.
상기 제 2 에피층은 선택적 에피택셜성장 방법으로 형성하며, 소정의 압력 및 650~700℃의 온도에서 SiH2Cl2, GeH4, HCl, H2 가스를 이용하여 1000~3000Å의 두께로 성장시키는 것을 특징으로 한다.
상기 니켈(Ni)은 스퍼터링 공정을 이용하여 500~1000Å의 두께로 증착하고, 상기 열처리는 300~600℃의 온도에서 실시하는 것을 특징으로 한다.
상기 니켈(Ni)을 증착한 후 상기 니켈(Ni)의 산화를 방지하기 위해 캡층을 형성하며, 상기 캡층은 TiN으로 형성하는 것을 특징으로 한다.
상기 니켈(Ni)은 1:1의 H2SO4+H2O2 용액을 사용한 습식 식각으로 제거하며, 상기 니켈(Ni)을 제거하는 과정에서 상기 소오스 및 드레인 영역에 잔류된 니켈(Ni)을 잔류시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1 내지 도 15는 본 발명의 실시예에 따른 실리콘 게르마늄 바이시모스 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(1)에 소자분리막(2) 및 소자분리용 접합영역(3)을 형성하여 실리콘-게르마늄(SiGe) 이종접합 바이폴라 트랜지스터(HBT), NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS)가 형성될 영역을 확정한다. 상기 바이폴라 트랜지스터(HBT)가 형성될 부분의 기판(1)에는 n+ 서브 콜렉터영역(4), 상기 NMOS 트랜지스터(NMOS)가 형성될 부분의 기판(1)에는 p-웰영역(5), 그리고 상기 PMOS 트랜지스터(PMOS)가 형성될 부분의 상기 기판(1)에는 n-웰영역(6)을 형성한 다. 그리고 상기 n+ 서브 콜렉터영역(4), p-웰영역(5) 및 n-웰영역(6)의 기판(1)에 실리콘 에피층(7)을 성장시킨다.
상기 소자분리막(2)은 질화막을 마스크로 이용하여 1000℃ 열산화로(Furnace)에서 4시간 정도 성장시켜 6500Å의 두께로 형성하며, 상기 질화막은 가열된 인산으로 부식시켜 제거한다.
도 2를 참조하면, 상기 이종접합 바이폴라 트랜지스터(HBT) 영역의 실리콘 에피층(7)에 이온을 주입하여 콜렉터(7a)를 형성하고, 상기 NMOS 트랜지스터(NMOS)와 PMOS 트랜지스터(PMOS) 영역의 상기 실리콘 에피층(7)에 문턱전압(Threshold Voltage) 조절용 이온을 주입한다. 이 때 상기 콜렉터(7a)의 소정 부분에 고농도의 이온을 주입하여 콜렉터 플러그(Plug)(7b)를 형성한다. 상기 콜렉터 플러그(Plug)(7b)는 상기 콜렉터(7a)를 외부로 연결하기 위한 영역으로서 작은 접촉저항을 갖도록 고농도의 이온을 주입한다.
상기 콜렉터(7a)를 형성하기 위한 이온주입은 항복 내압을 3V 정도로 감소시키지만, 동작속도를 더욱 개선시킬 수 있으므로 초고속 디지털용이나 고속의 아날로그용으로 사용될 소자에 대해서만 선택적으로 실시한다. 상기 콜렉터(7a)에는 180KeV의 에너지로 2x1013/cm2 정도의 P 이온을 주입하며, 상기 NMOS 트랜지스터(NMOS)의 문턱전압을 조절하기 위해서는 80KeV의 에너지로 7.7x1012/cm2 정도의 BF
2 이온을 주입하고, 상기 PMOS 트랜지스터(PMOS)의 문턱전압을 조정하기 위해서는 125KeV의 에너지로 5.5x1011/cm2 정도의 P 이온을 주입한다. 또한, 상기 콜렉터 플러그(7b)에는 80KeV의 에너지로 4x1015/cm2 정도의 P 이온을 주입한다.
도 3을 참조하면, 850℃의 열산화로에서 1시간 정도 산화공정을 진행하여 전체 상부면에 게이트 산화막(8)을 형성한다. 상기 게이트 산화막(8)의 두께는 게이트 선폭에 따라 조절하는데, 게이트 선폭이 0.5㎛인 경우 150Å 정도, 나노 소자의 경우 20Å 정도로 조절한다.
도 4를 참조하면, 상기 이종접합 바이폴라 트랜지스터(HBT) 영역의 상기 게이트 산화막(8)을 습식 식각으로 제거함으로써 상기 NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS) 영역의 상기 기판(1) 상에만 게이트 산화막(8)이 잔류된다.
도 5를 참조하면, 전체 상부면에 에피층(9) 및 보호 산화막(10)을 형성한 후 상기 소자분리막(2) 상에 형성된 상기 에피층(9)에 고농도의 이온을 주입한다
상기 이종접합 바이폴라 트랜지스터(HBT)의 베이스로 이용될 상기 에피층(9)은 1200Å 정도로 형성하며, 400Å 정도의 버퍼층, 400Å 정도의 20%-Ge 혼합 SiGe층 그리고 400Å 정도의 캡(Cap)층으로 형성할 수 있다. 상기 버퍼층과 캡층은 도핑되지 않은 실리콘층이고, 이 중 실질적으로 베이스 역할을 하는 P+층은 붕소(B)가 도핑된 층으로서 SiGe층 내에서 매우 얇은 두께를 차지하고, 그 농도는 5x1019/cm3 정도로 매우 고농도이기 때문에 콜렉터의 내압을 유지하면서 고속동작이 가능하도록 한다.
상기 에피층(9)은 감압화학기상증착(Reduced Pressure Chemical Vapor Deposition) 방법으로 형성하며, 수십 torr의 압력 및 650~700℃ 정도의 온도에서SiH4, GeH4, B2H6, H2 등의 가스를 사용한다. 상기 보호 산화막(10)은 400℃의 온도에서 저온산화(LTO) 공정으로 400Å 정도의 두께로 형성한다. 또한, 상기 이온주입은 베이스 외부 연결층의 저항을 감소시키고, 고저항체인 베이스의 안정된 저항값을 확보하기 위해 실시한다.
도 6을 참조하면, 상기 보호 산화막(10)을 제거한 후 상기 에피층(9)을 패터닝하여 상기 콜렉터(7a)와 상기 p-웰영역(5) 및 n-웰영역(6)의 게이트 산화막(8) 상에만 상기 에피층(9)을 잔류시킨다. 그리고 상기 이종접합 바이폴라 트랜지스터(HBT)의 베이스와 에미터 간의 층간절연을 위해 상기 이종접합 바이폴라 트랜지스터(HBT) 영역에 산화막(11)을 형성한 후 상기 산화막(11)을 패터닝하여 상기 콜렉터(7a) 상부의 에피층(9)을 노출시킨다.
상기 산화막(11)은 400℃의 온도에서 저온산화(LTO) 공정을 이용하여 800Å 정도의 두께로 형성한다.
도 7을 참조하면, 전체 상부면에 폴리실리콘층(12)을 형성한다. 상기 폴리실리콘층(12)은 625℃의 온도에서 저압화학기상증착(LPCVD) 방법을 이용하여 2000~3500Å의 두께로 형성한다.
도 8을 참조하면, 상기 폴리실리콘층(12)을 패터닝하여 상기 이종접합 바이폴라 트랜지스터(HBT)의 에미터(12a)와 상기 NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS)의 게이트(12b)를 각각 형성한다. 그리고 상기 이종접합 바이폴라 트 랜지스터(HBT)의 상기 에미터(12a) 양측부의 산화막(11)과, 상기 NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS)의 게이트(12b) 양측부의 노출된 에피층(9) 및 게이트 산화막(8)을 제거한다.
도 9를 참조하면, 상기 NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS)의 게이트(12b) 양측부의 상기 에피층(7)에 이온을 주입하여 얕은 소오스 및 드레인 확장(Lightly Doped Drain; LDD) 영역(13b)을 형성하고, 상기 이종접합 바이폴라 트랜지스터(HBT)의 에미터(12a) 양측부의 상기 콜렉터층(7a)에 이온을 주입하여 P+ 외부 베이스층(13a)을 형성한다.
상기 소오스 및 드레인 확장영역(13b)은 CMOS 소자의 동작내압을 향상시키고, 핫 캐리어 유발을 억제하는 역할을 한다. 상기 외부 베이스층(13a)은 에미터에서 베이스로 주입된 전자의 재결합 및 소멸을 막아 전류이득을 증가시키는 역할을 한다. 상기 소오스 및 드레인 확장영역(13b)은 N형인 경우 60KeV의 에너지로 2.2x1013/cm2의 P 이온을 주입하고, P형인 경우 100KeV의 에너지로 9.0x1012
/cm2의 BF2 이온을 주입한다. 상기 외부 베이스층(13a)에는 40KeV의 에너지로 4.0x1014/cm
2 정도의 BF2 이온을 주입한다.
도 10을 참조하면, 상기 이종접합 바이폴라 트랜지스터(HBT)의 에미터(12a) 양측벽 및 상기 NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS)의 게이트(12b) 양측벽에 스페이서(14)를 각각 2000Å의 두께로 형성한다.
상기 스페이서(14)는 에미터와 베이스 또는 게이트와 소오스 및 드레인 사이의 전기적 절연 및 항복전압을 높이기 위한 통상적인 방법으로서, 저온산화(LTO) 공정으로 산화막을 형성한 후 반응성 이온식각(RIE)과 같은 비등방성 공정으로 상기 산화막을 식각하여 용이하게 구현할 수 있다.
도 11을 참조하면, 선택적 에피택셜성장(Selective Epi growth; SEG) 방법으로 에피층(15)을 형성한다. 이 때 상기 에피층(15)은 상기 이종접합 바이폴라 트랜지스터(HBT) 영역의 에피층(9), 에미터(12a) 및 콜렉터 플러그(7b)와, 상기 NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS) 영역의 게이트(12b)와 소오스 및 드레인 확장영역(13b) 상부에만 성장되며, 소자분리막(2)과 같은 산화막에는 성장되지 않는다. 이 때 상기 에피층(9)에는 에피층(15)이 성장되고, 상기 에미터(12a)에는 폴리실리콘(15)이 성장된다. 상기 에피층(15)에 의해 외부 베이스 연결층 역할을 하는 상기 에피층(9)의 두께가 증가됨으로써 후속 금속 실리사이드 공정이 안정화되고, 연결층의 전기적 저항이 감소될 수 있다.
상기 에피층(15)은 수십 torr의 압력 및 650~700℃의 온도에서 SiH2Cl2, GeH4, HCl, H2 등의 가스를 이용하여 1000~3000Å 정도의 두께로 성장시킨다.
도 12를 참조하면, 상기 NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS) 영역의 상기 게이트(12b) 양측부의 에피층(15)에 고농도의 이온을 주입하여 소오스 및 드레인(15a)을 완성한다. 상기 NMOS 트랜지스터(NMOS) 영역에는 80KeV의 에너지로 8.0x1015/cm2 정도의 P 이온을 주입하고, 상기 PMOS 트랜지스터(PMOS) 영역에는 80KeV의 에너지로 3.7x1015/cm2 정도의 BF2 이온을 주입한다.
도 13을 참조하면, 스퍼터링(sputtering) 공정으로 전체 상부면에 니켈(Ni)을 500~1000Å의 두께로 증착한 후 600℃ 이하의 온도에서 열처리하여 실리콘(Si)과 니켈(Ni)의 반응에 의해 상기 이종접합 바이폴라 트랜지스터(HBT)의 에피층(15), 에미터(12a), 콜렉터 플러그(7b)와, 상기 NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS)의 게이트(12b)와 소오스 및 드레인 영역(15a)의 표면에 니켈 실리사이드(NiGeSix)층(16a, 16b, 16c, 16d, 16e)이 형성되도록 한다. 이후 반응하지 않고 잔류되는 니켈(Ni)을 제거한다. 잔류된 니켈(Ni)은 1:1의 H2SO4+H2O
2 용액을 사용한 습식 식각으로 제거한다. 이 때 상기 소오스 및 드레인 영역(15a)에 잔류된 니켈(Ni)은 마스크를 사용하여 잔류시킬 수 있다.
다른 방법으로, 스퍼터링 공정으로 전체 상부면에 니켈(Ni)을 150~1000Å의 두께로 증착한 후 니켈(Ni)의 산화를 방지하기 위해 TiN으로 캡층을 형성하고 600℃ 이하의 온도 바람직하게는 300~600℃의 온도에서 열처리할 수 있다.
상기와 같이 살리사이드(Self Aligned Silicidation; Salicide) 공정을 이용함으로써 상기 에피층(15) 상에만 실리사이드층(16a, 16b, 16c, 16d, 16e)이 형성되고, 산화막으로 덮힌 부분에는 실리사이드층이 형성되지 않는다.
도 14를 참조하면, 전체 상부면에 층간절연막(17)을 형성한 후 상기 이종접합 바이폴라 트랜지스터(HBT)의 실리사이드층(16a, 16b, 16c)과 상기 NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS)의 실리사이드층(16d, 16e)이 노출되도록 콘 택홀(18)을 형성한다.
상기 층간절연막(17)은 400℃의 온도에서 저온산화(LTO) 공정을 이용하여 6000Å의 두께로 형성한다.
도 15를 참조하면, 상기 콘택홀(18)이 매립되도록 상기 층간절연막(17) 상에 Ti/TiN/Al과 같은 금속을 증착한 후 450℃의 온도와 N2 및 H2 분위기에서 30분간 열처리하고, 패터닝하여 상기 에피층(15)과 접촉되는 베이스 전극(19a), 상기 에미터층(12a)과 접촉되는 에미터 전극(19b), 상기 콜렉터 플러그(7a)와 접촉되는 콜렉터 전극(19c), 상기 게이트(12b)와 접촉되는 게이트 전극(19d) 그리고 상기 소오스 및 드레인(15a)과 접촉되는 소오스 및 드레인 전극(19e)을 각각 형성한다.
일반적으로 티타늄(Ti)을 이용하여 실리사이드층을 형성하는 공정은 포토 리소그래피 공정 및 건식 식각으로 NMOS 트랜지스터 및 PMOS 트랜지스터 영역에 잔류되는 산화막을 제거하는 단계, Ti/TiN을 증착한 후 1차 열처리하여 에미터, 콜렉터 플러그, 베이스, 게이트, 소오스 및 드레인 표면에 약 60 내지 70μΩ㎝의 비저항을 갖는 고저항 티타늄(Ti) 실리사이드를 형성하는 단계, 반응하지 않고 잔류된 Ti/TiN를 습식 식각으로 제거하는 단계, 2차 열처리하여 약 15 내지 20μΩ㎝의 비저항을 갖는 저저항 티타늄(Ti) 실리사이드층을 완성하는 단계로 이루어진다.
그러나 본 발명의 니켈(Ni)을 사용하여 실리사이드층을 형성하는 공정은 스퍼터링 방법으로 니켈(Ni)을 증착한 후 600℃ 이하의 온도에서 열처리하는 단계, 반응하지 않고 잔류된 니켈(Ni)을 제거하는 단계로 이루어진다.
또한, 티타늄(Ti) 실리사이드층은 선폭의 감소에 따라 급격한 저항값 증가를 보이지만, 본 발명에 따라 니켈(Ni) 실리사이드층을 형성하면 선폭이 감소되어도 안정적인 저항값 증가를 나타낸다. 따라서 나노 스케일의 초고속, 초저전력 소자의 제조가 가능해진다.
본 실시예에서는 상기 이종접합 바이폴라 트랜지스터(HBT)의 외부 베이스 역할을 하는 에피층(15)에 형성된 실리사이드층(16a)의 저항은 9~15Ω/□ 정도로 측정되었고, 상기 NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS)의 소오스 및 드레인(15a)에 형성된 실리사이드층(16d)의 저항은 1.5~3Ω/□ 정도로 측정되었다. 하기의 표 1은 티타늄(Ti) 실리사이드와 니켈(Ni) 실리사이드의 면저항(Rs)과 외부 베이스 저항(REXB)의 측정결과를 나타낸다.
| 면저항(Rs) [Ω/□] | 외부 베이스 저항(REXB) [Ω/□] | |
| 티타늄(Ti) 실리사이드 | 15.6 | 35 |
| 니켈(Ni) 실리사이드 | 1.5 | 9 |
일반적으로 이종접합 바이폴라 트랜지스터(HBT)의 베이스 저항은 실리사이드층의 두께에 반비례하는데, 본 발명은 외부 베이스(13a)와의 연결층 역할을 하는 에피층(15)을 선택적 에피택셜성장 방법으로 성장된 SiGe층으로 형성함으로써 트랜지스터(HBT)의 베이스 저항이 종래보다 감소되고, 니켈(Ni) 실리사이드층 형성 과정에서 공정이 안정화되며, 연결층의 전기적 저항이 감소된다. 따라서 본 발명의 이종접합 바이폴라 트랜지스터(HBT)를 적용하면 고주파(RF) 특성인 최대 공진 주파수(maximum oscillation frequency; fmax)를 증가시킬 수 있다. 도 16은 티타늄 (Ti) 실리사이드와 니켈(Ni) 실리사이드를 이용한 트랜지스터(HBT)의 고주파 특성인 f
T 와 fmax의 측정결과를 나타낸다. 도 16을 통해 알 수 있듯이, 본 발명을 적용하면 베이스 저항(RB)이 감소됨을 알 수 있다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 정보통신용 고주파(RF)/아날로그/디지털 통합칩(SoC)를 제작하는데 가장 적합한 기술로서, 니켈 실리사이드 공정을 적용함으로써 이종접합 바이폴라 트랜지스터(HBT)의 고주파(RF) 특성(f
T 및 f
max )이 개선되고, CMOS 소자의 선폭 감소에 따른 급격한 접촉저항의 증가가 최소화될 수 있다. 따라서 고주파(RF) 및 아날로그 특성이 우수한 이종접합 바이폴라 트랜지스터(HBT)를 CMOS 트랜지스터와 같이 집적할 수 있게 된다. 특히, 본 발명에 따르면 CMOS 소자의 소오스 및 드레인이 실리콘(Si)이 아닌 실리콘 게르마늄(SiGe) 이종접합으로 형성됨으로써 기생 바이폴라 동작에 의한 누설전류가 방지된다. 또한, 소오스 및 드레인이 니켈(Ni) 실 리사이드층을 통해 외부의 배선과 연결되기 때문에 접촉저항이 감소되어 소자 동작에 필요한 전압의 잠식이 방지되고, 이에 따라 저전압 및 저전력의 동작이 가능해지며, 저전압의 아날로그 회로 동작에 있어서도 넓은 동작영역이 확보될 수 있다.
Claims (10)
- 이종접합 바이폴라 트랜지스터와 CMOS 트랜지스터를 포함하는 실리콘 게르마늄 바이시모스 소자의 제조 방법에 있어서,상기 바이폴라 트랜지스터 영역의 기판에 서브 콜렉터영역을 형성하고, 상기 CMOS 트랜지스터 영역의 기판에 웰영역을 각각 형성하는 단계,상기 서브 콜렉터영역 및 상기 웰영역의 상기 기판에 실리콘 에피층을 성장시키는 단계,상기 바이폴라 트랜지스터 영역의 상기 실리콘 에피층에 콜렉터 및 콜렉터 플러그를 각각 형성하고, 상기 CMOS 트랜지스터 영역의 상기 실리콘 에피층에 문턱전압 조절용 이온을 주입하는 단계,상기 CMOS 트랜지스터 영역의 상기 기판 상에 게이트 산화막을 형성한 후 상기 콜렉터 및 상기 게이트 산화막 상에 제 1 에피층을 형성하는 단계,상기 콜렉터의 상기 제 1 에피층 상에 에미터를 형성하고, 상기 게이트 산화막 상에 게이트를 각각 형성하는 단계,상기 게이트 양측의 상기 제 1 에피층에 이온을 주입하여 LDD 영역을 형성하고, 상기 에미터 양측의 상기 콜렉터층에 이온을 주입하여 외부 베이스층을 형성하는 단계,상기 에미터 및 상기 게이트 양측벽에 스페이서를 각각 형성한 후 상기 제 1 에피층, 상기 에미터, 상기 콜렉터 플러그, 상기 게이트 및 상기 LDD 영역 상에 제 2 에피층을 형성하는 단계,상기 게이트 양측부의 상기 제 2 에피층에 소오스 및 드레인을 형성하는 단계,전체 상부면에 니켈(Ni)을 증착한 후 열처리하여 상기 제 2 에피층, 상기 에미터, 상기 콜렉터 플러그, 상기 게이트와 상기 소오스 및 드레인의 표면에 니켈 실리사이드층이 형성되도록 한 후 반응하지 않고 잔류된 니켈(Ni)을 제거하는 단계를 포함하는 것을 특징으로 하는 실리콘 게르마늄 바이시모스 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 에피층은 버퍼층, SiGe층 및 캡층으로 형성하며, 상기 버퍼층 및 캡층은 도핑되지 않은 실리콘층으로 형성하는 것을 특징으로 하는 실리콘 게르마늄 바이시모스 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 에피층은 선택적 에피택셜성장 방법으로 형성하는 것을 특징으로 하는 실리콘 게르마늄 바이시모스 소자의 제조 방법.
- 제 3 항에 있어서, 상기 제 2 에피층은 650~700℃의 온도에서 SiH2Cl2, GeH4, HCl, H2 가스를 이용하여 1000~3000Å의 두께로 성장시키는 것을 특징으로 하는 실리콘 게르마늄 바이시모스 소자의 제조 방법.
- 제 1 항에 있어서, 상기 니켈(Ni)은 스퍼터링 공정을 이용하여 500~1000Å의 두께로 증착하는 것을 특징으로 하는 실리콘 게르마늄 바이시모스 소자의 제조 방법.
- 제 1 항에 있어서, 상기 열처리는 300~600℃의 온도에서 실시하는 것을 특징으로 하는 실리콘 게르마늄 바이시모스 소자의 제조 방법.
- 제 1 항에 있어서, 상기 니켈(Ni)을 증착한 후 상기 니켈(Ni)의 산화를 방지하기 위해 캡층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 게르마늄 바이시모스 소자의 제조 방법.
- 제 7 항에 있어서, 상기 캡층은 TiN으로 형성하는 것을 특징으로 하는 실리콘 게르마늄 바이시모스 소자의 제조 방법.
- 제 1 항에 있어서, 상기 니켈(Ni)은 1:1의 H2SO4+H2O2 용액을 사용한 습식 식각으로 제거하는 것을 특징으로 하는 실리콘 게르마늄 바이시모스 소자의 제조 방법.
- 제 1 항에 있어서, 상기 니켈(Ni)을 제거하는 과정에서 상기 소오스 및 드레 인 영역에 잔류된 니켈(Ni)을 잔류시키는 것을 특징으로 하는 실리콘 게르마늄 바이시모스 소자의 제조 방법.
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