CN102184898B

CN102184898B - 半导体器件制作方法和SiGe HBT晶体管制作方法

Info

Publication number: CN102184898B
Application number: CN201110103110.7A
Authority: CN
Inventors: 孙涛; 陈乐乐
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-04-22
Filing date: 2011-04-22
Publication date: 2015-03-18
Anticipated expiration: 2031-04-22
Also published as: CN102184898A

Abstract

一种半导体器件制作方法和SiGe HBT晶体管制作方法，其中SiGe HBT晶体管制作方法包括：提供包括HBT集电区的衬底；在HBT集电区上依次形成栅介电层、多晶硅栅层、氧化层和阻挡层；去除HBT集电区上的部分阻挡层及其下的氧化层、多晶硅栅层和栅介电层，形成露出HBT集电区上表面的沟槽；在沟槽中形成SiGe层，作为基区；在基区上形成多晶硅发射区；去除HBT集电区两端上的部分阻挡层及其下的氧化层，至露出HBT集电区两端上的部分多晶硅栅层的上表面，保留包围多晶硅发射区的阻挡层及其下的氧化层。将上述两种晶体管的制作工艺进行了兼容，节省了成本；抬高了CMOS晶体管的源/漏区；使SiGe HBT晶体管实现了基区与发射区的自对准。

Description

半导体器件制作方法和SiGe HBT晶体管制作方法

技术领域

本发明涉及半导体技术领域，特别涉及的是一种半导体器件制作方法和SiGe(锗化硅)HBT(Heterojunction Bipolar Transistor，异质结双极型晶体管)晶体管制作方法。

背景技术

随着微电子应用技术的不断发展，传统硅晶体管的性能接近理论极限。作为未来微电子技术的基础新型晶体管正在得到研究和发展。硅锗(SiGe)异质结双极晶体管就是其中之一。SiGe异质结双极晶体管以低成本和高性能的潜质，受到市场的青睐。

SiGe工艺与Si器件工艺、BICMOS工艺兼容，因此在生产上更具有灵活性。而在同样的条件下，SiGe器件比Si器件频率高、速度快、噪声低、电流增益高，而且具有高速特性，适合于高频应用；与此同时，SiGe器件的制造成本低，SiGe器件更为环保、热传导性好、机械性能高。

在Si材料中引入Ge作为双极晶体管的基极，形成硅锗异质结双极晶体管，SiGe异质结双极晶体管在微波高速通讯系统等领域中的地位越来越重要，其最佳应用领域是无线通信手机的射频前端芯片、功率放大器模块及低噪声放大器。

现有技术中的SiGe HBT晶体管的典型结构参见图1所示，从下至上依次为：P-型Si衬底、N+型Si和N-型Si组成的集电极(C)3、P型SiGe基极(B)2、N+型多晶Si发射极(E)1，用作基极电极引出的P+型多晶Si层4，用作隔离的SiO₂层5，基极引线孔6，集电极引线孔7，器件之间横向的隔离结构8，减小集电区串联电阻的埋层9。相关内容可参见公开号为CN101162730的中国专利申请。

但是在SiGe HBT晶体管及其制作方法的现有技术中，存在以下缺点：

1)现有技术在制备含有CMOS晶体管和SiGe HBT晶体管的半导体器件时，需要依次制作CMOS晶体管和SiGe HBT晶体管，从而增加了制备半导体器件的成本；

2)现有技术在制备SiGe HBT晶体管时，不能很好的实现基区和发射区的自对准。

发明内容

本发明解决的技术问题是，提供一种半导体器件制作方法和SiGe HBT晶体管制作方法，降低生产成本，实现SiGe HBT晶体管中基区和发射区的自对准。

为解决上述技术问题，本发明提供了一种半导体器件制作方法，包括：

提供衬底，所述衬底包括：CMOS衬底和HBT集电区，所述HBT集电区与所述CMOS衬底之间包括隔离结构，所述CMOS衬底的上表面与所述HBT集电区的上表面齐平；

在所述衬底上形成栅介电层；

在所述栅介电层上形成第一多晶硅栅层和第二多晶硅栅层，所述第一多晶硅栅层位于所述HBT集电区对应的部分或全部栅介电层上；所述第二多晶硅栅层位于所述CMOS衬底对应的部分栅介电层上，作为栅电极；

在所述栅电极的两端分别形成隔离侧壁；

在上述结构的整个上表面依次形成第一氧化层和阻挡层；

依次去除所述HBT集电区上的部分阻挡层及其下的第一氧化层、第一多晶硅栅层和栅介电层，形成露出HBT集电区上表面的第一沟槽；且依次去除所述栅电极两侧的源/漏区域上的阻挡层、第一氧化层和栅介电层，形成露出源/漏区域的第二沟槽和第三沟槽；

在所述第一沟槽、第二沟槽和第三沟槽中形成SiGe层，分别作为基区、源抬高区和漏抬高区；

在所述基区上形成多晶硅发射区；

依次去除HBT集电区两端上的部分阻挡层及其下的第一氧化层，至露出所述HBT集电区两端上的部分第一多晶硅栅层的上表面，保留包围所述多晶硅发射区的阻挡层及其下的第一氧化层，形成SiGe HBT晶体管；且依次去除CMOS衬底上的阻挡层和第一氧化层，露出所述CMOS衬底上的源抬高区、漏抬高区和栅电极的上表面，形成CMOS晶体管。

可选地，所述半导体器件制作方法还包括：在所述第二多晶硅栅层的两端分别形成隔离侧壁时，在所述第一多晶硅栅层的两端也分别形成隔离侧壁。

可选地，所述半导体器件制作方法还包括：在所述第一沟槽中形成SiGe层后，在所述第一沟槽的侧壁形成第二氧化层。

可选地，所述形成SiGe层是采用选择性外延生长方法实现的。

可选地，所述选择性外延生长方法包括：分子束外延、超高真空化学气相沉积、低压化学气相沉积和减压化学气相沉积中的任一种。

可选地，所述半导体器件制作方法还包括：在露出所述CMOS衬底上的源抬高区、漏抬高区和栅电极的上表面后，对所述源抬高区和漏抬高区进行离子注入，形成源/漏极。

为解决上述问题，本发明还提供了一种SiGe HBT晶体管制作方法，包括：

提供包括HBT集电区的衬底；

在所述HBT集电区上依次形成栅介电层、多晶硅栅层、第一氧化层和阻挡层；

依次去除所述HBT集电区上的部分阻挡层及其下的第一氧化层、多晶硅栅层和栅介电层，形成露出HBT集电区上表面的沟槽；

在所述沟槽中形成SiGe层，作为基区；

在所述基区上形成多晶硅发射区；

依次去除HBT集电区两端上的部分阻挡层及其下的第一氧化层，至露出所述HBT集电区两端上的部分多晶硅栅层的上表面，保留包围所述多晶硅发射区的阻挡层及其下的第一氧化层，形成SiGe HBT晶体管。

可选地，所述SiGe HBT晶体管制作方法还包括：在形成所述多晶硅栅层之后且在形成所述第一氧化层之前，在所述多晶硅栅层的两端分别形成隔离侧壁。

可选地，所述SiGe HBT晶体管制作方法还包括：在形成露出集电区上表面的沟槽后，在所述沟槽的侧壁形成第二氧化层。

与现有技术相比，本发明具有以下优点：

1)本发明提供的半导体器件的制作方法，通过形成SiGe层这一步骤同时得到SiGe HBT晶体管的基区和CMOS晶体管的源/漏抬高区，使SiGe HBT晶体管的制作工艺和CMOS晶体管的制作工艺进行了有效的兼容，简化了同时包括SiGe HBT晶体管和CMOS晶体管的半导体器件的制作流程，从而节省了生产成本；

2)本发明提供的半导体器件的制作方法，抬高了CMOS晶体管的源/漏区，从而可以降低寄生电容，有效抑制CMOS晶体管的短沟道效应，且可以减小结漏电流，同时有利于得到超浅结；

3)本发明在制作SiGe HBT晶体管的过程中，使基区形成在沟槽中，进而在沟槽中形成发射区，从而使SiGe HBT晶体管实现了基区与发射区完全的自对准；

4)当本发明中的CMOS晶体管具体为PMOS晶体管时，抬高的源/漏结构SiGe还会对PMOS晶体管施以纵向的压应力来增加空穴的迁移率。

附图说明

图1是现有的SiGe HBT晶体管的剖面示意图；

图2是本发明实施例半导体器件制作方法的流程示意图；

图3至图18是本发明实施例半导体器件制作方法的剖面示意图；

图19是本发明实施例SiGe HBT晶体管制作方法的流程示意图；

图20至图30是本发明实施例SiGe HBT晶体管制作方法的剖面示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术所述，现有技术在制作包含SiGe HBT晶体管和CMOS晶体管的半导体器件时，具有成本高、SiGe HBT晶体管的基区和发射区不能实现自对准的缺点。

本发明将SiGe HBT晶体管的制作工艺和CMOS晶体管的制作工艺进行了有效的兼容，通过形成SiGe层这一步骤同时得到SiGe HBT晶体管的基区和CMOS晶体管的源/漏抬高区，简化了同时包括SiGe HBT晶体管和CMOS 晶体管的半导体器件的制作流程，从而节省了生产成本；制作得到的CMOS晶体管具有抬高的源区和抬高的漏区，可以降低寄生电容，抑制CMOS晶体管的短沟道效应，且可以减小结漏电流，同时有利于得到超浅结；本发明在制作SiGe HBT晶体管的过程中，使基区形成在沟槽中，进而在沟槽中形成发射区，从而制作得到的SiGe HBT晶体管的基区与发射区实现了完全的自对准。

下面结合附图对本发明的实施方式进行详细说明。

参见图2所示，本实施例提供的半导体器件的制作方法，包括：

S1，提供衬底，所述衬底包括：CMOS衬底和HBT集电区，所述HBT集电区与所述CMOS衬底之间包括隔离结构，所述CMOS衬底的上表面与所述HBT集电区的上表面齐平；

S2，在所述衬底上形成栅介电层；

S3，在所述栅介电层上形成第一多晶硅栅层和第二多晶硅栅层，所述第一多晶硅栅层位于所述HBT集电区对应的部分或全部栅介电层上；所述第二多晶硅栅层位于所述CMOS衬底对应的部分栅介电层上，作为栅电极；

S4，在所述第一多晶硅栅层的两端和所述第二多晶硅栅层的两端分别形成隔离侧壁；

S5，在上述结构的整个上表面依次形成第一氧化层和阻挡层；

S6，依次去除所述HBT集电区上的部分阻挡层及其下的第一氧化层、第一多晶硅栅层和栅介电层，形成露出HBT集电区上表面的第一沟槽；且依次去除所述栅电极两侧的源/漏区域上的阻挡层、第一氧化层和栅介电层，形成露出源/漏区域的第二沟槽和第三沟槽；

S7，在所述第一沟槽、第二沟槽和第三沟槽中形成SiGe层，分别作为基区、源抬高区和漏抬高区；

S8，在所述第一沟槽的侧壁形成第二氧化层；

S9，在所述基区上形成多晶硅发射区；

S10，依次去除HBT集电区两端上的部分阻挡层及其下的第一氧化层，至露出所述HBT集电区两端上的部分第一多晶硅栅层的上表面，保留包围所述多晶硅发射区的阻挡层及其下的第一氧化层，形成SiGe HBT晶体管；且依次去除CMOS衬底上的阻挡层和第一氧化层，露出所述CMOS衬底上的源抬高区、漏抬高区和栅电极的上表面，形成CMOS晶体管。

首先执行步骤S1，参见图3所示，提供一衬底，在该衬底上分别定义HBT集电区11和CMOS衬底12，所述HBT集电区11与所述CMOS衬底12之间包括隔离结构13，本实施例中所述隔离结构13为浅沟槽隔离结构(shallow trench isolation，STI)，在本发明的其他实施例中，所述隔离结构还可以为现有技术中的其他隔离结构，在此不应限制本发明的保护范围。所述HBT集电区11和CMOS衬底12的材质可以为硅、绝缘体上硅(SOI)或者体硅等。

接着执行步骤S2，参见图4所示，在HBT集电区11、CMOS衬底12和隔离结构13所在的上表面上形成栅介电层14，所述栅介电层14的材质是二氧化硅或氮氧化硅等，其形成工艺可以采用本领域技术人员熟知的任何现有技术，如采用化学气相沉积法等。

接着执行步骤S3，参见图5所示，在所述栅介电层14上形成第一多晶硅栅层15和第二多晶硅栅层15’，所述第一多晶硅栅层15位于所述HBT集电区11对应的部分或全部栅介电层14上；所述第二多晶硅栅层15’位于所述CMOS衬底12对应的部分栅介电层14上，作为栅电极。所述第一多晶硅栅层15和第二多晶硅栅层15’的材质是多晶硅或多晶硅硅化物，其形成工艺可以采用本领域技术人员熟知的任何现有技术，如采用化学气相沉积法时，可以是低压等离子体化学气相沉积或者等离子体增强化学气相沉积。

接着执行步骤S4，参见图6所示，在所述第一多晶硅栅层15的两端和所述第二多晶硅栅层15’的两端分别形成隔离侧壁16。所述隔离侧壁16的材质可以是氧化硅、氮化硅、氮氧化硅中一种或者它们任意的组合。

接着执行步骤S5，参见图7所示，在上述结构的整个上表面形成第一氧化层17。所述第一氧化层17的材质一般为含硅氧化物，如：氧化硅、氮氧化硅或富氧二氧化硅等，其形成方法可采用化学气相沉积(CVD)方法。

参见图8所示，在所述第一氧化层17上形成阻挡层18。所述阻挡层18的材质一般为氮化硅或氮化钽，其形成方法也可采用化学气相沉积方法。

接着执行步骤S6，参见图9所示，依次去除所述HBT集电区11上的部分阻挡层18及其下的第一氧化层17、第一多晶硅栅层15和栅介电层14，形成露出HBT集电区11上表面的第一沟槽，所述第一沟槽用来后续形成SiGeHBT晶体管的基区和发射区。需要说明的是，第一沟槽是位于HBT集电区11中部的上表面，较佳地第一沟槽位于HBT集电区11正中间的上表面，但第一沟槽并非必须位于HBT集电区正中间的上表面，其可以偏左端，也可以偏右端。

继续参见图9所示，本步骤还需要依次去除所述栅电极两侧的源/漏区域上的阻挡层18、第一氧化层17和栅介电层14，形成露出源/漏区域的第二沟槽和第三沟槽。第二沟槽和第三沟槽是用来后续形成CMOS晶体管的源抬高区和漏抬高区的。

为了实现本步骤，具体可采用半导体技术领域中的光刻工艺来实现，这对于本领域的技术人员来说是熟知的，故在此不再赘述。

接着执行步骤S7，参见图10所示，本实施例采用选择性外延生长方法在所述第一沟槽、第二沟槽和第三沟槽的上表面形成SiGe层19，分别作为基区、源抬高区和漏抬高区。所述选择性外延生长方法包括：分子束外延、超高真空化学气相沉积、低压化学气相沉积和减压化学气相沉积中的任一种。

本实施例中采用原位掺杂方法形成HBT晶体管的基区，具体采用减压化学气相沉积的选择性外延生长方法，包括：

第一步，对图9所示的结构进行清洗，去除其上的杂质；

第二步，将清洗后的图9所示的结构放入减压化学气相沉积反应腔体内，对所述减压化学气相沉积反应腔体进行加热和减压且同时向所述减压化学气相沉积反应腔体内充入氢气，使所述减压化学气相沉积反应腔体的温度保持在550℃～1100℃，压强保持在1～20托；

第三步，向所述减压化学气相沉积反应腔体内充入氢气、硅基气体、锗基气体、掺杂气体和选择性气体，直至得到预期厚度的SiGe层。其中：所述硅基气体包括：SiH₄、Si H₂Cl₂和Si₂H₆中的一种或几种；所述锗基气体包括：GeH₄；所述选择性气体包括：HCl；所述掺杂气体包括：B₂H₆、PH₃或AsH₃。

需要说明的是，在本发明的其他实施例中，还可以采用外延生长方法只得到SiGe层，然后采用离子注入方式在SiGe层内进行B离子、P离子或As离子的注入，以形成HBT晶体管的基区。

接着执行步骤S8，参见图11所示，在上述结构的整个上表面形成第二氧化层20。所述第二氧化层20的材质一般也为含硅氧化物，如：氧化硅、氮氧化硅或富氧二氧化硅等，其形成方法可采用化学气相沉积方法。所述第二氧化层20的材质可以与所述第一氧化层17的材质不同，较佳地，所述第二氧化层20的材质与所述第一氧化层17的材质相同。

参见图12所示，为了只去除所述HBT集电区11上对应的部分第二氧化层20，先在所述CMOS衬底对应结构的整个上表面上涂覆一层光刻胶21。参见图13所示，采用干法刻蚀或湿法刻蚀去除所述HBT集电区11上的阻挡层18上表面的第二氧化层20和所述HBT集电区对应的上表面的沟槽底部的第二氧化层20，即保留HBT集电区对应的上表面的沟槽的侧壁上的第二氧化层20，这样就在HBT集电区对应的上表面的沟槽中形成了氧化层隔离侧壁。参见图14所示，在得到图13所示的结构后，去除所述光刻胶21。

接着执行步骤S9，参见图15所示，在上述结构的整个上表面形成多晶硅层22，所述基区上的多晶硅层22用于后续形成所述SiGe HBT晶体管的发射区。所述多晶硅层22的材质是多晶硅或多晶硅硅化物，其形成工艺可以采用本领域技术人员熟知的任何现有技术，包括采用外延生长方法或化学气相沉积方法等，如采用化学气相沉积法时，可以采用原位掺杂方式在多晶硅层22中引入B离子、P离子或As离子；也可以在形成多晶硅层22后，向多晶硅层22中通过离子注入方式形成HBT晶体管的发射极。所述多晶硅层22的材质可以与所述第一多晶硅栅层15的材质不同，也可以相同。

接着执行步骤S10，参见图16所示，依次去除HBT集电区11两端上的部分多晶硅层22及其下的阻挡层18和第一氧化层17，至露出所述HBT集电区11两端上的部分第一多晶硅栅层15的上表面，保留包围所述多晶硅发射区的阻挡层18及其下的第一氧化层17，形成SiGe HBT晶体管，且去除所述CMOS衬底12上对应的多晶硅层22。参见图17所示，依次去除CMOS衬底12上的第二氧化层20、阻挡层18和第一氧化层17，露出所述CMOS衬底12上的源抬高区、漏抬高区和栅电极的上表面，形成CMOS晶体管。

为了实现本步骤，具体可采用半导体技术领域中的涂覆光刻胶并曝光显影，进而通过干法刻蚀等的光刻工艺来实现，这对于本领域的技术人员来说是熟知的，故在此不再赘述。

在露出所述CMOS衬底上的源抬高区、漏抬高区和栅电极的上表面后，对所述源抬高区和漏抬高区进行离子注入，形成CMOS晶体管的源区S和漏区D，参见图18所示。

需要说明的是，上述半导体结构中的SiGe HBT晶体管可以为NPN型或 PNP型；CMOS晶体管也可以为NMOS晶体管或PMOS晶体管。

本实施例得到的半导体结构中，SiGe HBT晶体管具有以下优点：实现了基区和发射区的完全自对准；通过调整第一沟槽的尺寸，可以精确的控制基区与集电区的接触面积；通过调整第一氧化层17和第二氧化层20的尺寸，可以精确的控制集电区与发射区的接触面积。CMOS晶体管具有以下优点：抬高了源/漏结构，从而可以抑制短沟道效应。

参见图19所示，本实施例提供的SiGe HBT晶体管制作方法，包括：

S100，提供包括HBT集电区的衬底；

S200，在所述HBT集电区上依次形成栅介电层和多晶硅栅层；

S300，在所述多晶硅栅层的两端形成隔离侧壁；

S400，在上述结构的上表面依次形成第一氧化层和阻挡层；

S500，依次去除所述HBT集电区上的部分阻挡层及其下的第一氧化层、多晶硅栅层和栅介电层，形成露出HBT集电区上表面的沟槽；

S600，在所述沟槽中形成SiGe层，作为基区；

S700，在所述沟槽的侧壁形成第二氧化层；

S800，在所述基区上形成多晶硅发射区；

S900，依次去除HBT集电区两端上的部分阻挡层及其下的第一氧化层，至露出所述HBT集电区两端上的部分多晶硅栅层的上表面，保留包围所述多晶硅发射区的阻挡层及其下的第一氧化层，形成SiGe HBT晶体管。

首先执行步骤S100，参见图20所示，提供包括HBT集电区的衬底51，所述衬底51的材质可以为硅、绝缘体上硅(SOI)或者体硅等。

接着执行步骤S200，参见图21所示，在所述HBT集电区上形成栅介电层52，所述栅介电层52的材质是二氧化硅或氮氧化硅等，其形成工艺可以采用本领域技术人员熟知的任何现有技术，如采用化学气相沉积法等。

参见图22所示，在所述栅介电层52上形成多晶硅栅层53，所述多晶硅栅层53的材质是多晶硅或多晶硅硅化物，其形成工艺可以采用本领域技术人员熟知的任何现有技术，如采用化学气相沉积法时，可以是低压等离子体化学气相沉积或者等离子体增强化学气相沉积。

接着执行步骤S300，参见图23所示，在所述多晶硅栅层53的两端分别形成隔离侧壁54，所述隔离侧壁54的材质可以是氧化硅、氮化硅、氮氧化硅中一种或者它们任意的组合。需要说明的是，在本发明的其他实施例中，可以不形成所述隔离侧壁54。

接着执行步骤S400，参见图24所示，在图23所示结构的上表面形成第一氧化层55，所述第一氧化层55的材质一般为含硅氧化物，如：氧化硅、氮氧化硅或富氧二氧化硅等，其形成方法可采用化学气相沉积方法。参见图25所示，在所述第一氧化层55上形成阻挡层56，所述阻挡层56的材质一般为氮化硅或氮化钽，其形成方法也可采用化学气相沉积方法。

接着执行步骤S500，参见图26所示，依次去除所述HBT集电区上的部分阻挡层56及其下的第一氧化层55、多晶硅栅层53和栅介电层52，形成露出HBT集电区上表面的沟槽，该沟槽用来后续形成SiGe HBT晶体管的基区和发射区。需要说明的是，该沟槽是位于HBT集电区中部的上表面，较佳地该沟槽位于HBT集电区正中间的上表面，但该沟槽并非必须位于集电区正中间的上表面，其可以偏左端，也可以偏右端。

接着执行步骤S600，参见图27所示，本实施例采用选择性外延生长方法在所述沟槽中形成SiGe层57，作为基区。所述选择性外延生长方法包括：分子束外延、超高真空化学气相沉积、低压化学气相沉积和减压化学气相沉积中的任一种。

本实施例也是采用减压化学气相沉积方法，其具体的实施过程同上述半导体制作方法中的SiGe层的形成，在此不再赘述。

接着执行步骤S700，参见图28所示，在所述沟槽的侧壁形成第二氧化层58。所述第二氧化层58的材质一般也为含硅氧化物，如：氧化硅、氮氧化硅或富氧二氧化硅等，其形成方法可采用化学气相沉积方法。所述第二氧化层58的材质可以与所述第一氧化层55的材质不同，较佳地，所述第二氧化层58的材质与所述第一氧化层55的材质相同。

为了在所述沟槽的侧壁形成第二氧化层58，本实施例具体包括：先在图27所示的结构的整个上表面形成第二氧化层58；然后经过常规光刻工艺后，采用干法刻蚀或湿法刻蚀去除所述阻挡层56上表面的第二氧化层和所述沟槽底部的第二氧化层58，即只保留所述沟槽的侧壁上的第二氧化层58，这样就在所述沟槽的侧壁上形成了第二氧化层58。

接着执行步骤S800，参见图29所示，在图26所示结构的整个上表面形成多晶硅层59，所述SiGe层57上的多晶硅层59用于后续形成所述SiGe HBT晶体管的发射区。所述多晶硅层59的材质是多晶硅或多晶硅硅化物，其形成工艺可以采用本领域技术人员熟知的任何现有技术，如采用化学气相沉积法时，可以是低压等离子体化学气相沉积或者等离子体增强化学气相沉积。所述多晶硅层59的材质可以与所述多晶硅栅层53的材质不同，也可以相同。

接着执行步骤S900，参见图30所示，依次去除HBT集电区两端上的部分多晶硅层59及其下的阻挡层56和第一氧化层55，至露出所述HBT集电区两端上的部分多晶硅栅层53的上表面，保留包围所述多晶硅发射区的阻挡层56及其下的第一氧化层55，形成SiGe HBT晶体管。

本实施例得到的SiGe HBT晶体管实现了基区和发射区的完全自对准；同时通过调整沟槽的尺寸，可以精确的控制基区与集电区的接触面积；通过调整第一氧化层55和第二氧化层58的尺寸，可以精确的控制集电区与发射区的接触面积。

虽然本发明已通过较佳实施例说明如上，但这些较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种改正和补充，因此，本发明的保护范围以权利要求书的范围为准。

Claims

1.一种半导体器件制作方法，其特征在于，包括：

在所述衬底上形成栅介电层；

在所述栅电极的两端分别形成隔离侧壁；

在上述结构的整个上表面依次形成第一氧化层和阻挡层；

在所述基区上形成多晶硅发射区；

2.根据权利要求1所述的半导体器件制作方法，其特征在于，还包括：在所述第二多晶硅栅层的两端分别形成隔离侧壁时，在所述第一多晶硅栅层的两端也分别形成隔离侧壁。

3.根据权利要求1所述的半导体器件制作方法，其特征在于，还包括：在所述第一沟槽中形成SiGe层后，在所述第一沟槽的侧壁形成第二氧化层。

4.根据权利要求1所述的半导体器件制作方法，其特征在于，所述形成SiGe层是采用选择性外延生长方法实现的。

5.根据权利要求4所述的半导体器件制作方法，其特征在于，所述选择性外延生长方法包括：分子束外延、超高真空化学气相沉积、低压化学气相沉积和减压化学气相沉积中的任一种。

6.根据权利要求5所述的半导体器件制作方法，其特征在于，所述减压化学气相沉积包括：

对形成SiGe层前的结构进行清洗，去除其上的杂质；

将清洗后的形成SiGe层前的结构放入减压化学气相沉积反应腔体内，对所述减压化学气相沉积反应腔体进行加热和减压且同时向所述减压化学气相沉积反应腔体内充入氢气，使所述减压化学气相沉积反应腔体的温度保持在550℃～1100℃，压强保持在1～20托；

向所述减压化学气相沉积反应腔体内充入氢气、硅基气体、锗基气体、掺杂气体和选择性气体，直至得到预期厚度的SiGe层，其中：所述硅基气体包括：SiH₄、SiH₂Cl₂和Si₂H₆中的一种或几种；所述锗基气体包括：GeH₄；所述选择性气体包括：HCl；所述掺杂气体包括：B₂H₆、PH₃或AsH₃。

7.根据权利要求1所述的半导体器件制作方法，其特征在于，还包括：在露出所述CMOS衬底上的源抬高区、漏抬高区和栅电极的上表面后，对所述源抬高区和漏抬高区进行离子注入，形成源/漏极。