WO2014029186A1 - 一种基于SOI的SiGe-HBT晶体管的制备方法 - Google Patents

一种基于SOI的SiGe-HBT晶体管的制备方法 Download PDF

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WO2014029186A1
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sige
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silicon
soi
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PCT/CN2012/087707
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柴展
陈静
罗杰馨
伍青青
王曦
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中国科学院上海微系统与信息技术研究所
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
    • H—ELECTRICITY
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    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]

Definitions

  • the invention belongs to the field of solid electrons and microelectronics, and relates to a method for preparing a SiGe bipolar transistor, in particular to a method for preparing a SiGe bipolar transistor (SiGe-HBT) based on SOI. Background technique
  • SiGe-HBT silicon germanium heterojunction bipolar transistor
  • SiGe-HBT silicon germanium heterojunction bipolar transistor
  • SiGe devices have higher frequency, faster speed, lower noise and higher current gain than Si devices, and are suitable for high frequency applications.
  • the SiGe HBT process is a silicon-based technology that is compatible with Si device technology and BICMOS technology.
  • the SiGe BICMOS process provides great convenience for the integration of power amplifiers and logic control circuits, as well as process cost.
  • SOI Silicon On Insulator
  • the parasitic capacitance is small, making SOI devices high speed and low power consumption.
  • the all-media isolation of SOI CMOS devices completely eliminates the parasitic latch-up effect of bulk silicon CMOS devices.
  • SOI full dielectric isolation allows SOI technology to integrate high density and radiation resistance.
  • SOI technology is widely used in the fields of radio frequency, high voltage, and radiation resistance. Therefore, combining SiGe-HBT process and SOI process to produce higher performance SOI-based SiGe BICMOS devices has become a new device research direction.
  • self-aligned implant doping of the outer base region after the emitter etch is a necessary one-step process to reduce the base resistance. Since the SiGe epitaxial layer is thin, the self-aligned implant doping of the outer base region tends to penetrate the SiGe epitaxial layer and is implanted into the collector region below the base region, so that some of the outer base regions first extend down to the collector region, in the set. An additional P-type base region is formed in the electrical region.
  • an object of the present invention is to provide a method for preparing a SiGe-HBT based on SOI, which is used for solving the injection process of the outer base region in the prior art HBT manufacturing process for a thin film SOI process.
  • the additional base region formed by the lower extension will cause a large increase in the collector resistance of the SiGe-HBT device and a significant decrease in the maximum cutoff frequency Ft parameter, and a problem that the device withstand voltage is lowered due to an increase in the doping concentration of the collector region.
  • the present invention provides a method for preparing a SiGe-HBT based on SOI, the method comprising at least:
  • an SOI substrate comprising a substrate silicon, a buried silicon oxide, and a top silicon, performing an N+ type doping in the top silicon by an ion implantation process to form a collector region, and in the collector region
  • the periphery forms a shallow trench isolation
  • step 7) continuing to use the photoresist described in step 6) as a mask, using an ion implantation process, and controlling the injected energy to implant boron fluoride into the outer base region for P+ doping;
  • the top silicon in the SOI substrate is lightly doped P-type silicon, and has a thickness of 80 nm 150 150 nm; the first silicon oxide layer has a thickness of 80 nm; and the second silicon oxide layer has a thickness of 45 nm;
  • the thickness of the silicon nitride layer is 20 nm; the thickness of the first polysilicon layer is 80 nm to 90 nm; the thickness of the second polysilicon layer is 250 nm to 350 nm; and the thickness of the SiGe epitaxial layer is 80 nm to 150 nm.
  • the concentration of the N+ doping in the collector region is 1E16cm- 3 ⁇ 5E17cm- 3 ; the concentration of the N+ impurity in the emitter region is lE20cm- 3 ⁇ 1E21cm- 3 ; The concentration is lE19cm- 3 ⁇ lE20cm- 3 .
  • the N+ type doped impurity ions are phosphorus, arsenic, or a combination thereof.
  • the energy of implanting boron fluoride by the ion implantation process in step 7) is 8KeV ⁇ 12KeV, and the dose of implanted boron fluoride is 1E14 ⁇ 5E14; the depth of the boron fluoride implant is smaller than the SiGe epitaxial layer. thickness of.
  • the method for preparing an SOI-based SiGe-HBT of the present invention has the following advantageous effects: the method converts boron into boron fluoride by implanting impurities in the outer base region, and limits the implantation energy and dose to specific In the range, the problem that the collector resistance of the SiGe-HBT device on the thin film SOI (less than or equal to 150 nm) is greatly increased and the maximum cutoff frequency Ft parameter is significantly reduced is effectively solved.
  • the method avoids the device withstand voltage drop caused by an increase in the doping concentration of the collector region, compared to other methods of increasing the implantation dose and doping concentration of the collector region.
  • the preparation process is simple and easy to implement.
  • Figures la ⁇ lk are cross-sectional views showing the process flow for preparing an SOI-based SiGe-HBT in the present invention.
  • Fig. 2 is a view showing the comparison of longitudinal impurity distribution in the SiGe epitaxial layer and the top silicon layer of the device when boron fluoride and boron are respectively used in the implantation of the outer base region in the present invention.
  • 3a to 3b are schematic views showing the comparison of the SiGe-HBT devices prepared by using boron fluoride and boron respectively during the implantation of the outer base region in the present invention.
  • the present invention provides a method for preparing a longitudinal SiGe-HBT based on SOI, comprising the following steps:
  • an SOI substrate 11 including a back substrate silicon 110, a buried silicon oxide 111, and a top layer silicon 112, wherein the SOI substrate 11 is a conventional SOI starting wafer.
  • the buried silicon oxide 111 has a thickness of 100 nm to 200 nm
  • the top silicon 112 has a thickness of 50 nm to 150 nm.
  • the thickness of the buried silicon oxide 111 is temporarily 150 nm
  • the thickness of the top silicon 112 is temporarily selected to be 100 nm, but is not limited thereto, and may be other thicknesses in other embodiments, such as a buried layer.
  • the thickness of the silicon oxide 111 may be 100 nm, 120 nm, 180 nm, or 200 nm, etc., and the thickness of the top silicon 112 may be 50 nm, 80 nm, 100 nm, 120 nm, or 150 nm or the like.
  • an N+ type doping is performed in the top layer silicon 112 to form a collector region 1120 by an ion implantation process, and a shallow trench isolation (STI) 12 is formed at a periphery of the collector region 1120.
  • the doping ions of the N+ type collector region 1120 are phosphorus and arsenic, and the doping concentration is lE16cm- 3 ⁇ 5E17cm- 3 , but is not limited thereto. In other embodiments, other N-type doping may be selected. Agent.
  • the top silicon 112 of the SOI substrate 11 is lightly doped P-type silicon, and the present invention passes The N-type impurity is implanted into the lightly doped P-type silicon to form an N-well region as the collector region 1120 (shown only in the N+ well region collector region).
  • Step 2 As shown in FIG. 1c, a first silicon oxide layer 13 is prepared on the collector region 1120 by thermal oxidation, and the first silicon oxide layer 13 has a thickness of 80 nm ; then low pressure chemical vapor deposition is used ( A first polysilicon layer 14 is formed on the first silicon oxide layer 13 by LPCVD or plasma enhanced chemical vapor deposition (PECVD). The first polysilicon layer 14 has a thickness of 80 nm to 90 nm.
  • PECVD plasma enhanced chemical vapor deposition
  • the first silicon oxide layer 13 is etched as a spacer layer of the base region in a subsequent step.
  • the first polysilicon layer 14 prepared in this embodiment provides structural matching substrate support for the SiGe epitaxial layer 16 prepared on the surface in the subsequent step, and the epitaxial material has the same crystal structure as the substrate material or The similar ones have the advantages of small lattice constant mismatch, good crystallization performance, and low defect density.
  • Step 3 As shown in FIG. 1D, a SiGe epitaxial layer 16 is grown on the base window 15 and the remaining first polysilicon layer 14 by a selective epitaxial process.
  • the SiGe epitaxial layer 16 is grown.
  • the thickness is from 80 nm to 150 nm, and is tentatively selected as 100 nm in this embodiment.
  • the thickness of the SiGe epitaxial layer 16 may be 80 nm, 90 nm, 120 nm, or 150 nm, etc., in other embodiments.
  • the SiGe epitaxial layer 16 is used as the base region 160 and the outer base region 161 of the SiGe-HBT, and the SiGe epitaxial layer 16 under the emitter region in the subsequent step is the base region 160, and SiGe on both sides of the base region 160 Epitaxial layer 16 serves as outer base region 161.
  • Step 4 As shown in FIG. 1 to FIG., the second silicon oxide layer 17 and the silicon nitride layer 18 are sequentially formed on the SiGe epitaxial layer 16 by a magnetron sputtering process or a vacuum evaporation process.
  • the prepared silicon dioxide layer 17 has a thickness of 45 nm
  • the prepared silicon nitride layer 18 has a thickness of 20 nm, but is not limited thereto.
  • the second silicon oxide layer 17 and silicon nitride are used.
  • the thickness of layer 18 can also vary depending on the properties of the device being fabricated. Photolithography and etching are then performed on the silicon nitride layer 18 in the region of the base region window 15 until the underlying SiGe epitaxial layer 16, i.e., the base region 160, is exposed to form the emitter region window 19.
  • Step 5 As shown in FIG. 1g, a second polycrystal is prepared on the silicon nitride layer 18 and the emitter window 19 by low pressure chemical vapor deposition (LPCVD) or plasma enhanced chemical vapor deposition (PECVD).
  • the silicon layer 20 is simultaneously N+ doped to the second polysilicon layer 20 until the thickness of the second polysilicon layer 20 deposited in the emitter window 19 is greater than the silicon nitride layer 18 and
  • the thickness of the second silicon oxide layer 17 is 250 nm to 350 nm, which is temporarily selected as 300 nm in this embodiment, but is not limited thereto, and 250 nm may be selected in other embodiments. , thickness of 280 nm, 300 nm, 320 nm, or 350 nm.
  • N+ impurity in the second polysilicon 20 It may be phosphorus or arsenic. In this embodiment, it is temporarily selected as arsenic; the concentration of doped arsenic is lE20cm- 3 ⁇ lE21cm- 3 .
  • Step 6 As shown in FIG. 1h, a photoresist 21 is spin-coated on the surface of the second polysilicon layer 20 to perform photolithography and etching processes to etch away from over the window 19 of the emitter region.
  • the other second polysilicon layer 20 is specifically processed by: firstly, a layer of photoresist 21 with good adhesion, proper thickness and uniformity is applied on the surface of the second polysilicon layer 20, and the photoresist used is used.
  • 21 is a negative photoresist, which forms an insoluble matter after illumination, for example, polyvinyl alcohol laurate or the like as a photosensitive material.
  • the typical thickness of the photoresist 21 is less than 3 ⁇ m, and this embodiment is temporarily selected to be 2 ⁇ m.
  • the photoresist 21 over the second polysilicon layer 20, which needs to be etched away, is then developed by a process such as pre-baking, exposure, development, hardening, etc., while the photoresist 21 over the emitter window 19 remains.
  • the second polysilicon layer 20 is dry or wet etched by using the photoresist 21 as a mask until the underlying silicon nitride layer 18 is exposed; and the photoresist 21 is used as a mask.
  • the silicon nitride layer 18 and the second silicon oxide layer 17 are etched until the outer base region 161 is exposed to form the silicon nitride layer 18 and the second silicon oxide layer 17 for side wall isolation emission. District 200.
  • Step 7 As shown in FIG. Li, continue to use the photoresist 21 as a mask, use an ion implantation process, and control the injected energy to implant boron fluoride (BF 2 ) into the outer base region 161 for P+ type. Doping, and the depth of the boron fluoride implant is smaller than the thickness of the outer base layer 161, that is, the SiGe epitaxial layer 16; wherein the ion implantation energy is 8 KeV ⁇ 12 KeV, and the dose of implanted boron fluoride is 1E14 ⁇ 5E14.
  • boron fluoride BF 2
  • boron nitride BF 2
  • boron (Bron) are used, respectively, and the longitudinal impurity distributions in the SiGe epitaxial layer 16 and the top silicon 112 are compared, wherein the horizontal axis x is an ion.
  • the depth of injection, the vertical axis is the impurity concentration distribution of the implant.
  • the concentration of boron fluoride impurity is significantly increased. It decreases from high to low, and the concentration of boron impurity deposited is steadily decreasing. Therefore, when the outer base region is implanted with boron fluoride, the concentration of the p-type impurity entering the top silicon 112 is very small, and no additional P-type region is generated.
  • Step 8 As shown in FIG. 1j, the photoresist 21 is removed, and a portion of the SiGe epitaxial layer 16, the first polysilicon layer 14, and the first silicon oxide layer 13 are sequentially etched away from the outer base region 161.
  • the collector region 1120 is exposed to form a collector contact region (not shown).
  • the etching process employed is a technique well known to those skilled in the art and will not be described herein.
  • Step 9 As shown in FIG. 1k, a silicide contact surface (not shown) is respectively prepared at the exposed portion of the collector region 1120, the emitter region 200, and the exposed portion of the outer base region 161, and then respectively at the silicide contact surface.
  • a metal electrode (not shown) is formed, that is, electrodes corresponding to the collector region 1120, the emitter region 200, and the outer base region 161 are a collector c, an emitter e, and a base 13, respectively.
  • the formation process of the base b, the collector c, the emitter e, and the corresponding silicide in this step, and the existing semiconductor The process technology is the same and is not written in detail.
  • FIG. 3a shows a final device test chart for implanting boron in the outer base region in the prior art
  • FIG. 3b is a final device test chart for implanting boron fluoride in the outer base region according to the present invention
  • the horizontal axis Vbe is the bias voltage between the base b and the emitter e of the device
  • the vertical axis is the device cutoff frequency Ft and the collector c current Ic, respectively.
  • the resistance of the collector region 1120 is greatly improved, and the maximum cutoff frequency Ft of the device is greatly improved from the original 16.9 GHz to 29 GHz, thereby Performance has been greatly improved.
  • the present invention proposes a method for preparing a SiGe-HBT transistor based on SOI, which converts boron into boron fluoride by implanting impurities in the outer base region, and limits injection energy and dose to specific In the range, the problem that the collector resistance of the SiGe-HBT device on the thin film SOI (less than or equal to 150 nm) is greatly increased and the maximum cutoff frequency Ft parameter is significantly reduced is effectively solved.
  • the method avoids a decrease in device withstand voltage due to an increase in the doping concentration of the collector region with respect to other methods of increasing the implantation dose and doping concentration of the collector region.
  • the preparation process is simple and easy to implement. Therefore, the present invention effectively overcomes various shortcomings in the prior art and has high industrial utilization value.

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Abstract

提供一种基于SOI的硅锗异质结双极晶体管（SiGe-HBT）的制备方法。该方法通过将在外基区（161）注入的杂质由硼改为氟化硼，并将注入能量和剂量限定在特定范围内，有效解决了薄膜SOI上的SiGe-HBT器件的集电极电阻大幅增加和最高截止频率Ft参数明显降低的问题。同时，相对于增大集电区注入剂量和掺杂浓度的其它方法，该方法避免了集电区掺杂浓度增加导致的器件耐压降低。此外，该制备工艺简单，易于实现。

Description

一种基于 SOI的 SiGe-HBT晶体管的制备方法
技术领域
本发明属于固体电子与微电子领域， 涉及一种 SiGe 双极晶体管的制备方法， 特别是涉 及一种基于 S0I的 SiGe双极晶体管 （SiGe-HBT) 的制备方法。 背景技术
由于现代通信对高频带下高性能、 低噪声和低成本的 RF组件的需求， 传统的 Si材料器 件无法满足性能规格、 输出功率等新的要求。 在 Si材料中引入 Ge作为双极晶体管的基极形 成的硅锗异质结双极晶体管 （SiGe-HBT) 则以低成本、 高性能的潜质， 受到市场的青睐。 同样条件下， SiGe器件比 Si器件频率高、 速度快、 噪声低、 电流增益高， 适合于高频应 用。 SiGe HBT工艺属于硅基技术， 与 Si器件工艺、 BICMOS工艺有很好的兼容性， SiGe BICMOS工艺为功放与逻辑控制电路的集成提供极大的便利， 也降低了工艺成本。
SOI(Silicon On Insulator)是指绝缘体上硅技术。 寄生电容电容小， 使得 SOI器件拥有高 速度和低功耗。 SOI CMOS器件的全介质隔离彻底消除了体硅 CMOS器件的寄生闩锁效 应， SOI全介质隔离使得 SOI技术集成密度高以及抗辐照特性好。 SOI技术广泛应用于射 频、 高压、 抗辐照等领域。 因此， 将 SiGe-HBT工艺和 SOI工艺结合， 制造更高性能的基于 SOI 的 SiGe BICMOS器件， 成为一个新的器件研究方向。
SiGe-HBT传统制造工艺中， 在发射极刻蚀成型之后， 外基区的自对准注入掺杂是必要 的一步工艺， 用来减小基区电阻。 由于 SiGe外延层较薄， 外基区自对准注入掺杂往往会穿 透 SiGe外延层， 注入到基区下方的集电区中， 使部分外基区先下延伸到集电区， 在集电区 中形成额外的 P型基区。 对于体硅工艺和厚膜 SOI工艺， 由于集电区纵向宽度大， 电流会 向下经集电区下部的重掺杂埋层区至侧方的重掺杂集电区引出， 因此这个额外基区对集电区 电阻的影响可以忽略。 但对于薄膜 SOI工艺， 因为顶层硅膜很薄 （小于等于 0.15um)， 集电 区纵向宽度小， 外基区注入向下延伸形成的额外基区将会导致 SiGe-HBT器件的集电极电阻 大幅增加和最高截止频率 Ft参数明显降低。
因此， 如何提出一种改进的基于 SOI的 SiGe-HBT的制备方法， 以解决传统 HBT制造 工艺用于薄膜 SOI工艺时， 外基区注入向下延伸形成的额外基区将会导致 SiGe-HBT器件的 集电极电阻大幅增加和最高截止频率 Ft参数明显降低、 以及由于集电区掺杂浓度增加导致 的器件耐压降低的问题， 成为目前亟待解决的问题。 发明内容
鉴于以上所述现有技术的缺点， 本发明的目的在于提供一种基于 SOI的 SiGe-HBT的制 备方法， 用于解决现有技术中 HBT制造工艺用于薄膜 SOI工艺时， 外基区注入向下延伸形 成的额外基区将会导致 SiGe-HBT器件的集电极电阻大幅增加和最高截止频率 Ft参数明显 降低、 以及由于集电区掺杂浓度增加导致的器件耐压降低的问题。
为实现上述目的及其他相关目的， 本发明提供一种基于 SOI的 SiGe-HBT的制备方法， 所述方法至少包括：
1 ) 提供一包括衬底硅、 埋层氧化硅和顶层硅的 SOI衬底， 采用离子注入工艺在所述顶 层硅中进行 N+型掺杂， 以形成集电区， 并在所述集电区周缘形成浅沟槽隔离；
2) 在所述顶层硅上制备第一氧化硅层， 在所述第一氧化硅层上制备第一多晶硅层， 然 后在所述第一多晶硅层上进行光刻及刻蚀直至暴露出下方的集电区， 以形成基区窗口；
3) 利用选择性外延工艺在所述基区窗口以及刻蚀剩下的所述第一多晶硅层上制备 SiGe 外延层， 以形成基区和外基区；
4) 在所述 SiGe外延层上制备第二氧化硅层， 在所述第二氧化硅层上制备氮化硅层， 然 后在所述基区窗口区域内的所述氮化硅层上进行光刻及刻蚀直至暴露出下方的基区， 以形成 发射区窗口；
5) 在所述氮化硅层上制备 N+型掺杂的第二多晶硅层， 直至沉积在所述发射区窗口中的 第二多晶硅层的厚度大于所述氮化硅层和第二氧化硅层的总厚度；
6) 在所述第二多晶硅层表面旋涂光刻胶对其进行光刻及刻蚀工艺， 以刻蚀掉除覆盖在 所述发射区窗口上方之外的其它第二多晶硅层； 继续以该光刻胶为掩膜， 对所述氮化硅层和 第二氧化硅层进行刻蚀直至暴露出所述外基区， 形成以所述氮化硅层和第二氧化硅层为侧墙 隔离的发射区；
7 ) 继续以步骤 6) 中所述光刻胶为掩膜， 利用离子注入工艺， 并控制注入的能量向所 述外基区中注入氟化硼进行 P+型掺杂；
8) 去除光刻胶， 在所述集电区两侧刻蚀出集电极接触区；
9) 在所述集电区、 发射区以及外基区分别制备硅化物接触面和电极。
可选地， 所述 SOI衬底中顶层硅为轻掺杂的 P型硅， 厚度为 80nm〜150nm; 所述第一氧化 硅层的厚度为 80nm; 第二氧化硅层的厚度为 45nm; 所述氮化硅层的厚度为 20nm; 第一多 晶硅层的厚度为 80nm〜90nm; 第二多晶硅层的厚度为 250nm〜350nm; 所述 SiGe外延层的 厚度为 80nm〜150nm。 可选地， 所述集电区 N+掺杂的浓度为 lE16cm- 3〜5E17cm- 3； 所述发射区 N+惨杂的浓度 为 lE20cm— 3〜lE21cm— 3； 所述基区 P型惨杂的浓度为 lE19cm— 3〜lE20cm— 3。
可选地， 所述 N+型掺杂的杂质离子为磷、 砷、 或其组合。
可选地， 所述步骤 7) 中采用离子注入工艺注入氟化硼的能量为 8KeV〜12KeV， 注入 氟化硼的剂量为 1E14〜5E14; 所述氟化硼注入的深度小于所述 SiGe外延层的厚度。
如上所述， 本发明的基于 SOI的 SiGe-HBT的制备方法， 具有以下有益效果： 该方法通过在所述外基区注入杂质由硼改为氟化硼， 并将注入能量和剂量限定在特定范 围内， 有效解决了薄膜 SOI上 （小于等于 150nm) 的 SiGe-HBT器件的集电极电阻大幅增加 和最高截止频率 Ft参数明显降低的问题。 同时， 相对于增大集电区注入剂量和掺杂浓度的 其它方法， 该方法避免了集电区掺杂浓度增加导致的器件耐压降低。 此外， 该制备工艺简 单， 易于实现。 附图说明
图 la〜lk显示为本发明中制备基于 SOI的 SiGe-HBT的工艺流程截面图。
图 2显示为本发明中所述外基区注入时分别使用氟化硼和硼时器件 SiGe外延层和顶层 硅层中纵向杂质分布对比图示意图。
图 3a〜3b显示为本发明中所述外基区注入掺杂时分别使用氟化硼和硼时所制备的 SiGe- HBT器件测试对比示意图。 元件标号说明
11 SOI衬底
110 衬底硅
111 埋层氧化硅
112 顶层硅
1120 集电极
12 浅槽隔离 （STI)
13 第一氧化硅层
14 第一多晶硅层
15 基区窗口
16 SiGe外延层
160 基区 161 外基区
17 第二氧化硅层
18 氮化硅层
19 发射极窗口
20 第二多晶硅层
200 发射区
21 光刻胶 具体实施方式
以下通过特定的具体实例说明本发明的实施方式， 本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。 本发明还可以通过另外不同的具体实施方式加 以实施或应用， 本说明书中的各项细节也可以基于不同观点与应用， 在没有背离本发明的精 神下进行各种修饰或改变。
请参阅 la至图 lk、 图 2、 图 3a至图 3b。 需要说明的是， 本实施例中所提供的图示仅以 示意方式说明本发明的基本构想， 遂图式中仅显示与本发明中有关的组件而非按照实际实施 时的组件数目、 形状及尺寸绘制， 其实际实施时各组件的型态、 数量及比例可为一种随意的 改变， 且其组件布局型态也可能更为复杂。 实施例一
对照附图 la至图 lk， 本发明提供一种基于 SOI的纵向 SiGe-HBT的制备方法， 包括以 下几个步骤：
步骤一： 如图 la至图 lb所示， 提供一个 SOI衬底 11， 包括背衬底硅 110、 埋层氧化硅 111和顶层硅 112， 其中所述 SOI衬底 11是常规 SOI起始晶片， 所述埋层氧化硅 111厚度为 100nm〜200nm， 所述顶层硅 112的厚度为 50nm〜150nm。 本实施例中所述埋层氧化硅 111 的厚度暂选为 150纳米， 所述顶层硅 112的厚度暂选为 lOOnm, 但并不限于此， 在其它实施 例亦可为其它厚度， 例如埋层氧化硅 111 的厚度可取 100nm、 120nm、 180nm、 或 200nm 等， 顶层硅 112的厚度可取 50nm、 80nm、 100nm、 120nm、 或 150nm等。 然后， 采用离子 注入工艺在所述顶层硅 112中进行 N+型掺杂以形成集电区 1120， 并在所述集电区 1120周缘 形成浅沟槽隔离 （STI ) 12。 所述 N+型集电区 1120 的掺杂离子为磷和砷， 且掺杂浓度为 lE16cm- 3〜5E17cm- 3， 但并不限于此， 在其它实施例中， 亦可选用其它 N型掺杂剂。
需要说明的是， 所述 SOI衬底 11的顶层硅 112为轻掺杂的 P型硅， 本发明通过在所述 轻掺杂的 P型硅中注入 N+型杂质形成 N阱区作为集电区 1120 (图中仅以 N+阱区集电区示 出）。
步骤二： 如图 lc所示， 采用热氧化工作在所述集电区 1120上制备第一氧化硅层 13， 该第一氧化硅层 13 的厚度为 80nm; 然后采用低压化学汽相淀积 （LPCVD ) 或等离子体增 强化学气相沉积工艺 （PECVD ) 在所述第一氧化硅层 13上制备第一多晶硅层 14， 该第一多 晶硅层 14 的厚度为 80nm〜90nm， 本实施例中暂选为 82nm; 接着在所述第一多晶硅层 14 上进行图形化光刻， 根据光刻的图形对所述第一氧化硅层 13和第一多晶硅层 14进行刻蚀直 至暴露出下方的集电区 1120， 以形成基区窗口 15 ; 所述刻蚀方法采用本领域技术人员所公 知的技术， 在此不再赘述。 所述第一氧化硅层 13在后续步骤中被刻蚀为基区的隔离层。
需要说明的是， 本实施例中制备的第一多晶硅层 14为后续步骤中在其表面制备的 SiGe 外延层 16 提供结构匹配的衬底支持， 外延材料与衬底材料的晶体结构相同或相近具有晶格 常数失配小、 结晶性能好、 缺陷密度低的优点。
步骤三： 如图 Id所示， 采用选择性外延工艺在所述基区窗口 15以及刻蚀剩下的所述第 一多晶硅层 14上生长一层 SiGe外延层 16， 该 SiGe外延层 16的厚度为 80nm〜150nm， 本 实施例中暂选为 100nm。 但并不限于此， 在其它实施例中所述 SiGe外延层 16的厚度亦可取 80nm、 90nm、 120nm、 或 150nm等。 所述 SiGe外延层 16用来作为所述 SiGe-HBT的基区 160和外基区 161， 位于后续步骤中发射区下方的 SiGe外延层 16为基区 160， 所述基区 160 两侧的 SiGe外延层 16作为外基区 161。
步骤四： 如图 le至图 If 所示， 采用磁控溅射工艺或真空蒸发工艺在所述 SiGe外延层 16上依次制备第二氧化硅层 17和氮化硅层 18， 本实施例中所制备的第二氧化硅层 17的厚 度为 45nm， 所制备的氮化硅层 18 的厚度为 20nm， 但并不限于此， 在其它实施例中， 所述 第二氧化硅层 17和氮化硅层 18的厚度可以根据所制备的器件的性能的不同也改变。 然后在 所述基区窗口 15区域内的所述氮化硅层 18上进行光刻及刻蚀直至暴露出下方的 SiGe外延 层 16也即基区 160， 以形成发射区窗口 19。
步骤五： 如图 lg所示， 利用低压化学汽相淀积 （LPCVD ) 或等离子体增强化学气相沉 积工艺 （PECVD ) 在所述氮化硅层 18上及发射区窗口 19中制备第二多晶硅层 20， 并同时 对所述第二多晶硅层 20进行 N+掺杂， 直至沉积在所述发射区窗口 19中的第二多晶硅层 20 的厚度大于所述氮化硅层 18和第二氧化硅层 17的总厚度； 所述第二多晶硅层 20的厚度为 250nm〜350nm， 本实施例中暂选为 300nm， 但并不限于此， 在其它实施例中亦可选 250nm、 280nm、 300nm、 320nm、 或 350nm等厚度。 所述第二多晶硅 20 中 N+惨杂的杂质 可以为磷或砷， 本实施例中暂选为砷； 掺杂砷的浓度为 lE20cm- 3〜lE21cm- 3。
步骤六： 如图 lh所示， 在所述第二多晶硅层 20表面旋涂光刻胶 21进行光刻及刻蚀工 艺， 以刻蚀掉除覆盖在所述发射区窗口 19上方之外的其它第二多晶硅层 20， 具体工艺为： 首先， 在所述第二多晶硅层 20表面旋涂一层粘附性好、 厚度适当、 均匀的光刻胶 21， 所用光刻胶 21 为负性光刻胶， 光照后形成不可溶物质， 例如采用聚乙烯醇月桂酸酯等作为 光敏材料。 所述光刻胶 21 的典型厚度小于 3μηι， 本实施例暂选为 2μηι， 在其它实施例中， 亦可以选用其它合适的厚度， 特此声明。 然后通过前烘、 曝光、 显影、 坚膜等工艺将需要刻 蚀掉的第二多晶硅层 20上方的光刻胶 21显影掉， 而所述发射区窗口 19上方的光刻胶 21保 留。
其次， 利用光刻胶 21为掩膜， 对所述第二多晶硅层 20进行干法或湿法刻蚀， 直至露出 下方的氮化硅层 18; 继续以光刻胶 21为掩膜， 对所述氮化硅层 18和第二氧化硅层 17进行 刻蚀直至暴露出所述外基区 161， 以形成所述氮化硅层 18和第二氧化硅层 17为侧墙隔离的 发射区 200。
步骤七： 如图 li所示， 继续以所述光刻胶 21为掩膜， 利用离子注入工艺， 并控制注入 的能量向所述外基区 161中注入氟化硼 （BF2) 进行 P+型掺杂， 且所述氟化硼注入的深度小 于所述外基区层 161即 SiGe外延层 16的厚度； 其中， 所述离子注入的能量为 8 KeV〜12 KeV, 注入氟化硼的剂量为 1E14〜5E14。
如图 2所示为外基区 161注入离子分别使用氟化硼 （BF2) 和硼 （Boron) 时， 器件 SiGe外延层 16和顶层硅 112中纵向杂质分布对比图， 其中横轴 x为离子注入深度， 纵轴为 注入杂质浓度分布。 从图中可以看出， 尽管氟化硼的注入能量大于硼的注入能量， 但是氟化 硼注入的深度小于硼注入的深度， 同时， 随着注入深度的增加， 氟化硼杂质分布浓度显著地 由高到低递减， 而注入的硼杂质分布浓度是平稳递减。 因此在所述外基区注入改为氟化硼 时， P型杂质进入顶层硅 112的浓度非常小， 不会产生额外 P型区。
步骤八： 如图 lj所示， 去除光刻胶 21， 从所述外基区 161向下依次刻蚀掉部分 SiGe外 延层 16、 第一多晶硅层 14、 以及第一氧化硅层 13， 露出集电区 1120以形成集电极接触区 (未示出）。 所采用的刻蚀工艺为本领域技术人员所熟知的技术， 在此不再赘述。
步骤九： 如图 lk所示， 在所述集电区 1120接触区、 发射区 200以及外基区 161裸露处 分别制备硅化物接触面 （未示出）， 然后分别在所述硅化物接触面形成有金属电极 （未示 出）， 即对应集电区 1120、 发射区 200和外基区 161的电极分别为集电极 c、 发射极 e和基 极13。 该步骤中基极 b、 集电极 c、 发射极 e以及各自对应的硅化物的形成工艺和现有半导体 工艺技术相同， 不在详细写出。
至此， 所述基于 SOI的 SiGe-HBT晶体管的制备工艺完成。 如图 3a至图 3b所示， 图 3a 显示为现有技术中在外基区中注入硼的最终器件测试图， 图 3b 为本发明中所述外基区注入 氟化硼的最终器件测试图； 其中， 横轴 Vbe为器件基极 b和发射极 e之间的偏压， 纵轴分别 为器件截止频率 Ft和集电极 c电流 Ic。 通过对比可知， 本发明中通过在 SiGe外延层 16中 掺杂来代替硼， 集电区 1120电阻得到极大改善， 器件的最高截止频率 Ft由原来的 16.9 GHz 大幅提高到 29 GHz, 从而器件的性能得到了极大改善。
综上所述， 本发明提出了一种基于 SOI的 SiGe-HBT晶体管的制备方法， 该方法通过在 所述外基区注入杂质由硼改为氟化硼， 并将注入能量和剂量限定在特定范围内， 有效解决了 薄膜 SOI上 （小于等于 150nm) 的 SiGe-HBT器件的集电极电阻大幅增加和最高截止频率 Ft 参数明显降低的问题。 而且， 相对于增大集电区注入剂量和掺杂浓度的其它方法， 该方法避 免了集电区掺杂浓度增加导致的器件耐压降低。 而且， 该制备工艺简单， 易于实现。 所以， 本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效， 而非用于限制本发明。 任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下， 对上述实施例进行修饰或改变。 因此， 举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变， 仍应由本发明的权利要求所涵盖。

Claims

权利要求书 、 一种基于 SOI的 SiGe-HBT晶体管的制备方法， 其特征在于， 所述工艺至少包括：
1 ) 提供一包括衬底硅、 埋层氧化硅和顶层硅的 SOI衬底， 采用离子注入工艺在所述 顶层硅中进行 N+型掺杂， 以形成集电区， 并在所述集电区周缘形成浅沟槽隔离；
2) 在所述顶层硅上制备第一氧化硅层， 在所述第一氧化硅层上制备第一多晶硅层， 然后在所述第一多晶硅层上进行光刻及刻蚀直至暴露出下方的集电区， 以形成基区窗 P ;
3 ) 利用选择性外延工艺在所述基区窗口以及刻蚀剩下的所述第一多晶硅层上制备 SiGe外延层， 以形成基区和外基区；
4) 在所述 SiGe 外延层上制备第二氧化硅层， 在所述第二氧化硅层上制备氮化硅 层， 然后在所述基区窗口区域内的所述氮化硅层上进行光刻及刻蚀直至暴露出下方的基 区， 以形成发射区窗口；
5 ) 在所述氮化硅层上制备 N+型掺杂的第二多晶硅层， 直至沉积在所述发射区窗口 中的第二多晶硅层的厚度大于所述氮化硅层和第二氧化硅层的总厚度；
6) 在所述第二多晶硅层表面旋涂光刻胶对其进行光刻及刻蚀工艺， 以刻蚀掉除覆盖 在所述发射区窗口上方之外的其它第二多晶硅层； 继续以该光刻胶为掩膜， 对所述氮化 硅层和第二氧化硅层进行刻蚀直至暴露出所述外基区， 形成以所述氮化硅层和第二氧化 硅层为侧墙隔离的发射区；
7) 继续以步骤 6) 中所述光刻胶为掩膜， 利用离子注入工艺， 并控制注入的能量向 所述外基区中注入氟化硼进行 P+型掺杂；
8) 去除光刻胶， 在所述集电区两侧刻蚀出集电极接触区；
9) 在所述集电区、 发射区以及外基区分别制备硅化物接触面和电极。 、 根据权利要求 1 所述的基于 SOI 的 SiGe-HBT 晶体管的制备方法， 其特征在于： 所述 SOI衬底中顶层硅为轻掺杂的 P型硅， 厚度为 80nm〜150nm。 、 根据权利要求 1所述的基于 SOI的 SiGe-HBT晶体管的制备方法， 其特征在于： 所述第 一氧化硅层的厚度为 80nm; 第二氧化硅层的厚度为 45nm; 所述氮化硅层的厚度为 20nm。 、 根据权利要求 1所述的基于 SOI的 SiGe-HBT晶体管的制备方法， 其特征在于： 第一多 晶硅层的厚度为 80nm〜90nm; 第二多晶硅层的厚度为 250nm〜350nm。 、 根据权利要求 1 所述的基于 SOI 的 SiGe-HBT 晶体管的制备方法， 其特征在于： 所述 SiGe外延层的厚度为 80nm〜150nm。 、 根据权利要求 1所述的基于 SOI的 SiGe-HBT晶体管的制备方法， 其特征在于： 所述集 电区 N+掺杂的浓度为 lE16cm- 3〜5E17cm- 3； 所述发射区 N+掺杂的浓度为 lE20cm- 3〜 lE21cm"3; 所述基区 P型惨杂的浓度为 lE19cm- 3〜lE20cm- 3。 、 根据权利要求 1所述的基于 SOI的 SiGe-HBT晶体管的制备方法， 其特征在于： 所述 N+ 型掺杂的杂质离子为磷、 砷、 或其组合。 、 根据权利要求 1所述的基于 SOI的 SiGe-HBT晶体管的制备方法， 其特征在于： 所述步 骤 7) 中采用离子注入工艺注入氟化硼的能量为 8 KeV〜12 KeV, 注入氟化硼的剂量为 1E14〜5E14。 、 根据权利要求 8所述的基于 SOI的 SiGe-HBT晶体管的制备方法， 其特征在于： 所述氟 化硼注入的深度小于所述 SiGe外延层的厚度。
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